JPH08115923A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH08115923A JPH08115923A JP6726795A JP6726795A JPH08115923A JP H08115923 A JPH08115923 A JP H08115923A JP 6726795 A JP6726795 A JP 6726795A JP 6726795 A JP6726795 A JP 6726795A JP H08115923 A JPH08115923 A JP H08115923A
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Abstract
(57)【要約】
【目的】高融点金属を用いたゲート電極を絶縁膜を用い
ることなくフォトレジストのみのリフトオフ法により形
成する半導体装置の製造方法。 【構成】半導体基板上に第一のフォトレジスト膜１０２
を塗布しこれに第一の開口部Ａを設け、全面に第一の導
電膜１０３および第二のフォトレジスト膜１０４を被着
し、第二のフォトレジスト膜に対して前記第一のフォト
レジスト膜の開口部を含む領域に前記第一の開口部より
も大なる面積を有する第二の開口部Ｂを設ける。第二の
開口部を覆い全面に第二の導電膜を被着し第二の開口部
を通じ第二のフォトレジスト膜に対し第一の導電膜の一
部が露出するまでエッチングを施し、第一の導電膜のみ
を選択的にエッチングした後リフトオフを行う。
ることなくフォトレジストのみのリフトオフ法により形
成する半導体装置の製造方法。 【構成】半導体基板上に第一のフォトレジスト膜１０２
を塗布しこれに第一の開口部Ａを設け、全面に第一の導
電膜１０３および第二のフォトレジスト膜１０４を被着
し、第二のフォトレジスト膜に対して前記第一のフォト
レジスト膜の開口部を含む領域に前記第一の開口部より
も大なる面積を有する第二の開口部Ｂを設ける。第二の
開口部を覆い全面に第二の導電膜を被着し第二の開口部
を通じ第二のフォトレジスト膜に対し第一の導電膜の一
部が露出するまでエッチングを施し、第一の導電膜のみ
を選択的にエッチングした後リフトオフを行う。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ
（以下ＦＥＴと略記する）の製造方法に係り、特に高融
点導電物質をゲート電極としたＦＥＴの改良された製造
方法に関する。
（以下ＦＥＴと略記する）の製造方法に係り、特に高融
点導電物質をゲート電極としたＦＥＴの改良された製造
方法に関する。
【０００２】
【従来の技術】近年、ＧａＡｓ ＦＥＴは高集積密度
化、高性能化が進み、これに伴って、ＦＥＴのゲート電
極も微細化が進んできた。しかし、この微細化に伴いゲ
ート電極を流れる電流密度が増加し、これによるゲート
金属のエレクトロマイグレーション（以下ＥＭと略記す
る）が問題となっている。
化、高性能化が進み、これに伴って、ＦＥＴのゲート電
極も微細化が進んできた。しかし、この微細化に伴いゲ
ート電極を流れる電流密度が増加し、これによるゲート
金属のエレクトロマイグレーション（以下ＥＭと略記す
る）が問題となっている。
【０００３】上記のＥＭに対する一つの対策として、ゲ
ート電極に高融点金属又は高融点導電物質を用いること
が行われている。高融点導電物質は融点が高いためＥＭ
に対しては効果が大きいが、高抵抗であることが多いた
め、低抵抗の金属との積層構造にすることが一般的であ
る。しかしながら、このような積層構造は普通スパッタ
リング法により堆積されるため、一般にゲート電極形成
で用いられるリフトオフ法を用いることは難しい。これ
は、スパッタリング法は段差に対するカバレッジがよい
ため、フォトレジストの段差部で薄膜がつながってしま
うためである。以下に、このような高融点物質を用いた
積層構造ゲート電極を形成するための製造方法の一例を
図面を参照して説明する。
ート電極に高融点金属又は高融点導電物質を用いること
が行われている。高融点導電物質は融点が高いためＥＭ
に対しては効果が大きいが、高抵抗であることが多いた
め、低抵抗の金属との積層構造にすることが一般的であ
る。しかしながら、このような積層構造は普通スパッタ
リング法により堆積されるため、一般にゲート電極形成
で用いられるリフトオフ法を用いることは難しい。これ
は、スパッタリング法は段差に対するカバレッジがよい
ため、フォトレジストの段差部で薄膜がつながってしま
うためである。以下に、このような高融点物質を用いた
積層構造ゲート電極を形成するための製造方法の一例を
図面を参照して説明する。
【０００４】まず、図５（ａ）に示すように、半導体基
板２０１の上に、絶縁膜２０２を堆積し第一の開口部Ａ
を形成する。続いて図５（ｂ）に示すように、第一の導
電膜２０３として例えば窒化タングステン（以下ＷＮ）
を全面に堆積する。次に図５（ｃ）に示すように、フォ
トレジスト２０４を塗布し、第一の開口部Ａを合わせ
て、この第一の開口部Ａよりも大なる面積で第二の開口
部Ｂをフォトレジスト２０４に形成する。次に図５
（ｄ）に示すように、第二の導電膜２０５として抵抗の
低い例えば金（以下Ａｕ）を全面に堆積する。次に図６
（ａ）に示すように、フォトレジスト２０４上の第二の
導電膜２０５とフォトレジスト２０４を、リフトオフ法
により除去する。最後に、第二の導電膜２０５をマスク
にして第一の導電膜２０３を選択的にエッチング除去す
ることにより、図６（ｂ）に示すように高融点導電物質
を用いた積層構造ゲート電極を形成することができる。
板２０１の上に、絶縁膜２０２を堆積し第一の開口部Ａ
を形成する。続いて図５（ｂ）に示すように、第一の導
電膜２０３として例えば窒化タングステン（以下ＷＮ）
を全面に堆積する。次に図５（ｃ）に示すように、フォ
トレジスト２０４を塗布し、第一の開口部Ａを合わせ
て、この第一の開口部Ａよりも大なる面積で第二の開口
部Ｂをフォトレジスト２０４に形成する。次に図５
（ｄ）に示すように、第二の導電膜２０５として抵抗の
低い例えば金（以下Ａｕ）を全面に堆積する。次に図６
（ａ）に示すように、フォトレジスト２０４上の第二の
導電膜２０５とフォトレジスト２０４を、リフトオフ法
により除去する。最後に、第二の導電膜２０５をマスク
にして第一の導電膜２０３を選択的にエッチング除去す
ることにより、図６（ｂ）に示すように高融点導電物質
を用いた積層構造ゲート電極を形成することができる。
【０００５】
【発明が解決しようとする課題】上記、従来例の製造方
法によるゲート電極では、ゲート電極の第一の導電膜２
０３の周辺下部に絶縁膜２０２が存在している。この絶
縁膜は誘電体であるため、絶縁膜が存在しないときに比
べてゲート容量が増加することになり、これが原因で、
特に高周波領域におけるＦＥＴの特性を悪化させること
になる。この問題に対する解決策として、図６（ｂ）の
状態から更に絶縁膜２０２をエッチング除去することも
行われる。しかし、一般に第一の導電膜２０３に用いら
れる高融点導電物質は、絶縁膜２０２のエッチング工程
により影響を受けるため、図６（ｂ）の状態から、絶縁
膜２０２を完全に除去することが難しかった。
法によるゲート電極では、ゲート電極の第一の導電膜２
０３の周辺下部に絶縁膜２０２が存在している。この絶
縁膜は誘電体であるため、絶縁膜が存在しないときに比
べてゲート容量が増加することになり、これが原因で、
特に高周波領域におけるＦＥＴの特性を悪化させること
になる。この問題に対する解決策として、図６（ｂ）の
状態から更に絶縁膜２０２をエッチング除去することも
行われる。しかし、一般に第一の導電膜２０３に用いら
れる高融点導電物質は、絶縁膜２０２のエッチング工程
により影響を受けるため、図６（ｂ）の状態から、絶縁
膜２０２を完全に除去することが難しかった。
【０００６】本発明は、上述の問題点を解決するために
なされたもので、高融点導電物質を用いたゲート電極を
上述の絶縁膜を用いることなく、これまで困難であった
フォトレジストのみのリフトオフ法により形成すること
ができる半導体装置の製造方法を提供することを目的と
する。
なされたもので、高融点導電物質を用いたゲート電極を
上述の絶縁膜を用いることなく、これまで困難であった
フォトレジストのみのリフトオフ法により形成すること
ができる半導体装置の製造方法を提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明に係る電界効果ト
ランジスタの第一の製造方法は、半導体基板上に第一の
フォトレジスト膜を塗布する工程と、前記第一のフォト
レジスト膜に第一の露光と第一の現像処理を施し第一の
開口部を設ける工程と、前記第一の開口部を覆いこの開
口部の第一のフォトレジスト膜の側面を含む全面に第一
の導電膜を被着する工程と、少なくとも前記第一の開口
部を覆い前記第一の導電膜上の全面に第二のフォトレジ
スト膜を塗布する工程と、この第二のフォトレジスト膜
に対して前記第一のフォトレジスト膜の開口部を含む領
域に第二の露光と第二の現像処理を施し前記第一の開口
部よりも大なる面積を有する第二の開口部を設ける工程
と、少なくともこの第二の開口部を覆い全面に第二の導
電膜を被着する工程と、第二の開口部を通じ第二のフォ
トレジスト膜に対し第一の導電膜の一部が露出するまで
エッチングを施す工程と、続いて第二の開口部内の第二
導電膜をマスクとして第一の導電膜のみを選択的にエッ
チングを施す工程と、前記第一、第二の導電膜及び前記
第一、第二のフォトレジスト膜をリフトオフ法によって
除去する工程とを含む。また、第一の導電膜が高融点導
電物質であることを特徴とする。本発明に係る電界効果
トランジスタの第二の製造方法は、半導体基板上に第一
のフォトレジスト膜を塗布し、この第一のフォトレジス
ト膜に第一の開口部を形成する工程と、この第一の開口
部を含む第一のフォトレジスト膜全面に第一の導電膜を
被着する工程と、少なくとも前記第一の開口部を覆うよ
うに前記第一の導電膜上の全面に第二のフォトレジスト
膜を塗布し、前記第一の開口部を含み、かつ第二のフォ
トレジスト膜において上部形状が下部形状よりも小さい
第二の開口部を形成する工程と、第二の導電膜を被着す
る工程と、前記第二の開口部内の前記第二の導電膜をマ
スクとして、前記第二の開口部内の前記第一の導電膜の
みを選択的にエッチングする工程と、開口部内に形成さ
れた導電膜以外の、前記第一、第二の導電膜、前記第
一、第二のフォトレジスト膜をリフトオフ法によって除
去する工程を含むことを特徴とする。また、第一の導電
膜が高融点物質膜例えば窒化タングステン膜であること
を特徴とする。
ランジスタの第一の製造方法は、半導体基板上に第一の
フォトレジスト膜を塗布する工程と、前記第一のフォト
レジスト膜に第一の露光と第一の現像処理を施し第一の
開口部を設ける工程と、前記第一の開口部を覆いこの開
口部の第一のフォトレジスト膜の側面を含む全面に第一
の導電膜を被着する工程と、少なくとも前記第一の開口
部を覆い前記第一の導電膜上の全面に第二のフォトレジ
スト膜を塗布する工程と、この第二のフォトレジスト膜
に対して前記第一のフォトレジスト膜の開口部を含む領
域に第二の露光と第二の現像処理を施し前記第一の開口
部よりも大なる面積を有する第二の開口部を設ける工程
と、少なくともこの第二の開口部を覆い全面に第二の導
電膜を被着する工程と、第二の開口部を通じ第二のフォ
トレジスト膜に対し第一の導電膜の一部が露出するまで
エッチングを施す工程と、続いて第二の開口部内の第二
導電膜をマスクとして第一の導電膜のみを選択的にエッ
チングを施す工程と、前記第一、第二の導電膜及び前記
第一、第二のフォトレジスト膜をリフトオフ法によって
除去する工程とを含む。また、第一の導電膜が高融点導
電物質であることを特徴とする。本発明に係る電界効果
トランジスタの第二の製造方法は、半導体基板上に第一
のフォトレジスト膜を塗布し、この第一のフォトレジス
ト膜に第一の開口部を形成する工程と、この第一の開口
部を含む第一のフォトレジスト膜全面に第一の導電膜を
被着する工程と、少なくとも前記第一の開口部を覆うよ
うに前記第一の導電膜上の全面に第二のフォトレジスト
膜を塗布し、前記第一の開口部を含み、かつ第二のフォ
トレジスト膜において上部形状が下部形状よりも小さい
第二の開口部を形成する工程と、第二の導電膜を被着す
る工程と、前記第二の開口部内の前記第二の導電膜をマ
スクとして、前記第二の開口部内の前記第一の導電膜の
みを選択的にエッチングする工程と、開口部内に形成さ
れた導電膜以外の、前記第一、第二の導電膜、前記第
一、第二のフォトレジスト膜をリフトオフ法によって除
去する工程を含むことを特徴とする。また、第一の導電
膜が高融点物質膜例えば窒化タングステン膜であること
を特徴とする。
【０００８】
【作用】従来例では絶縁膜により形成した開口部Ａを、
第一のフォトレジストにより形成する。一般に、第一の
導電膜に用いられる高融点導電物質はスパッタリング法
により堆積するため、段差に対する被覆性がよく、フォ
トレジスト上の導電膜と半導体上の導電膜がつながって
しまい、一般的なリフトオフ法ではゲート電極を形成す
ることができない。請求項１に対応する本発明では、第
二の導電膜を堆積後、第二の開口部Ｂを通じ露出してい
る第二のフォトレジストを第一の導電膜が露出するまで
エッチングし、続いて、第一の導電膜をエッチングする
ことにより、全面につながっていた第一の導電膜をゲー
ト電極部と第一のフォトレジスト上の導電膜とに切り離
す。これにより、リフトオフ法によって高融点導電物質
積層構造ゲート電極を形成することが可能になり、本発
明の方法を用いて製造されたＦＥＴでは、ゲート電極周
辺の絶縁膜が存在しないため、ゲート容量が増加するこ
となく、高周波特性の悪化も起こらないという利点があ
る。
第一のフォトレジストにより形成する。一般に、第一の
導電膜に用いられる高融点導電物質はスパッタリング法
により堆積するため、段差に対する被覆性がよく、フォ
トレジスト上の導電膜と半導体上の導電膜がつながって
しまい、一般的なリフトオフ法ではゲート電極を形成す
ることができない。請求項１に対応する本発明では、第
二の導電膜を堆積後、第二の開口部Ｂを通じ露出してい
る第二のフォトレジストを第一の導電膜が露出するまで
エッチングし、続いて、第一の導電膜をエッチングする
ことにより、全面につながっていた第一の導電膜をゲー
ト電極部と第一のフォトレジスト上の導電膜とに切り離
す。これにより、リフトオフ法によって高融点導電物質
積層構造ゲート電極を形成することが可能になり、本発
明の方法を用いて製造されたＦＥＴでは、ゲート電極周
辺の絶縁膜が存在しないため、ゲート容量が増加するこ
となく、高周波特性の悪化も起こらないという利点があ
る。
【０００９】又、請求項３に対応する本発明では前記第
一のフォトレジスト膜上に、第二のフォトレジスト膜に
よる第二の開口部Ｂを、上部が下部よりも狭い、いわゆ
るオーバーハング形状に形成する。これにより、第二の
導電膜を堆積後も、第二の開口部Ｂを通じて第一の導電
膜が露出した状態になる。その結果、第二の開口部Ｂを
通じて第一の導電膜をエッチングすることができ、全面
につながっていた第一の導電膜をゲート電極部と第一の
フォトレジスト上の導電膜とに切り離すことができる。
以下は請求項１に対応する発明と同様である。
一のフォトレジスト膜上に、第二のフォトレジスト膜に
よる第二の開口部Ｂを、上部が下部よりも狭い、いわゆ
るオーバーハング形状に形成する。これにより、第二の
導電膜を堆積後も、第二の開口部Ｂを通じて第一の導電
膜が露出した状態になる。その結果、第二の開口部Ｂを
通じて第一の導電膜をエッチングすることができ、全面
につながっていた第一の導電膜をゲート電極部と第一の
フォトレジスト上の導電膜とに切り離すことができる。
以下は請求項１に対応する発明と同様である。
【００１０】
（実施例１）以下に本発明の実施例の一つについて図面
を参照して説明する。まず、図１（ａ）に示すように半
導体基板１０１の上に、第一のフォトレジスト１０２を
塗布し、第一の開口部Ａを形成する。続いて図１（ｂ）
に示すように、第一の導電膜１０３として例えば窒化タ
ングステン（以下ＷＮ）を全面に堆積する。次に図１
（ｃ）に示すように、第二のフォトレジスト１０４を塗
布し、第一の開口部Ａに合わせて、第一開口部Ａよりも
大なる面積で第二の開口部Ｂをフォトレジスト１０４に
形成する。次に図１（ｄ）に示すように、第二の導電膜
１０５として抵抗の低い例えば金（以下Ａｕ）を全面に
堆積する。次に図２（ａ）に示すように、例えばＯ2 プ
ラズマにより第二の開口部Ｂより露出している第二のフ
ォトレジスト１０４を第一の導電膜が露出するまでエッ
チングする。続いて図２（ｂ）に示すように、第二の導
電膜１０５をマスクにして例えばＯ2 ／ＣＦ4 混合プラ
ズマにより、全面につながっていた第一の導電膜がゲー
ト電極部と第一のフォトレジスト上の導電膜とに切り離
されるためリフトオフが可能になる。最後に、第一、第
二の導電膜、及び第一、第二のフォトレジスト膜をリフ
トオフ法により除去することにより、図２（ｃ）に示す
ような、ゲート電極を形成することができる。
を参照して説明する。まず、図１（ａ）に示すように半
導体基板１０１の上に、第一のフォトレジスト１０２を
塗布し、第一の開口部Ａを形成する。続いて図１（ｂ）
に示すように、第一の導電膜１０３として例えば窒化タ
ングステン（以下ＷＮ）を全面に堆積する。次に図１
（ｃ）に示すように、第二のフォトレジスト１０４を塗
布し、第一の開口部Ａに合わせて、第一開口部Ａよりも
大なる面積で第二の開口部Ｂをフォトレジスト１０４に
形成する。次に図１（ｄ）に示すように、第二の導電膜
１０５として抵抗の低い例えば金（以下Ａｕ）を全面に
堆積する。次に図２（ａ）に示すように、例えばＯ2 プ
ラズマにより第二の開口部Ｂより露出している第二のフ
ォトレジスト１０４を第一の導電膜が露出するまでエッ
チングする。続いて図２（ｂ）に示すように、第二の導
電膜１０５をマスクにして例えばＯ2 ／ＣＦ4 混合プラ
ズマにより、全面につながっていた第一の導電膜がゲー
ト電極部と第一のフォトレジスト上の導電膜とに切り離
されるためリフトオフが可能になる。最後に、第一、第
二の導電膜、及び第一、第二のフォトレジスト膜をリフ
トオフ法により除去することにより、図２（ｃ）に示す
ような、ゲート電極を形成することができる。
【００１１】このように、本発明によれば、高融点導電
物質を用いたゲート電極をリフトオフ法により形成でき
るため、従来例のようにゲート電極周辺に絶縁膜が残ら
ない。このため、ゲート容量が増加することなく、高周
波特性の悪化も起こらないという利点がある。
物質を用いたゲート電極をリフトオフ法により形成でき
るため、従来例のようにゲート電極周辺に絶縁膜が残ら
ない。このため、ゲート容量が増加することなく、高周
波特性の悪化も起こらないという利点がある。
【００１２】なお、上記実施例では、第二のフォトレジ
ストのエッチング工程としてＯ2 プラズマを使用したプ
ラズマアッシングを例示したが本発明は何等この方法に
拘束されるものではなく、例えばＯ2 ／ＣＦ4 混合プラ
ズマを用いたＣＤＥ（Chemical Dry Etching）法や、全
面露光とフォトレジスト現像液による現像を組み合わせ
たウェットエッチング法を用いてもよい。また、第一の
導電膜のエッチング方法もＯ2 ／ＣＦ4 混合プラズマを
用いたＣＤＥ法に限定されるものではないこと、及び、
第一、第二の導電膜も上記実施例に限定されないことは
上記説明により明らかである。例えば、第一の導電膜１
０３としてタングステンシリサイド（ＷＳｉ）を使用し
てもよい。
ストのエッチング工程としてＯ2 プラズマを使用したプ
ラズマアッシングを例示したが本発明は何等この方法に
拘束されるものではなく、例えばＯ2 ／ＣＦ4 混合プラ
ズマを用いたＣＤＥ（Chemical Dry Etching）法や、全
面露光とフォトレジスト現像液による現像を組み合わせ
たウェットエッチング法を用いてもよい。また、第一の
導電膜のエッチング方法もＯ2 ／ＣＦ4 混合プラズマを
用いたＣＤＥ法に限定されるものではないこと、及び、
第一、第二の導電膜も上記実施例に限定されないことは
上記説明により明らかである。例えば、第一の導電膜１
０３としてタングステンシリサイド（ＷＳｉ）を使用し
てもよい。
【００１３】（実施例２）本発明の二番目の実施例を図
面を参照して説明する。まず、図３（ａ）に示すよう
に、半導体、例えばＧａＡｓ基板１０１の上に、第一の
フォトレジスト１０２を塗布し通常の露光、現像処理を
行い、第一の開口部Ａを形成する。続いて図３（ｂ）に
示すように第一の導電膜１０３として例えば窒化タング
ステンＷＮを例えばスパッタリング法により全面に堆積
する。次に図３（ｃ）に示すように、第二のフォトレジ
スト１０４を塗布し、第一の開口部Ａに合わせて、第一
の開口部Ａよりも大なる面積で第二の開口部Ｂをフォト
レジスト１０４に形成するが、このとき、図３（ｄ）に
示すように、レジスト開口部の形状が、上部の開口形状
の方が、下部の開口形状よりも小さい、いわゆるオーバ
ーハング形状となるように形成する。このようなオーバ
ーハング形状は、例えば、キシレンディップ等の処理の
後に、露光、現像を行うことで容易に形成することがで
きる。また、このオーバーハング形状は、図４（ａ）の
ように、フォトレジスト１０４ａにODUR-1014 （商品
名：東京応化工業製）とレジスト１０４ｂにAZ-1350
（商品名：シプレイ社製）を用いた２層レジスト法によ
り形成してもよい。次に図３（ｄ）に示すように、第二
の導電膜１０５として抵抗の低い例えば金（以下Ａｕ）
を蒸着法等により全面に堆積する。続いて図４（ｂ）に
示すように第二の導電膜１０５をマスクにして例えばＯ
2 ／ＣＦ4 混合プラズマにより第一の導電膜１０３を選
択的にエッチング除去する。これにより、全面につなが
っていた第一の導電膜がゲート電極部Ｃと第一のフォト
レジスト上の導電膜Ｄとに切り離されるためリフトオフ
が可能になる。最後に、第一、第二のフォトレジスト膜
上の第一、第二の導電膜、及び第一、第二のフォトレジ
スト膜を、リフトオフ法により除去することにより、図
４（ｃ）に示すような、ゲート電極を形成することがで
きる。
面を参照して説明する。まず、図３（ａ）に示すよう
に、半導体、例えばＧａＡｓ基板１０１の上に、第一の
フォトレジスト１０２を塗布し通常の露光、現像処理を
行い、第一の開口部Ａを形成する。続いて図３（ｂ）に
示すように第一の導電膜１０３として例えば窒化タング
ステンＷＮを例えばスパッタリング法により全面に堆積
する。次に図３（ｃ）に示すように、第二のフォトレジ
スト１０４を塗布し、第一の開口部Ａに合わせて、第一
の開口部Ａよりも大なる面積で第二の開口部Ｂをフォト
レジスト１０４に形成するが、このとき、図３（ｄ）に
示すように、レジスト開口部の形状が、上部の開口形状
の方が、下部の開口形状よりも小さい、いわゆるオーバ
ーハング形状となるように形成する。このようなオーバ
ーハング形状は、例えば、キシレンディップ等の処理の
後に、露光、現像を行うことで容易に形成することがで
きる。また、このオーバーハング形状は、図４（ａ）の
ように、フォトレジスト１０４ａにODUR-1014 （商品
名：東京応化工業製）とレジスト１０４ｂにAZ-1350
（商品名：シプレイ社製）を用いた２層レジスト法によ
り形成してもよい。次に図３（ｄ）に示すように、第二
の導電膜１０５として抵抗の低い例えば金（以下Ａｕ）
を蒸着法等により全面に堆積する。続いて図４（ｂ）に
示すように第二の導電膜１０５をマスクにして例えばＯ
2 ／ＣＦ4 混合プラズマにより第一の導電膜１０３を選
択的にエッチング除去する。これにより、全面につなが
っていた第一の導電膜がゲート電極部Ｃと第一のフォト
レジスト上の導電膜Ｄとに切り離されるためリフトオフ
が可能になる。最後に、第一、第二のフォトレジスト膜
上の第一、第二の導電膜、及び第一、第二のフォトレジ
スト膜を、リフトオフ法により除去することにより、図
４（ｃ）に示すような、ゲート電極を形成することがで
きる。
【００１４】なお、この実施例では、オーバーハング形
状を形成するため、キシレンディップ又はODUR-1014 と
AZ-1350を用いた２層レジスト法による方法を用いた。
しかしオーバーハング形状ができさえすれば、フォトレ
ジスト等の処理方法、フォトレジストの種類等が上記実
施例に限定されるものではないことは明らかである。ま
た、第一の導電膜のエッチング方法に、Ｏ2 ／ＣＦ4 混
合プラズマを用いたＣＤＥ法による場合を説明したがこ
れに限定されるものではなく、また半導体基板、第一、
第二の導電膜の種類も上記実施例に限定されないことは
上記説明により明らかである。例えば、第一の導電膜１
０３としてタングステンシリサイド（ＷＳｉ）を使用し
てもよい。
状を形成するため、キシレンディップ又はODUR-1014 と
AZ-1350を用いた２層レジスト法による方法を用いた。
しかしオーバーハング形状ができさえすれば、フォトレ
ジスト等の処理方法、フォトレジストの種類等が上記実
施例に限定されるものではないことは明らかである。ま
た、第一の導電膜のエッチング方法に、Ｏ2 ／ＣＦ4 混
合プラズマを用いたＣＤＥ法による場合を説明したがこ
れに限定されるものではなく、また半導体基板、第一、
第二の導電膜の種類も上記実施例に限定されないことは
上記説明により明らかである。例えば、第一の導電膜１
０３としてタングステンシリサイド（ＷＳｉ）を使用し
てもよい。
【００１５】
【発明の効果】以上説明したように本発明によれば、高
融点導電物質を用いた場合、従来の製造方法では困難で
あったフォトレジストのみのリフトオフ法によりゲート
電極を形成することが可能になる。このため、ゲート電
極周辺に絶縁膜が存在しないため、ゲート容量が増加す
ることなく、高周波特性の悪化も起こらないという利点
がある。
融点導電物質を用いた場合、従来の製造方法では困難で
あったフォトレジストのみのリフトオフ法によりゲート
電極を形成することが可能になる。このため、ゲート電
極周辺に絶縁膜が存在しないため、ゲート容量が増加す
ることなく、高周波特性の悪化も起こらないという利点
がある。
【図１】（ａ）〜（ｄ）は本発明に係る一実施例のＦＥ
Ｔの製造方法の一部を工程順に示すいずれも断面図、
Ｔの製造方法の一部を工程順に示すいずれも断面図、
【図２】（ａ）〜（ｃ）は本発明に係る一実施例のＦＥ
Ｔの製造方法の一部を図１に引き続き工程順に示すいず
れも断面図、
Ｔの製造方法の一部を図１に引き続き工程順に示すいず
れも断面図、
【図３】（ａ）〜（ｄ）は本発明に係る他の実施例のＦ
ＥＴの製造方法の一部を工程順に示すいずれも断面図、
ＥＴの製造方法の一部を工程順に示すいずれも断面図、
【図４】（ａ）〜（ｃ）は本発明に係る他の実施例のＦ
ＥＴの製造方法の一部を図３に引き続き工程順に示すい
ずれも断面図、
ＥＴの製造方法の一部を図３に引き続き工程順に示すい
ずれも断面図、
【図５】（ａ）〜（ｄ）は従来例に係るＦＥＴの製造方
法の一部を工程順に示すいずれも断面図、
法の一部を工程順に示すいずれも断面図、
【図６】（ａ）および（ｂ）は従来例に係るＦＥＴの製
造方法の一部を図５に引き続き工程順に示すいずれも断
面図。
造方法の一部を図５に引き続き工程順に示すいずれも断
面図。
１０１、２０１…半導体基板 １０２……………第一のフォトレジスト １０３、２０３…第一の導電膜 １０４……………第二のフォトレジスト １０４ａ…………第二のフォトレジストの一層目 １０４ｂ…………第二のフォトレジストの二層目 １０５、２０５…第二の導電膜 ２０２……………絶縁膜 ２０４……………フォトレジスト Ａ…………………第一の開口部 Ｂ…………………第二の開口部 Ｃ…………………ゲート電極部 Ｄ…………………第一のフォトレジスト
Claims (12)
- 【請求項１】半導体基板上に第一のフォトレジスト膜を
塗布する工程と、前記第一のフォトレジスト膜に第一の
露光と第一の現像処理を施し第一の開口部を設ける工程
と、前記第一の開口部を覆いこの開口部の第一のフォト
レジスト膜の側面を含む全面に第一の導電膜を被着する
工程と、少なくとも前記第一の開口部を覆い前記第一の
導電膜上の全面に第二のフォトレジスト膜を塗布する工
程と、この第二のフォトレジスト膜に対して前記第一の
フォトレジスト膜の開口部を含む領域に第二の露光と第
二の現像処理を施し前記第一の開口部よりも大なる面積
を有する第二の開口部を設ける工程と、少なくともこの
第二の開口部を覆い全面に第二の導電膜を被着する工程
と、第二の開口部を通じ第二のフォトレジスト膜に対し
第一の導電膜の一部が露出するまでエッチングを施す工
程と、続いて第二の開口部内の第二導電膜をマスクとし
て第一の導電膜のみを選択的にエッチングを施す工程
と、前記第一、第二の導電膜及び前記第一、第二のフォ
トレジスト膜をリフトオフ法によって除去する工程とを
含む電界効果トランジスタの製造方法。 - 【請求項２】前記第一の導電膜が高融点導電物質膜であ
ることを特徴とする請求項１記載の電界効果トランジス
タの製造方法。 - 【請求項３】半導体基板上に第一のフォトレジスト膜を
塗布する工程と、この第一のフォトレジスト膜に第一の
露光と第一の現像処理を施し第一の開口部を形成する工
程と、この第一の開口部を覆いこの開口部の第一のフォ
トレジスト膜の側面を含む全面に第一の導電膜を被着す
る工程と、少なくとも前記第一の開口部を覆うように前
記第一の導電膜上の全面に第二のフォトレジスト膜を塗
布し、前記第一の開口部を含み、かつ第二のフォトレジ
スト膜において上部形状が下部形状よりも小さい第二の
開口部を形成する工程と、第二の導電膜を被着する工程
と、前記第二の開口部内の前記第二の導電膜をマスクと
して、前記第二の開口部内の前記第一の導電膜のみを選
択的にエッチングする工程と、開口部内に形成された導
電膜以外の、前記第一、第二の導電膜、前記第一、第二
のフォトレジスト膜をリフトオフ法によって除去するこ
とを特徴とする電界効果トランジスタの製造方法。 - 【請求項４】前記第一の導電膜が高融点導電物質膜であ
ることを特徴とする請求項３記載の電界効果トランジス
タの製造方法。 - 【請求項５】前記第一の導電膜が窒化タングステン膜で
あることを特徴とする請求項３記載の電界効果トランジ
スタの製造方法。 - 【請求項６】前記第一の導電膜がタングステンシリサイ
ド膜であることを特徴とする請求項３記載の電界効果ト
ランジスタの製造方法。 - 【請求項７】前記第一の導電膜の被着法がスパッタリン
グ法であることを特徴とする請求項３記載の電界効果ト
ランジスタの製造方法。 - 【請求項８】前記第二のフォトレジスト膜の前記第二の
開口部をキシレンディップ法により形成することを特徴
とする請求項３記載の電界効果トランジスタの製造方
法。 - 【請求項９】前記第二のフォトレジスト膜を２層レジス
ト法により形成することを特徴とする請求項３記載の電
界効果トランジスタの製造方法。 - 【請求項１０】前記第二の導電膜が金であることを特徴
とする請求項３記載の電界効果トランジスタの製造方
法。 - 【請求項１１】前記第二の導電膜の被着法が蒸着法であ
ることを特徴とする請求項３記載の電界効果トランジス
タの製造方法。 - 【請求項１２】前記第一の導電膜を選択的に除去する方
法がＯ2 / ＣＦ4 混合プラズマ法であることを特徴とす
る請求項３記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6726795A JPH08115923A (ja) | 1994-08-23 | 1995-03-27 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19820094 | 1994-08-23 | ||
| JP6-198200 | 1994-08-23 | ||
| JP6726795A JPH08115923A (ja) | 1994-08-23 | 1995-03-27 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08115923A true JPH08115923A (ja) | 1996-05-07 |
Family
ID=26408448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6726795A Pending JPH08115923A (ja) | 1994-08-23 | 1995-03-27 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08115923A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6835635B2 (en) | 2002-01-04 | 2004-12-28 | Murata Manufacturing Co., Ltd. | Electrode forming method and field effect transistor |
| US6946351B2 (en) | 2003-02-06 | 2005-09-20 | Fujitsu Limited | Method for fabricating a semiconductor device |
| US7429446B2 (en) | 2003-09-30 | 2008-09-30 | Fujitsu Limited | Resist pattern forming method and semiconductor device fabrication method |
-
1995
- 1995-03-27 JP JP6726795A patent/JPH08115923A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6835635B2 (en) | 2002-01-04 | 2004-12-28 | Murata Manufacturing Co., Ltd. | Electrode forming method and field effect transistor |
| US6946351B2 (en) | 2003-02-06 | 2005-09-20 | Fujitsu Limited | Method for fabricating a semiconductor device |
| US7741684B2 (en) | 2003-02-06 | 2010-06-22 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| US7429446B2 (en) | 2003-09-30 | 2008-09-30 | Fujitsu Limited | Resist pattern forming method and semiconductor device fabrication method |
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