JPH0574817A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0574817A JPH0574817A JP23266391A JP23266391A JPH0574817A JP H0574817 A JPH0574817 A JP H0574817A JP 23266391 A JP23266391 A JP 23266391A JP 23266391 A JP23266391 A JP 23266391A JP H0574817 A JPH0574817 A JP H0574817A
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- film
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し，ゲート長の短
いＴ型或いはＹ型のゲート電極を精度よく形成する方法
の提供を目的とする。 【構成】 半導体基体の動作半導体層３のゲート電極形
成領域に開孔を有する第１の絶縁膜５を形成し，全面に
第１の絶縁膜５とエッチング選択性のある第２の絶縁膜
６を堆積し，全面に第３の絶縁膜７を堆積した後それを
エッチバックして，開孔部の第２の絶縁膜６を露出しか
つその周囲に第３の絶縁膜７を残し，第３の絶縁膜７を
マスクにして第２の絶縁膜６をエッチングし動作半導体
層３を露出した後第３の絶縁膜７を除去し，全面にゲー
ト金属層8, 9を堆積し，ゲート金属層8, 9上に少なくと
も開孔部を覆うオーバーゲート金属層10を形成し, オー
バーゲート金属層10をマスクにしてゲート金属層8, 9及
び第２の絶縁膜６を除去し，湿式エッチングにより第１
の絶縁膜５を選択的にエッチングして除去するように構
成する。
いＴ型或いはＹ型のゲート電極を精度よく形成する方法
の提供を目的とする。 【構成】 半導体基体の動作半導体層３のゲート電極形
成領域に開孔を有する第１の絶縁膜５を形成し，全面に
第１の絶縁膜５とエッチング選択性のある第２の絶縁膜
６を堆積し，全面に第３の絶縁膜７を堆積した後それを
エッチバックして，開孔部の第２の絶縁膜６を露出しか
つその周囲に第３の絶縁膜７を残し，第３の絶縁膜７を
マスクにして第２の絶縁膜６をエッチングし動作半導体
層３を露出した後第３の絶縁膜７を除去し，全面にゲー
ト金属層8, 9を堆積し，ゲート金属層8, 9上に少なくと
も開孔部を覆うオーバーゲート金属層10を形成し, オー
バーゲート金属層10をマスクにしてゲート金属層8, 9及
び第２の絶縁膜６を除去し，湿式エッチングにより第１
の絶縁膜５を選択的にエッチングして除去するように構
成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に，Ｔ型或いはＹ型のゲート電極を有する半導
体装置の製造方法に関する。
係り，特に，Ｔ型或いはＹ型のゲート電極を有する半導
体装置の製造方法に関する。
【０００２】近年の半導体装置は高周波化が進められ，
マイクロ波通信や衛星通信等にも多数使用され，より利
得が高く，より出力の高い特性が求められている。更
に，高信頼性が求められている。
マイクロ波通信や衛星通信等にも多数使用され，より利
得が高く，より出力の高い特性が求められている。更
に，高信頼性が求められている。
【０００３】そのため，ゲート長を短くし，寄生容量を
小さくして特性を向上することが必要とされ，更に，ゲ
ート電極形成時に形状不良の低減が必要とされる。
小さくして特性を向上することが必要とされ，更に，ゲ
ート電極形成時に形状不良の低減が必要とされる。
【０００４】
【従来の技術】図３(a), (b), (c1), (c2)はＴ型或いは
Ｙ型のゲート電極を有する半導体装置として，例えばＭ
ＥＳＦＥＴを製造する従来例を示す工程順断面図であ
る。
Ｙ型のゲート電極を有する半導体装置として，例えばＭ
ＥＳＦＥＴを製造する従来例を示す工程順断面図であ
る。
【０００５】以下，これらの図を参照しながら，従来例
について説明する。 図３(a) 参照 １はＧａＡｓ基板，２はｉ−ＧａＡｓバッファ層，2aは
ｉ−ＡｌＧａＡｓバッファ層，３はｎ−ＧａＡｓ動作半
導体層，４はｎ+ −ＧａＡｓコンタクト層である。
について説明する。 図３(a) 参照 １はＧａＡｓ基板，２はｉ−ＧａＡｓバッファ層，2aは
ｉ−ＡｌＧａＡｓバッファ層，３はｎ−ＧａＡｓ動作半
導体層，４はｎ+ −ＧａＡｓコンタクト層である。
【０００６】全面に絶縁膜５としてＳｉＯ2 膜を堆積し
た後，ゲート電極形成領域に開孔5aを形成する。 図３(b) 参照 ショットキー金属となるＷＳｉ層８を全面に堆積し，つ
づいてＴｉ／Ａｕ層９を堆積する。
た後，ゲート電極形成領域に開孔5aを形成する。 図３(b) 参照 ショットキー金属となるＷＳｉ層８を全面に堆積し，つ
づいてＴｉ／Ａｕ層９を堆積する。
【０００７】ゲート電極形成領域に開孔をもつレジスト
マスク11を形成し, Ｔｉ／Ａｕ層９上にＡｕめっき層10
を形成する。 図３(c1), (c2)参照 Ａｕめっき層10をマスクにしてＴｉ／Ａｕ層９及びＷＳ
ｉ層８を異方性エッチングによりエッチング除去し，つ
づいて湿式エッチングによりＳｉＯ2膜５をエッチング
除去する。
マスク11を形成し, Ｔｉ／Ａｕ層９上にＡｕめっき層10
を形成する。 図３(c1), (c2)参照 Ａｕめっき層10をマスクにしてＴｉ／Ａｕ層９及びＷＳ
ｉ層８を異方性エッチングによりエッチング除去し，つ
づいて湿式エッチングによりＳｉＯ2膜５をエッチング
除去する。
【０００８】このようにして，Ｔ型或いはＹ型のゲート
電極が形成される。ところで，ＷＳｉ層８はゲート電極
形状の一部の組成が若干変化してしまう部分があり，Ｓ
ｉＯ2 膜５のエッチング液に溶解する組成に変化するこ
とがある。ＳｉＯ2 膜５のエッチングの際，特に，ＷＳ
ｉ層８の側面が腐食する傾向がみられ，図３(c1)に示す
ような形状となる。このような形状になると，電界集中
による特性劣化が起こったり，ゲート長が不安定になる
といった問題を生じる。
電極が形成される。ところで，ＷＳｉ層８はゲート電極
形状の一部の組成が若干変化してしまう部分があり，Ｓ
ｉＯ2 膜５のエッチング液に溶解する組成に変化するこ
とがある。ＳｉＯ2 膜５のエッチングの際，特に，ＷＳ
ｉ層８の側面が腐食する傾向がみられ，図３(c1)に示す
ような形状となる。このような形状になると，電界集中
による特性劣化が起こったり，ゲート長が不安定になる
といった問題を生じる。
【０００９】ＷＳｉ層８の側面を腐食させないようにＳ
ｉＯ2 膜５のエッチングを加減しなければならないが，
この場合は寄生容量の低下が望めず，高周波領域での利
得が低下するといった問題を生じる。
ｉＯ2 膜５のエッチングを加減しなければならないが，
この場合は寄生容量の低下が望めず，高周波領域での利
得が低下するといった問題を生じる。
【００１０】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，ゲート長を短く精度よく形成し，しかも寄生容量
を小さくできるＴ型或いはＹ型のゲート電極の形成方法
を提供することを目的とする。
鑑み，ゲート長を短く精度よく形成し，しかも寄生容量
を小さくできるＴ型或いはＹ型のゲート電極の形成方法
を提供することを目的とする。
【００１１】
【課題を解決するための手段】図１，図２は本発明の実
施例を示す工程順断面図（その１），（その２）であ
る。
施例を示す工程順断面図（その１），（その２）であ
る。
【００１２】上記課題は，半導体基体の動作半導体層３
のゲート電極形成領域に開孔を有する第１の絶縁膜５を
形成する工程と，次いで，全面に該第１の絶縁膜５とエ
ッチング選択性のある第２の絶縁膜６を堆積する工程
と，次いで，全面に第３の絶縁膜７を堆積した後該第３
の絶縁膜７をエッチバックして，開孔部の該第２の絶縁
膜６を露出しかつその周囲に該第３の絶縁膜７を残す工
程と，次いで，該第３の絶縁膜７をマスクにして該第２
の絶縁膜６をエッチングし，該動作半導体層３を露出し
た後該第３の絶縁膜７を除去する工程と，次いで，全面
にゲート金属層８，９を堆積する工程と，次いで，該ゲ
ート金属層８，９上に少なくとも前記開孔部を覆うオー
バーゲート金属層10を形成する工程と, 次いで，該オー
バーゲート金属層10をマスクにして該ゲート金属層８，
９及び該第２の絶縁膜６を除去する工程と，次いで，湿
式エッチングにより該第１の絶縁膜５を選択的にエッチ
ングして除去する工程とを有し，該動作半導体層３に接
触する面積より上部の面積が大きいゲート電極８，９,
10を形成する半導体装置の製造方法によって解決され
る。
のゲート電極形成領域に開孔を有する第１の絶縁膜５を
形成する工程と，次いで，全面に該第１の絶縁膜５とエ
ッチング選択性のある第２の絶縁膜６を堆積する工程
と，次いで，全面に第３の絶縁膜７を堆積した後該第３
の絶縁膜７をエッチバックして，開孔部の該第２の絶縁
膜６を露出しかつその周囲に該第３の絶縁膜７を残す工
程と，次いで，該第３の絶縁膜７をマスクにして該第２
の絶縁膜６をエッチングし，該動作半導体層３を露出し
た後該第３の絶縁膜７を除去する工程と，次いで，全面
にゲート金属層８，９を堆積する工程と，次いで，該ゲ
ート金属層８，９上に少なくとも前記開孔部を覆うオー
バーゲート金属層10を形成する工程と, 次いで，該オー
バーゲート金属層10をマスクにして該ゲート金属層８，
９及び該第２の絶縁膜６を除去する工程と，次いで，湿
式エッチングにより該第１の絶縁膜５を選択的にエッチ
ングして除去する工程とを有し，該動作半導体層３に接
触する面積より上部の面積が大きいゲート電極８，９,
10を形成する半導体装置の製造方法によって解決され
る。
【００１３】また，前記第１の絶縁膜５が酸化シリコン
膜であり，前記第２の絶縁膜６が窒化シリコン膜であ
り，前記第３の絶縁膜７が酸化シリコン膜である半導体
装置の製造方法によって解決される。
膜であり，前記第２の絶縁膜６が窒化シリコン膜であ
り，前記第３の絶縁膜７が酸化シリコン膜である半導体
装置の製造方法によって解決される。
【００１４】
【作用】本発明のようにすれば，第１の絶縁膜５とゲー
ト金属層８，９の間には第２の絶縁膜６が介在すること
になり，第１の絶縁膜５をエッチングして除去する際，
第２の絶縁膜６がゲート金属層８，９を保護する。した
がって，第１の絶縁膜５のみを選択的にエッチングして
完全に除去することができる。
ト金属層８，９の間には第２の絶縁膜６が介在すること
になり，第１の絶縁膜５をエッチングして除去する際，
第２の絶縁膜６がゲート金属層８，９を保護する。した
がって，第１の絶縁膜５のみを選択的にエッチングして
完全に除去することができる。
【００１５】また，本発明では第３の絶縁膜７をエッチ
バックして，開孔部の第２の絶縁膜６を露出しかつその
周囲に第３の絶縁膜７を残し，次いで，第３の絶縁膜７
をマスクにして第２の絶縁膜６をエッチングし，動作半
導体層３を露出している。露出した動作半導体層３の幅
がゲート長となるが，上記のようにすればゲート長を短
く形成し，しかも精度良く形成することができる。
バックして，開孔部の第２の絶縁膜６を露出しかつその
周囲に第３の絶縁膜７を残し，次いで，第３の絶縁膜７
をマスクにして第２の絶縁膜６をエッチングし，動作半
導体層３を露出している。露出した動作半導体層３の幅
がゲート長となるが，上記のようにすればゲート長を短
く形成し，しかも精度良く形成することができる。
【００１６】また，第１の絶縁膜５を酸化シリコン膜，
第２の絶縁膜６を窒化シリコン膜，第３の絶縁膜７を酸
化シリコン膜とすることにより，本発明の方法を効果的
に行うことができる。
第２の絶縁膜６を窒化シリコン膜，第３の絶縁膜７を酸
化シリコン膜とすることにより，本発明の方法を効果的
に行うことができる。
【００１７】
【実施例】図１(a) 〜(d) は実施例を示す工程順断面図
（その１），図２(e), (f)は実施例を示す工程順断面図
（その２）であり，ＭＥＳＦＥＴのゲート電極を形成す
る例を示す。以下，これらの図を参照しながら，実施例
について説明する。
（その１），図２(e), (f)は実施例を示す工程順断面図
（その２）であり，ＭＥＳＦＥＴのゲート電極を形成す
る例を示す。以下，これらの図を参照しながら，実施例
について説明する。
【００１８】図１(a) 参照 ゲート電極を形成しようとする半導体基体の形成を示す
図である。ＭＯＣＶＤ法により, ＧａＡｓ基板１上に，
厚さ5000Åのｉ−ＧａＡｓバッファ層２と，厚さ 1.5μ
ｍのｉ−ＡｌＧａＡｓバッファ層2aと，厚さ2000Åのｎ
−ＧａＡｓ動作半導体層３と，厚さ1000Åのｎ+ −Ｇａ
Ａｓコンタクト層４を連続成膜する。
図である。ＭＯＣＶＤ法により, ＧａＡｓ基板１上に，
厚さ5000Åのｉ−ＧａＡｓバッファ層２と，厚さ 1.5μ
ｍのｉ−ＡｌＧａＡｓバッファ層2aと，厚さ2000Åのｎ
−ＧａＡｓ動作半導体層３と，厚さ1000Åのｎ+ −Ｇａ
Ａｓコンタクト層４を連続成膜する。
【００１９】マスクを用いてコンタクト層４をパターニ
ング・エッチングする。ゲート電極形成領域の動作半導
体層３が露出する。 図１(b) 参照 プラズマＣＶＤ法により，全面に厚さ3000Åの酸化シリ
コン（ＳｉＯ2 ）膜５を堆積した後，マスクを用いて酸
化シリコン膜５を湿式エッチ及び低ダメージのドライエ
ッチによりエッチングし，ゲート電極形成領域に開孔を
形成して動作半導体層３を露出する。
ング・エッチングする。ゲート電極形成領域の動作半導
体層３が露出する。 図１(b) 参照 プラズマＣＶＤ法により，全面に厚さ3000Åの酸化シリ
コン（ＳｉＯ2 ）膜５を堆積した後，マスクを用いて酸
化シリコン膜５を湿式エッチ及び低ダメージのドライエ
ッチによりエッチングし，ゲート電極形成領域に開孔を
形成して動作半導体層３を露出する。
【００２０】次いでプラズマＣＶＤ法により，全面に厚
さ 500Åの窒化シリコン（ＳｉＮ）膜６及び厚さ3000Å
の酸化シリコン（ＳｉＯ2）膜７を連続堆積する。開孔
部は微細な凹部となっているため，酸化シリコン膜７の
厚さはそこでは他の部分より薄く形成される。
さ 500Åの窒化シリコン（ＳｉＮ）膜６及び厚さ3000Å
の酸化シリコン（ＳｉＯ2）膜７を連続堆積する。開孔
部は微細な凹部となっているため，酸化シリコン膜７の
厚さはそこでは他の部分より薄く形成される。
【００２１】図１(c) 参照 酸化シリコン膜７を６フッ化硫黄（ＳＦ6 ）ガスを用い
てエッチバックすることにより，開孔部の窒化シリコン
膜６を露出しかつその周囲に酸化シリコン膜７を残すよ
うにする。
てエッチバックすることにより，開孔部の窒化シリコン
膜６を露出しかつその周囲に酸化シリコン膜７を残すよ
うにする。
【００２２】酸化シリコン膜７をマスクにして，露出す
る窒化シリコン膜６をフロン23（ＣＨＦ3 ）とフロン14
（ＣＦ4 ）の混合のガスを用いてエッチングし，動作半
導体層３を露出させる開孔7aを形成する。露出した動作
半導体層３の幅により実際のゲート長が決まる。
る窒化シリコン膜６をフロン23（ＣＨＦ3 ）とフロン14
（ＣＦ4 ）の混合のガスを用いてエッチングし，動作半
導体層３を露出させる開孔7aを形成する。露出した動作
半導体層３の幅により実際のゲート長が決まる。
【００２３】その後，フッ酸とアンモニアの混合液によ
り酸化シリコン膜７をエッチングして除去する。この
時，窒化シリコン膜６は除去されない。 図１(d) 参照 スパッタ法により，全面にショットキー金属となる厚さ
2000Åのタングステンシリサイド（ＷＳｉ）層８を形成
し，つづいて，全面に厚さ５０ÅのＴｉ膜と厚さ1500Å
のＡｕ膜からなる金属層９を形成する。
り酸化シリコン膜７をエッチングして除去する。この
時，窒化シリコン膜６は除去されない。 図１(d) 参照 スパッタ法により，全面にショットキー金属となる厚さ
2000Åのタングステンシリサイド（ＷＳｉ）層８を形成
し，つづいて，全面に厚さ５０ÅのＴｉ膜と厚さ1500Å
のＡｕ膜からなる金属層９を形成する。
【００２４】金属層９の上に前述の開孔部を覆う領域に
オーバーゲート開孔を有するレジストマスク11を形成し
た後，オーバーゲート開孔部の金属層９の上に厚さ8000
Åの金めっき層10を形成する。
オーバーゲート開孔を有するレジストマスク11を形成し
た後，オーバーゲート開孔部の金属層９の上に厚さ8000
Åの金めっき層10を形成する。
【００２５】図２(e) 参照 レジストマスク11を剥離した後，金めっき層10をマスク
にして，イオンミリングにより金属層９とタングステン
シリサイド層８を除去する。つづいて６フッ化硫黄（Ｓ
Ｆ6 ）ガスを用いる異方性エッチングにより窒化シリコ
ン膜６をエッチングする。
にして，イオンミリングにより金属層９とタングステン
シリサイド層８を除去する。つづいて６フッ化硫黄（Ｓ
Ｆ6 ）ガスを用いる異方性エッチングにより窒化シリコ
ン膜６をエッチングする。
【００２６】つづいて，フッ酸とアンモニアの混合液に
よりＳｉＯ2 膜５をエッチングして除去する。この時，
窒化シリコン膜６は除去されずにタングステンシリサイ
ド層８を保護し，ゲート長が安定して確保される。
よりＳｉＯ2 膜５をエッチングして除去する。この時，
窒化シリコン膜６は除去されずにタングステンシリサイ
ド層８を保護し，ゲート長が安定して確保される。
【００２７】かくして，タングステンシリサイド層８，
金属層９，金めっき層10からなるＴ型あるいはＹ型のゲ
ート電極が形成される。 図２(f) 参照 コンタクト層４を露出するレジストマスク（図示せず）
を形成し，リフトオフ法によりＡｕＧｅ／Ｎｉ／Ａｕ層
からなる厚さ2000Åのソース電極12, ドレイン電極13を
形成する。
金属層９，金めっき層10からなるＴ型あるいはＹ型のゲ
ート電極が形成される。 図２(f) 参照 コンタクト層４を露出するレジストマスク（図示せず）
を形成し，リフトオフ法によりＡｕＧｅ／Ｎｉ／Ａｕ層
からなる厚さ2000Åのソース電極12, ドレイン電極13を
形成する。
【００２８】このようにして，高利得，高出力，さらに
高信頼性のＴ型あるいはＹ型ゲート電極を有する半導体
装置が実現する。なお，実施例はＭＥＳＦＥＴの一例に
ついて示したが，本発明の方法はそれに限らず，例えば
ＨＥＭＴその他の高周波デバイスにも適用できる。
高信頼性のＴ型あるいはＹ型ゲート電極を有する半導体
装置が実現する。なお，実施例はＭＥＳＦＥＴの一例に
ついて示したが，本発明の方法はそれに限らず，例えば
ＨＥＭＴその他の高周波デバイスにも適用できる。
【００２９】
【発明の効果】以上説明したように，本発明によれば，
高利得，高出力，さらに高信頼性のＴ型あるいはＹ型ゲ
ート電極を有する半導体装置が実現する。
高利得，高出力，さらに高信頼性のＴ型あるいはＹ型ゲ
ート電極を有する半導体装置が実現する。
【００３０】ショットキー金属の腐食を防止する寄生容
量の小さい絶縁膜（ＳｉＮ膜）を用いることにより，従
来問題となっていた寄生容量の大きい絶縁膜を残さずに
ゲート電極の形状を安定に確保することができる。
量の小さい絶縁膜（ＳｉＮ膜）を用いることにより，従
来問題となっていた寄生容量の大きい絶縁膜を残さずに
ゲート電極の形状を安定に確保することができる。
【００３１】さらに，エッチバック法によりゲート長を
短く形成することができる。本発明は，特に，マイクロ
波帯域の半導体装置の特性向上，信頼性向上に寄与する
ものである。
短く形成することができる。本発明は，特に，マイクロ
波帯域の半導体装置の特性向上，信頼性向上に寄与する
ものである。
【図１】(a) 〜(d) は実施例を示す工程順断面図（その
１）である。
１）である。
【図２】(e), (f)は実施例を示す工程順断面図（その
２）である。
２）である。
【図３】(a), (b), (c1), (c2)は従来例を示す工程順断
面図である。
面図である。
【符号の説明】 １は半導体基体であってＧａＡｓ基板 ２は半導体基体でありバッファ層であってｉ−ＧａＡｓ 2aは半導体基体でありバッファ層であってｉ−ＡｌＧａ
Ａｓ ３は半導体基体であり動作半導体層であってｎ−ＧａＡ
ｓ ４は半導体基体でありコンタクト層であってｎ+ −Ｇａ
Ａｓ ５は第１の絶縁膜であってＳｉＯ2 膜 5aは開孔 ６は第２の絶縁膜であってＳｉＮ膜 ７は第３の絶縁膜であってＳｉＯ2 膜 7aは開孔 ８はゲート電極でありゲート金属層であってＷＳｉ ９はゲート電極でありゲート金属層であってＴｉ／Ａｕ 10はゲート電極でありオーバーゲート金属層であってＡ
ｕめっき層 11はマスクであってレジストマスク 12はソース電極であってＡｕＧｅ／Ｎｉ／Ａｕ 13はドレイン電極であってＡｕＧｅ／Ｎｉ／Ａｕ
Ａｓ ３は半導体基体であり動作半導体層であってｎ−ＧａＡ
ｓ ４は半導体基体でありコンタクト層であってｎ+ −Ｇａ
Ａｓ ５は第１の絶縁膜であってＳｉＯ2 膜 5aは開孔 ６は第２の絶縁膜であってＳｉＮ膜 ７は第３の絶縁膜であってＳｉＯ2 膜 7aは開孔 ８はゲート電極でありゲート金属層であってＷＳｉ ９はゲート電極でありゲート金属層であってＴｉ／Ａｕ 10はゲート電極でありオーバーゲート金属層であってＡ
ｕめっき層 11はマスクであってレジストマスク 12はソース電極であってＡｕＧｅ／Ｎｉ／Ａｕ 13はドレイン電極であってＡｕＧｅ／Ｎｉ／Ａｕ
Claims (2)
- 【請求項１】 半導体基体の動作半導体層(3) のゲート
電極形成領域に開孔を有する第１の絶縁膜(5) を形成す
る工程と， 次いで，全面に該第１の絶縁膜(5) とエッチング選択性
のある第２の絶縁膜(6) を堆積する工程と， 次いで，全面に第３の絶縁膜(7) を堆積した後該第３の
絶縁膜(7) をエッチバックして，開孔部の該第２の絶縁
膜(6) を露出しかつその周囲に該第３の絶縁膜(7) を残
す工程と， 次いで，該第３の絶縁膜(7) をマスクにして該第２の絶
縁膜(6) をエッチングし，該動作半導体層(3) を露出し
た後該第３の絶縁膜(7) を除去する工程と， 次いで，全面にゲート金属層(8, 9)を堆積する工程と， 次いで，該ゲート金属層(8, 9)上に少なくとも前記開孔
部を覆うオーバーゲート金属層(10)を形成する工程と, 次いで，該オーバーゲート金属層(10)をマスクにして該
ゲート金属層(8, 9)及び該第２の絶縁膜(6) を除去する
工程と， 次いで，湿式エッチングにより該第１の絶縁膜(5) を選
択的にエッチングして除去する工程とを有し， 該動作半導体層(3) に接触する面積より上部の面積が大
きいゲート電極(8, 9,10)を形成することを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記第第１の絶縁膜(5) が酸化シリコン
膜であり，前記第２の絶縁膜(6) が窒化シリコン膜であ
り，前記第３の絶縁膜(7)が酸化シリコン膜であること
を特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23266391A JPH0574817A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23266391A JPH0574817A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574817A true JPH0574817A (ja) | 1993-03-26 |
Family
ID=16942842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23266391A Withdrawn JPH0574817A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574817A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273128A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 電界効果型トランジスタ |
| US5922623A (en) * | 1995-05-09 | 1999-07-13 | Nec Corporation | Hydrogen fluoride vapor phase selective etching method for fabricating semiconductor devices |
-
1991
- 1991-09-12 JP JP23266391A patent/JPH0574817A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273128A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 電界効果型トランジスタ |
| US5922623A (en) * | 1995-05-09 | 1999-07-13 | Nec Corporation | Hydrogen fluoride vapor phase selective etching method for fabricating semiconductor devices |
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