JP3441677B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し，とくにオーミック電極とゲート電極上の低抵
抗配線とを同時にリフトオフにより形成する電界効果ト
ランジスタの製造方法に関する。

【０００２】高周波用途向けの化合物半導体電界効果ト
ランジスタ，例えばＧａＡｓ電界効果トランジスタで
は，ゲート電極をマスクとするイオン注入により不純物
領域を形成するセルフアライン構造が多用されている。
かかるセルフアライン構造のゲート電極材料は，イオン
注入後の活性化熱処理に伴うショットキゲートの劣化を
防ぐため通常高融点金属が使用される。

【０００３】しかし，高融点金属は配線材料として多用
されるＡｕ又はＡｌと比較して比抵抗が高いため，ゲー
ト電極上面に低抵抗材料からなる上層配線を設けた２層
構造のゲート電極，とくに上層配線幅がゲート電極長
（ゲート長方向のゲート電極の幅をいう。）より広いＴ
型ゲート電極が好んで使用されている。

【０００４】このような２層構造のゲート電極を用いた
電界効果トランジスタでは，基板とオーミック接触する
配線，例えばソース電極及びドレイン電極と，ゲート電
極上の上層配線とは共に低抵抗材料からなるため，これ
らの電極及び配線を同一材料で構成して差し支えない。
そこで，オーミック接触する配線と低抵抗の上層配線と
を同時に形成して製造工程を簡略化する半導体装置の製
造方法が探究されている。

【０００５】

【従来の技術】従来，ゲート電極上面に低抵抗材料から
なる上層配線を設けた２層構造のゲート電極を有する電
界効果トランジスタの製造では，上層配線とソース電極
及びドレイン電極とは，それぞれ各別の工程により形成
されていた。以下，従来の電界効果トランジスタの製造
方法について説明する。

【０００６】図１２は第一の従来例工程断面図であり，
電界効果トランジスタ形成領域の断面を表している。第
一の従来例では，先ず，図１２（ａ）を参照して，Ｇａ
Ａｓ基板１の上面に，チャネル領域３を形成後，チャネ
ル領域３上に高融点金属材料であるＷＳｉからなるゲー
ト電極２を形成し，ゲート電極２をマスクとするイオン
注入によりソース領域５及びドレイン領域６を形成す
る。

【０００７】次いで，図１２（ｂ）を参照して，基板１
上全面にゲート電極２を覆う平坦化膜６１を形成する。
次いで，図１２（ｃ）を参照して，平坦化膜６１をバッ
クエッチングにより薄くし，ゲート電極２上面を表出す
る。

【０００８】次いで，図１２（ｄ）を参照して，無電解
メッキ又は選択ＣＶＤ法（化学気相堆積法）によりＡｕ
等の低抵抗膜からなる上層配線９をゲート電極２上面に
形成する。この上層配線９はゲート電極２近傍の平坦化
膜６１上に延在して形成される。従って，ゲート電極２
上面にきのこの笠状の上層配線が設けられた２層構造の
Ｔ型ゲート電極が形成される。

【０００９】次いで，図１２（ｅ）を参照して，平坦化
膜をエッチングにより除去して，ソース領域５及びドレ
イン領域６を表出した後，リフトオフによりソース電極
１０及びドレイン電極１１を形成する。

【００１０】上述したように，従来の電界効果トランジ
スタの製造方法では，ゲート電極２上面に上層配線９を
形成する工程と，ソース電極１０及びドレイン電極１１
を形成する工程とが各別に行われるため，製造工程が複
雑になっていた。さらに，ゲート電極２上面へのメッキ
又は選択ＣＶＤ法により上層配線９を形成する上述の方
法では，上層配線９は，ゲート電極２に接するゲート電
極２のごく近傍の平坦化膜６１上面にしか形成されな
い。このため，化合物集積回路で多用されるＤＣＦＬ回
路に必要な配線，例えば隣接する電界効果トランジスタ
のゲート電極とソース又はドレイン電極とを接続する配
線のように，長くかつ特定の平面形状を必要とする配線
をこの方法で形成することはできない。

【００１１】さらに，上述の第一の従来例で用いられる
メッキ又は選択ＣＶＤ法による上層配線の形成に代え
て，リフトオフにより上層配線を形成することもでき
る。図１４は第一の従来例を説明するための断面図であ
り，リフトオフ工程の際の電界効果トランジスタ形成領
域の断面を表している。リフトオフにより上層配線を形
成するには，図１４を参照して，ゲート電極２上面を表
出する平坦化膜６１を基板１上に形成したのち，ゲート
電極２及び平坦化膜６１を覆うレジスト膜を形成し，こ
のレジスト膜を露光，現像して，上層配線９を画定する
開口６８ａが開設されたレジストパターン６８を形成す
る。その後，低抵抗膜９ａを蒸着又はスパッタにより堆
積したのち，レジストパターン６８及び平坦化膜６１を
除去して，ゲート電極２上面に低抵抗膜９ａからなる上
層配線９を形成する。

【００１２】このリフトオフを用いる方法では，広い幅
の上層配線を形成することができる。しかし，上層配線
の幅がゲート電極長より大きいＴ型ゲート電極を形成す
る場合，レジストパターン６８の開口６８ａ幅がゲート
電極２幅より広くなる。このため，開口６８ａ底面にゲ
ート電極２近傍の平坦化膜６１が表出し，レジストパタ
ーン６８の開口６８ａ開設時に同時に露光，現像されて
しまう。このとき，表出する平坦化膜６１が除去された
のでは，Ｔ型ゲート電極を形成することができない。こ
のため，平坦化膜６１は，レジストパターン６８の開口
６８ａの開設工程では除去されない材料から構成する必
要がある。その結果，リフトオフに使用されるレジスト
パターン６８に，上層配線９を画定する開口６８ａとソ
ース及びドレイン領域を画定する開口（図示されていな
い）を開設しても，下層の平坦化膜にはソース及びドレ
イン領域を表出する開口は開設されない。このため，ソ
ース及びドレイン電極をリフトオフにより形成すること
ができない。従って，上層配線とソース及びドレイン電
極とは各別のリフトオフ工程により形成する必要があっ
た。

【００１３】上述した第一の従来例の製造工程が複雑に
なるという欠点を回避するため，ゲート上面の上層配線
とソース及びドレイン電極とを同時に形成する電界効果
トランジスタの形成方法が公開特許公報，特開昭６２─
２６０３７０号に開示されている。

【００１４】図１３は第二の従来例工程断面図であり，
上層配線とソース及びドレイン電極とを同時に形成する
上記発明の工程を電界効果トランジスタ形成領域の断面
により表している。第二の従来例では，図１３（ａ）を
参照して，半導体基板１表面にゲート電極２を形成し，
その上に絶縁膜７１を形成する。次いで，図１３（ｂ）
を参照して，この絶縁膜７１をエッチバックしてゲート
電極２の側面に絶縁膜７１材料からなる側壁７２を形成
する。

【００１５】次いで，図１３（ｃ）を参照して，基板１
上全面に絶縁膜７３及びレジスト膜を形成し，レジスト
膜を露光，現像してゲート電極２上の開口７４ｃ及びソ
ース及びドレイン領域５，６上の開口７４ｄ，ｅが開設
されたレジストパターン７４を形成し，続いてこれらの
開口７４ｃ〜７４ｅ底面に表出する絶縁膜７３をエッチ
ングして，絶縁膜７３に開口７３ｃ〜７ｅを開設する。

【００１６】次いで，低抵抗膜を蒸着後，レジストパタ
ーン７４を除去するリフトオフにより，図１３（ｄ）を
参照して，ゲート電極２上の上層配線９と，ソース及び
ドレイン電極１０，１１とを同時に形成する。しかし，
この第二の従来例では次の問題がある。

【００１７】図１５は第二の従来例を説明するための断
面図であり，電界効果トランジスタの形成領域の断面を
表している。上述した第二の従来例では，ゲート電極２
の側面に側壁７２を形成する。ゲート電極２材料には，
熱処理時の安定性の観点から高融点金属，例えばＷＳ
ｉ，ＷＳｉＮ又はＴｉＷが用いられる。かかるゲート電
極２材料に対して十分な選択比を有する側壁７２形成用
の絶縁材料は知られておらず，例えばＷＳｉゲート電極
２にＳｉＮの側壁７２を形成すると，図１５（ａ）を参
照して，ゲート電極２の上面がオーバエッチングされて
ゲート電極２が薄くなってしまう。このためゲート電極
２厚が変動して電界効果トランジスタの特性がばらつく
という問題を生ずる。ゲート電極２上面が表出した時点
でエッチングを停止することによりゲート電極２の厚さ
変動を防止する方法は，ゲート電極２上面に絶縁材料が
残留しないようにエッチングの均一性を極めて精密に制
御しなければならず実用性に乏しい。

【００１８】また，第二の従来例では，上層配線は，ゲ
ート電極及び側壁上に形成され，側壁の外側に延在する
ことはできない。このため，上層配線を側壁の幅より広
くすることができず，十分にゲート抵抗を低減すること
ができない。

【００１９】さらに，第二の従来例では，図１５（ｂ）
を参照して，基板１にオーミック接触しゲート電極２上
面に接続する接続配線２７を形成する場合に問題を生ず
る。この接続配線２７は，ゲート電極２の側面に絶縁性
の側壁７２を形成したのち，上述した上層配線９の形成
と同時にリフトオフにより形成される。従って，接続配
線２７はゲート電極２の側面に形成された側壁７２上を
横切り延在する。この側壁７２は誘電体であるためゲー
ト電極２の側面に残置するとゲート電極容量が増加し好
ましくない。このため，図１５（ｃ）を参照して，上層
配線９及び接続配線２７を形成した後，側壁７２を除去
することが望ましい。しかし，側壁７２を除去すると，
接続配線２７の下の側壁７２があった部分が空洞とな
り，接続配線２７の機械的強度が低下するという問題が
生ずる。

【００２０】

【発明が解決しようとする課題】上述したように，ゲー
ト電極の上面を表出する平坦化膜を形成し，その平坦化
膜上に低抵抗の上層配線を形成する従来の半導体装置の
製造方法では，オーミック接触するソース電極及びドレ
イン電極を，上層配線の形成工程と同時に形成すること
ができず，製造工程が複雑になるという問題がある。

【００２１】また，ゲート電極の側面に形成された側壁
上にリフトオフ法により上層配線と同時に，オーミック
接続するソース電極，ドレイン電極，及び接続配線を形
成する方法では，側壁の存在に起因してゲート電極容量
が増加するという問題がある。また，この問題を回避す
るため側壁を除去すると，接続配線の下に空洞が形成さ
れ，接続配線の機械的強度が低下するという問題を生ず
る。

【００２２】さらに，上記いずれの方法でも，上層配線
の幅が制限されるという問題がある。

【００２３】本発明は，一度のリフトオフ工程により，
ゲート電極上面の上層配線の形成と同時にオーミック電
極又は信頼性ある接続配線を形成する方法を提供するこ
とを目的とする。

【００２４】

【課題を解決するための手段】図１は本発明の第一実施
形態例工程断面図，図５及び図６はそれぞれ本発明の第
二実施形態工程断面図（その１）及び（その２）であ
り，電界効果トランジスタの形成領域の断面を表してい
る。また，図１０及び図１１はそれぞれ本発明の第三及
び第四実施形態例工程断面であり，電界効果トランジス
タの形成領域の断面を表している。

【００２５】上記課題を解決する本発明の構成を、本発
明の第二及び第三の構成として説明する。なお、説明を
明瞭にするために、ゲート電極上面に低抵抗膜を有する
半導体装置の製造方法について、これを第一の構成とし
て説明する。 上記第一の構成は，図１を参照して，ゲー
ト電極２上面に低抵抗膜９ａからなる上層配線９を有す
る半導体装置の製造方法において，半導体基板１上に該
ゲート電極２を形成する工程と，次いで，該ゲート電極
２側面に接して該ゲート電極２の外側の該基板１上に延
在し，かつソース領域５及びドレイン領域６上に第一の
開口７ａを有する第一のレジストパターン７を形成する
工程と，次いで，該上層配線９，ソース電極１０及びド
レイン電極１１を画定する第二の開口８ｃ，８ｄ，８ｅ
を有する第二のレジストパターン８を該基板１上に形成
する工程と，次いで，該低抵抗膜９ａを蒸着後，該第一
及び該第二のレジストパターン７，８を除去するリフト
オフにより，該ゲート電極２上面に該上層配線９を形成
すると同時に，該低抵抗膜９ａからなる該ソース電極１
０及び該ドレイン電極１１を形成する工程とを有するこ
とを特徴として構成する。

【００２６】本発明の第二の構成は，図５及び図６を参
照して，チャネル領域３上に配置されるゲート部２５と
上面に配線が接続される接続部２６とを備えたゲート電
極２を有する電界効果トランジスタと，該ゲート部２５
上面に設けられた低抵抗膜９ａからなる上層配線９と，
該電界効果トランジスタが形成された半導体基板１上面
へ一端がオーミック接触し，他端が該接続部２６上面に
接続する接続配線２７とを有する半導体装置の製造方法
において，該基板１上に該ゲート電極２を形成する工程
と，次いで，該ゲート電極２側面に接して該ゲート電極
２の外側の該基板１上に延在し，かつ該接続配線２７の
形成領域のうち該ゲート電極２の外側に延在する領域を
表出する第一の開口７ａを有する第一のレジストパター
ン７を形成する工程と，次いで，該上層配線９及び該接
続配線２７を画定する第二の開口８ｃ，８ｆを有する第
二のレジストパターン８を該基板１上に形成する工程
と，次いで，該低抵抗膜９ａを蒸着後，該第一及び該第
二のレジストパターン７，８を除去するリフトオフによ
り，該上層配線９を形成すると同時に該低抵抗膜９ａか
らなる該接続配線２７を形成する工程とを有することを
特徴として構成する。

【００２７】本発明の第三の構成は，図１０及び図１１
を参照して，第一〜第三の構成のいずれかの半導体装置
の製造方法において，該ゲート電極２の形成後，該第一
のレジストパターン７の形成前に，該ゲート電極２及び
該基板１上面を覆う保護被膜３０を形成する工程と，該
第一のレジストパターン７又は該第二のレジストパター
ン８の形成時に，該保護被膜３０の表出する部分を除去
する工程とを含むことを特徴として構成する。

【００２８】上述した第一の構成では，図１（ｃ）を参
照して，まず，ゲート電極２の周囲を埋め込む形で，ゲ
ート電極２に接して基板１上に延在する第一のレジスト
パターン７を形成する。この第一のレジストパターン７
は，ソース及びドレイン領域５，６上に第一の開口７ａ
を有する。次いで，図１（ｄ）を参照して，ゲート電極
２及び第一のレジストパターン７上に，第二のレジスト
パターン８を形成する。この第二のレジストパターン８
は，ゲート電極２上面に形成される上層配線９を画定す
る開口８ｃと，ソース電極１０及びドレイン電極１１を
それぞれ画定する開口８ｄ，８ｅとからなる第二の開口
８ｃ〜８ｅを有する。次いで，第二のレジストパターン
８をマスクとするリフトオフにより，上層配線９，ソー
ス電極１０及びドレイン電極１１が同時に形成される。

【００２９】この第一及び第二のレジストパターン７，
８が積層されたレジスト構造では，上層配線９を画定す
る開口８ｃの底面に，ゲート電極２上面又は第一のレジ
ストパターン７上面が表出する。従って，上層配線９の
幅がゲート電極２長（ゲート長方向の電極の幅）を超え
る場合でも，上層配線９は必ずゲート電極２上面及び第
一のレジストパターン７上面に形成される。このため，
上層配線９の幅が制限されることはなく，幅広の上層配
線９を形成することができるので，ゲート抵抗を低減す
ることができる。

【００３０】他方，ソース電極１０及びドレイン電極１
１を画定する開口８ｄ，８ｅは第一のレジストの第一の
開口７ａ内に位置する。このため，開口８ｄ，８ｅの底
面には第一の開口７ａを貫いてソース領域５及びドレイ
ン領域６の表面が表出する。従って，ソース電極１０及
びドレイン電極１１をリフトオフにより上層配線９と同
時に形成することが可能となる。

【００３１】本第一の構成では，リフトオフのために第
二のレジストパターン８を除去した後に又は同時に，さ
らに第一のレジストパターン７を除去する。従って，ゲ
ート電極２の側面に誘電体が付着しないので，寄生容量
が小さい。

【００３２】上述した第一のレジストパターン７は，基
板１上面及びゲート電極２を覆う第一のレジスト膜７ｂ
を露光，現像して第一の開口７ａを開設し，その後，第
一のレジスト膜７ｂを，ゲート電極２上面の第一のレジ
スト膜７ｂが除去されるまで平坦に除去して（即ち，基
板１表面と平行に除去して）形成することができる。第
一のレジスト膜７ｂを平坦に除去するには，例えば第一
のレジスト膜７ｂを上面が平坦になるように形成し，こ
のレジスト膜７ｂを全面エッチング（エッチバック）す
ることによりなすことができる。また，第一のレジスト
膜７ｂを形成後，化学機械的研磨（ＣＭＰ）によること
もできる。なおこの工程で，第一の開口７ａの開設工程
と第一のレジスト膜７ｂを平坦に除去する工程とは前後
逆にしてよい。

【００３３】また，上述した第二のレジストパターン８
は，ゲート電極２及び第一のレジストパターン７上に形
成されたレジスト膜を露光，現像して第二の開口８ｃ，
８ｄ，８ｅを開設することで形成できる。この第二の開
口８ｃ，８ｄ，８ｅの開設の際に，第一のレジストパタ
ーン７がエッチングされてはならない。この条件は，第
一のレジストパターン７の材料として，第二のレジスト
パターン８形成時の露光及び現像によりエッチングされ
ない物質を選定することで実現される。例えば，第一の
レジストパターン７をネガ型レジストとし，第二のレジ
ストパターン８をポジ型レジストとすることで実現され
る。あるいは第一のレジストパターン７に第一の開口７
ａを開設した後，第二のレジストパターン８の露光及び
現像によりエッチングされないように第一のレジストパ
ターン７又はその表面を改質処理することでも実現され
る。かかる改質処理は，周知の方法，例えはレジストの
熱処理又はプラズマ処理によりなすことができる。

【００３４】本発明の第二の構成は，上述した第一の構
成のソース及びドレイン電極に代えて，一端が基板上面
にオーミック接触し他端がゲート電極上面に電気的に接
続する接続配線を形成するものである。なお，必要に応
じてソース又はドレイン電極を上層配線及び接続配線と
同時に第一の構成の方法により形成することもできる。

【００３５】本発明の第二の構成では，図６（ｈ）を参
照して，接続配線２７が基板１上に延在する領域を表出
する第一の開口７ａを有する第一のレジストパターン７
を形成し，さらに第一のレジストパターン７及びゲート
電極２を覆い接続配線２７及び上層配線９を画定する第
二の開口８ｆ，８ｃが開設された第二のレジストパター
ン８を形成する。即ち，接続配線２７を画定する開口８
ｆの底面には，ゲート電極２の接続部２６の上面と基板
１表面とが表出する。なお，上層配線９を画定する開口
８ｃの底面には，第一の構成と同じくゲート電極２のゲ
ート部２５上面又は第一のレジストパターン７上面が表
出する。この第二のレジストパターン８を用いたリフト
オフにより，接続配線２７と上層配線９とが同時に形成
される。従って，製造工程が簡素化される。この方法で
形成された接続配線２７は，接続部２６の上面と電気的
に接続され，基板１上面に延在してその先端で基板１と
オーミック接合を形成する。この接続配線２７のオーミ
ック接合部分が，ソース又はドレイン電極１０，１１を
構成してもよい。なお，本第二の構成の第一及び第二の
レジストパターン７，８の材料，形状及び製造工程は，
ソース及びドレイン電極１０，１１上の開口８ｄ，８ｅ
に代えて接続配線２７上に開口８ｆを設けることを除い
て，上述した第一の構成と同様である。

【００３６】この第二の構成では，接続配線はリフトオ
フにより形成されるから，任意の位置に任意の平面形状
の接続配線を形成することができる。また，ゲート電極
の側面に側壁を形成する必要がないから，接続配線の下
面に空洞が形成されることもない。従って，機械的強度
が強い接続配線を形成できる。なお，本第二の構成にお
いて，ゲート電極の周辺部のうち接続配線と重なる部分
を，内側より周辺で薄くなるテーパ断面形状とすること
が，ゲート電極周辺の段差により生ずる接続配線の破断
を回避するために好ましい。

【００３７】本発明の第三の構成では，図１０及び図１
１を参照して，基板１表面及びゲート電極２を覆う保護
被膜３０を形成後，この保護被膜３０上に第一のレジス
トパターン７を形成する。この保護被膜３０は，例えば
熱処理時にキャップ膜として用いられるもの，あるいは
第一のレジストパターン７の除去時に基板１表面への欠
陥導入を防止するための表面保護膜として用いられるも
のがある。

【００３８】さらに本第三の構成では，保護被膜３０の
第一又は第二のレジストパターン７，８形成時に表出す
る部分を除去する。即ち，第一のレジストパターン７形
成時に，保護被膜３０はゲート電極２上面及び第一の開
口７ａ底面に表出する。また，第二のレジストパターン
８形成時に，保護被膜３０は第二の開口８ｃ，８ｅ，８
ｆの底面に表出する。

【００３９】ゲート電極２上面に表出する保護被膜３０
は，例えば第一のレジストパターン７形成の際のエッチ
ング又はＣＭＰにより除去することができる。第一の開
口７ａ底面又は接続配線２７を画定する第二の開口８ｆ
底面に表出する保護被膜３０は，例えば第一又は第二の
開口７ａ，８ｃ，８ｅ，８ｆ形成の際の現像により又は
第一又は第二のレジストパターン７，８をマスクとする
エッチングにより除去することができる。なお，保護被
膜３０を第二の開口８ｃ，８ｅ，８ｆ形成の際に除去さ
れる物質から構成することにより，ゲート電極２上面に
表出する保護被膜３０を第二の開口８ｃ形成の際に同時
に除去することができる。

【００４０】本第三の構成では，第二の開口８ｃ，８
ｅ，８ｆ底面の保護被膜３０は除去されているので，上
層配線９とソース及びドレイン電極１０，１１とを，又
は上層配線９と接続配線２７とを同時にリフトオフで形
成することができる。従って，本第三の構成により，か
かる保護被膜３０を必要とするプロセスにも本発明の第
一及び第二の構成の適用が可能となる。

【００４１】なお，上述の保護被膜３０の表出部分の除
去工程は，リフトオフ工程前であればいつ行ってもよ
い。また，第一のレジストパターン７から表出する部分
の除去，又は第二のレジストパターン８から表出する部
分の除去の何れかを行えば足りる。もちろん，両方の除
去工程を順次行っても差し支えない。さらには，ゲート
電極２上面の保護被膜３０の除去と他の領域の保護被膜
３０の除去とを異なる時期に行うこともできる。

【００４２】

【発明の実施の形態】本発明の第一実施形態例は，化合
物半導体基板上に形成された電界効果トランジスタを備
える半導体装置の製造方法に関する。

【００４３】第一実施形態例では，図１（ａ）を参照し
て，先ず半絶縁性ＧａＡｓ基板１表面にチャネル領域３
となるｎ型層をイオン注入により形成した。次いで，高
融点金属又はその合金，例えばＷＳｉからなるゲート長
０．４μｍ，厚さ０．４μｍのゲート電極２を形成し
た。次いで，ゲート電極２をマスクとするイオン注入に
よりｎ’領域４を，さらにレジストマスク（図示せず）
を用いたイオン注入によりｎ⁺ 領域を形成しソース及び
ドレイン領域５，６とした。

【００４４】次いで，図１（ｂ）を参照して，基板１上
全面にゲート電極２を覆い，厚さ０．９μｍの上面が平
坦なポジ型の第一のレジスト膜７ｂをスピン塗布により
形成した。次いで，露光，現像してソース及びドレイン
領域５，６上に第一の開口７ａを形成した。次いで，１
５０℃の温度で５分間の熱処理をして第一のレジスト膜
７ｂの感光性を喪失させた。次いで，図１（ｃ）を参照
して，酸素ガスを用いたドライエッチングにより，第一
のレジスト膜７ｂをゲート電極２上面が表出するまでエ
ッチングして，第一のレジスト膜７ｂをゲート電極２の
厚さより０．１μｍ薄い厚さ０．３μｍの第一のレジス
トパターン７へと変換した。

【００４５】次いで，図１（ｄ）を参照して，基板１上
全面にポジ型高感度の下層レジスト８ａとポジ型低感度
の上層レジスト８ｂとを積層した第二のレジスト膜をス
ピン塗布により形成した。次いで，第二のレジスト膜
を，露光，現像して，上層配線９，ソース電極１０及び
ドレイン電極１１をそれぞれ画定する第二の開口８ｃ，
８ｄ，８ｅを開設した。このとき，上下層レジスト８
ａ，８ｂの感度差に起因して，第二の開口８ｃ，８ｄ，
８ｅは開口上部が狭い壺型の断面形状に形成されリフト
オフに適したものとなる。

【００４６】次いで，図１（ｅ）を参照して，真空蒸着
によりＡｕ／Ｇｅ，Ｎｉ及びＡｕ層が順次積層された厚
さ０．４μｍの低抵抗膜９ａを堆積した。次いで，通常
市販されている剥離液を用いて第二及び第一のレジスト
パターン８，７を同時に除去する。このリフトオフ工程
により，図１（ｆ）を参照して，ゲート電極２上面に茸
の笠状に載設された低抵抗膜９ａからなる幅（ゲート長
方向の幅をいう。）１μｍの上層配線９と，ソース及び
ドレイン領域５，６の表面にそれぞれオーミック接触す
るソース電極１０及びドレイン電極１１が同時に形成さ
れる。

【００４７】本第一の実施形態例により製造された電界
効果トランジスタの性能は，遮断周波数４５ＧＨｚ，最
大発振周波数６５ＧＨｚであった，これを上層配線を欠
く同一ゲート長の電界効果トランジスタの遮断周波数４
５ＧＨｚ，最大発振周波数２０ＧＨｚと比較すると性能
の向上が著しい。

【００４８】上記の第一の実施形態例において，第一の
レジストパターン７をネガ型とし，第二のレジストパタ
ーン８をポジ型とすることができる。また，第一のレジ
ストパターン７として，第二のレジストパターン８の現
像処理により現像されないレジストを選定することもで
きる。これらの場合，第一のレジストパターン７の感光
性を喪失させる熱処理は不要であり，製造工程をさらに
簡素化することができる。

【００４９】本発明の第二の実施形態例は，接続配線を
有する半導体装置の製造に関する。図２は本発明の第二
実施形態例平面図であり，半導体装置の電界効果トラン
ジスタ及び接続配線の配置を表している。図３は本発明
の第二実施形態例ＡＢ断面図，図４は本発明の第二実施
形態例ＣＤ断面図であり，それぞれ図２中の線ＡＢ及び
線ＣＤに添う断面を表している。また，図７，８及び９
は本発明の第二実施形態例工程平面図（その１）〜（そ
の３）であり，図２に対応する領域に製造過程で形成さ
れる各種薄膜の平面形状を表している。

【００５０】第二の実施形態例により製造される半導体
装置は，図２を参照して，第一及び第二のトランジスタ
２８，２９を含み，第一のトランジスタ２８のゲート電
極２と第二のトランジスタ２９のソース領域５とを接続
する接続配線２７が配設される。第一のトランジスタ２
８は，図３を参照して，既述の第一実施形態例の電界効
果トランジスタと同様の上層配線９及びソース及びドレ
イン電極１０，１１を有し，これら上層配線９及びソー
ス及びドレイン電極１０，１１は第一実施形態例形態例
と同様の方法により製造される。第二のトランジスタ
は，図４を参照して，第一のトランジスタ２８と同様の
上層配線９及びドレイン電極１１を有し，ソース電極が
接続配線２７を構成する。接続配線２７は，図２及び図
４を参照して，一端が第一のトランジスタ２８のゲート
電極２の接続部２６（ゲート電極のうち接続配線が上面
に接続される部分をいう。）上面に延在して接続部２６
と電気的に接続する。接続配線２７の他端は，基板１上
に配置され，その一部が第二のトランジスタ２９のソー
ス電極を構成して基板１とオーミック接触する。

【００５１】第二の実施形態例では，先ず図５（ａ）を
参照して，半絶縁性ＧａＡｓ基板１表面にチャネル領域
となるｎ型不純物領域２１を形成後，ゲート電極材料層
２２として厚さ０．４μｍのＷＳｉ層を形成した。次い
で，レジスト膜を塗布し，露光，現像して，底面にゲー
ト電極材料層２２を表出する開口２３ａを有するレジス
トマスク２３を形成した。次いで，図５（ｂ）を参照し
て，１４０℃，５分間の熱処理により，開口２３ａ端面
を円弧断面形状に変形した。次いで，レジストマスク２
３を用いてゲート電極材料層２２をドライエッチング
し，図５（ｃ）を参照して，ゲート電極材料層２２に開
口２２ａを開設した。ドライエッチングガスとしてＳＦ
₆ ，ＣＨＦ₃ 及びＮ₂ をそれぞれ４：１０：３の体積比
で混合したガスを用い，レジストマスク２３とゲート電
極材料層２２のエッチング速度がほほ同じになる条件で
エッチングした。従って，ゲート電極材料層２２の開口
２２ａは，レジストマスク２３の開口２３ａの断面形状
を引継ぎ，円弧状の端面断面形状に加工される。

【００５２】次いで，レジストマスク２３をアッシング
により除去した後，図５（ｄ）を参照して，ゲート電極
２を画定するレジストマスク２４を形成し，このレジス
トマスク２４を用いて再びゲート電極材料層２２をエッ
チングしてゲート電極２を形成する。

【００５３】以上の工程により，図５（ｅ）を参照し
て，接続配線と重なる接続部２６周辺の端面が円弧状断
面をなし，その他の周辺部の端面は垂直壁面をなすゲー
ト電極２が形成される。このように，ゲート電極材料層
２２の開口２２ａ端面（後の工程で接続部２６の周辺の
一部を構成する端面）を上述の円弧状断面形に加工する
ことで，接続部２６の端面上を横切り配設される接続配
線２７の破断を防止することができる。なお，開口２２
ａの断面形状は端面へ向かい緩やかに薄くなる形状であ
れば足り，例えば楔状に形成してもよい。もちろん，接
続配線２７が接続部２６の垂直壁面上を横切っても接続
配線２７の破断を生じない場合は，上述した接続部２６
の周辺端面を断面円弧状に加工する工程は省略すること
ができる。

【００５４】上記工程において，ゲート電極材料層２２
は，開口２２ａ形成時とゲート電極２形成時の２度のエ
ッチング工程が施される。このため，初めのエッチング
工程で形成される開口２２ａの底面に表出する基板１表
面は，２度のエッチング工程に晒され大きな表面欠陥が
導入されやすい。かかる表面欠陥の影響を小さくするに
は，開口２２ａ面積を小さく設計することが望ましい。
図７（ａ）はレジストマスク２３の開口２３ａ形状を表
している。なお，図７（ａ）中の斜線部分は，開口２３
ａ底面に表出するゲート電極材料層２２を表している。
開口２３ａは，図２及び図７（ａ）を参照して，接続配
線２７が基板１上面に延在する領域のみを表出する。か
かる開口２３ａ形状を生成するためのＣＡＤ（computor
aided design)の露光データは，接続配線２７パターン
からゲート電極２パターンを除くパターンとして容易に
作成することができる。

【００５５】開口２３ａをかかる形状とすると，開口２
２ａ開設のエッチング時に，接続配線２７が形成されて
いない基板１表面の領域はレジストマスク２３により被
覆されるためエッチングされない。従って，接続配線２
７が形成されない基板１表面は，ゲート電極２形成時の
１度のエッチングに晒されるだけである。このため，半
導体装置の特性及び信頼性の劣化が少ない。なお，接続
配線２７が形成される基板１上面は，ＧａＡｓ基板１と
接続配線２７のＡｕ／Ｇｅ層とが合金反応を起こすの
で，この領域の表面欠陥が半導体装置の特性に悪影響を
及ぼすことは少ない。

【００５６】また，開口２３ａを，さらに接合部２６に
接して沿うスリット状の領域に制限してもよい。かかる
スリット状の開口２３ａとすることで，表面欠陥が導入
される領域を最小にすることができる。もちろん，表面
欠陥の悪影響が問題にならない半導体装置では，開口２
２ａはゲート電極の形成に必要な領域を残して，他の領
域を表出するものであってもよい。

【００５７】図７（ｂ）は開口２２ａが開設されたゲー
ト絶縁材料層２２上に形成された既述のレジストマスク
２４の配置を表している。図中の斜線部分は，レジスト
マスク２４の外側に表出するゲート絶縁材料層２２を表
している。ゲート電極２を画定するレジストマスク２４
は，図７（ｂ）及び図５（ｄ）を参照して，開口２２ａ
と一部重畳させることで，ゲート電極２形成後も接続部
２６の円形断面形状を保持することできる。なお，ＣＡ
Ｄのデータ生成を容易にするため，開口２２ａ端面とレ
ジストマスク２４端面とを一致させることもできる。こ
の場合，接続部の円形断面形状の先端がエッチングされ
ることがあっても，この先端は薄いので接続配線の破断
を生ずる程の段差は形成されない。

【００５８】次いで，図５（ｆ）を参照して，ｎ’領域
４及びソース・ドレイン領域５，６をイオン注入により
形成する。なお，図８（ｃ）は，ゲート電極２形成後，
第一及び第二のトランジスタ形成領域にイオン注入して
形成されたソース・ドレイン領域５，６表している。

【００５９】次いで，図６（ｇ）を参照して，基板１上
全面にゲート電極２を覆う上面が平坦なポジ型の第一の
レジスト膜７ｂを塗布する。次いで，第一のレジスト膜
７ｂを露光，現像して，接続配線２７形成領域及びソー
ス・ドレイン電極１０，１１形成領域を表出する第一の
開口７ａを開設する。図８（ｄ）は第一の開口７ａが開
設された第一のレジスト膜７ｂを表している。図中，斜
線部は第一の開口７ａ内に表出するゲート電極２の接続
部２６を表している。これら第一の開口７ａは接続配線
２７及びソース・ドレイン電極１０，１１より大きく開
口することが，リフトオフを容易にするために好まし
い。かかる開口７ａは，接続配線２７及びソース・ドレ
イン電極１０，１１のＣＡＤデータより大きな開口パタ
ーンを露光する，あるいはＣＡＤデータと同一形状の開
口パターンを過剰に露光することで形成することができ
る。

【００６０】次いで，図６（ｈ）を参照して，酸素ガス
を用いたドライエッチングによりゲート電極２上面を表
出するまで第一のレジスト膜７ｂを薄くして第一のレジ
ストパターン７となす。図９（ｅ）は第一のレジストパ
ターンを表しており，ゲート電極２上面及び第一の開口
７ａ底面の基板１表面が表出している。次いで，熱処理
して第一のレジストパターン７の感光性を喪失させる。

【００６１】次いで，図６（ｉ）を参照して，高感度ポ
ジ型の下層レジスト８ａと低感度ポジ型の上層レジスト
８ｂとからなるレジスト層を基板１上全面に塗布する。
次いで，このレジスト層を露光，現像して，上層配線
９，接続配線２７及びソース・ドレイン電極１０，１１
を画定する第二の開口８ｃ，８ｆ，８ｅを開設し，第二
のレジストパターン８とする。図９（ｆ）は第二のレジ
ストパターン８の平面形状を表している。上層配線９を
画定する第二の開口８ｃの底面にはゲート部２５及びゲ
ート部２５周囲近傍の第一のレジストパターンが表出
し，接続配線２７を画定する第二の開口８ｆの底面には
接続部２６の一部及び基板１表面が表出する。なお，ソ
ース・ドレイン電極１０，１１を画定する第二の開口８
ｅの底面には第一のレジストパターン７の第一の開口７
ａ内の基板１表面が表出する。

【００６２】次いで，図６（ｉ）を参照して，真空蒸着
によりＡｕ／Ｇｅ，Ｎｉ及びＡｕ層が順次積層された低
抵抗膜９ａを堆積し，第二及び第一のレジストパターン
８，７を除去する。この結果，ゲート部２５上面に低抵
抗膜９ａからなる上層配線９と，低抵抗膜９ａからなる
第一のトランジスタ２８のソース・ドレイン電極１０，
１１と，第二のトランジスタ２９のドレイン電極１１
と，及び接続配線２７とが同時に形成される。

【００６３】本発明の第三実施形態例は，活性化熱処理
時にキャップ層として用いられる保護被膜を設けた半導
体装置の製造に関する。本実施形態例に係る半導体装置
は，図２，３及び４に示す第二実施形態例と同様であ
る。

【００６４】本第三実施形態例では，図１０（ａ）を参
照して，ＧａＡｓ基板１上面にＷＳｉからなるゲート電
極２を形成する。チャネル層３，ｎ’型領域４，ソース
・ドレイン領域５，６，及びゲート電極２の形成工程
は，第二実施形態例と同様である。次いで，ゲート電極
２を被覆して基板１上全面に延在する厚さ２０nmのＡｌ
Ｎからなる保護被膜３０を形成した。次いで，活性化熱
処理を行った。この熱処理では，基板１表面がＡｌＮ保
護被膜３０で被覆されるため，基板１中のＡｓの外部拡
散がなく，Ａｓが抜けた空格子点に起因する素子特性の
劣化を防止することができる。また，ＡｌＮ保護被膜３
０は，ＧａＡｓ基板１の熱膨張率に近いので熱応力によ
る欠陥の導入を回避することができる。

【００６５】次いで，図１０（ｂ）を参照して，保護被
膜３０上全面にポジ形の第一のレジスト膜７ｂを塗布，
露光，現像して，接続配線２７形成領域及びドレイン領
域６を表出する第一の開口７ａを開設する。この現像に
は，ＴＭＡＨ（テトラメチルアンモニウムハライド）を
含む現像液を使用した。ＡｌＮ保護被膜３０はこの現像
液に溶解するので，第一の開口７ａの底面に表出する保
護被膜３０は溶解し，除去される。

【００６６】次いで，１４０℃，５分間の熱処理により
第一のレジスト膜７ｂを非感光性に変換する。次いで，
図１０（ｃ）を参照して，酸素ガスを用いたドライエッ
チングにより，第一のレジスト膜７ｂを，ゲート電極２
上面の保護膜３０が表出するまでエッチングする。この
とき，ＷＳｉゲート電極２のゲート部２５上面は保護被
膜３０で被覆されているため，ゲート部２５上面が酸化
されない。このため，ゲート部２５上面の酸化による上
層配線２７とゲート部２５間の接触抵抗の増加を回避す
ることができる。

【００６７】次いで，図１０（ｄ）を参照して，基板上
全面に第二のレジスト膜を塗布し，これを露光，現像し
て第二の開口８ｃ，８ｅ，８ｆを有する第二のレジスト
パターン８を形成した。現像にはＴＭＡＨを用いた。こ
の第二のレジストパターン８の層構造及び第二の開口８
ｃ，８ｅ，８ｆは，図６（ｉ）及び図９（ｆ）を参照し
て，第二実施形態例の第二のレジストパターン８の２層
構造及び第二の開口８ｃ，８ｅ，８ｆと同様である。こ
の第二の開口８ｃ，８ｅ，８ｆの形成の際，ゲート部２
５上面に開設される第二の開口８ｃの底面に表出する保
護被膜３０は，現像液に溶解して除去される。従って，
ＡｌＮ保護被膜３０を用いることで，保護被膜３０を除
去する工程を別個に設ける必要がなくなり，工程の複雑
化を回避することができる。なお，かかる利益は，保護
膜を第二のレジスト膜の現像液に溶解するものであれば
得ることができる。

【００６８】次いで，図１０（ｅ）を参照して，第二実
施形態例と同様のリフトオフにより上層配線９，接続配
線２７，ドレイン電極１１，及び図示されていない第一
のトランジスタ２８のソース電極１０を同時に形成し
た。本実施形態例によると，活性化熱処理による特性劣
化が少ない電解効果トランジスタを，工程の複雑化を避
けて製造することができる。

【００６９】本発明の第四実施形態例は，リフトオフの
際のレジストパターンの剥離工程で発生する基板の表面
欠陥を防止するため半導体基板の表面保護に用いられる
保護被膜を設けた半導体装置の製造に関する。なお，本
実施形態例に係る半導体装置は，図２，３及び４に示す
第二実施形態例と同様である。

【００７０】第四実施形態例では，図１１（ａ）を参照
して，第三実施形態例と同様にチャネル領域４，ｎ’領
域，ソース・ドレイン領域５，６，及びＷＳｉからなる
ゲート電極２が形成されたＧａＡｓ基板１上に，保護被
膜３０を形成する。保護被膜３０は，厚さ１００nmのＳ
ｉＮをプラズマＣＶＤにより堆積して形成した。

【００７１】次いで，活性化熱処理を行った。このと
き，ＳｉＮの保護被膜３０は，第三実施形態例のＡｌＮ
保護被膜と同様に，キャップ層として作用する。

【００７２】次いで，図１１（ｂ）を参照して，第一の
レジスト膜７ｂを塗布し，これを露光，現像してドレイ
ン電極１１及び接続配線２７の形成領域を表出する第一
の開口７ａを形成する。ＳｉＮ保護被膜３０は現像液に
溶解しないので，第一の開口７ａ底面に表出する。次い
で，１４０℃，５分間の熱処理を行い第一のレジスト膜
７ｂを非感光性にする。

【００７３】次いで，図１１（ｃ）を参照して，ＣＨＦ
₃ とＯ₂ とを１５：１のモル比で混合したガスを用いた
ドライエッチングにより，第一のレジスト層７ｂをゲー
ト電極２上面が表出するまで平坦にエッチングして，第
一のレジストパターン７を形成する。このエッチングに
より第一の開口７ａ底面に表出するＳｉＮ保護被膜３０
は除去され，第一の開口７ａ底面に基板１表面が表出す
る。同時に，ゲート電極２上面に位置する保護被膜７ａ
も除去され，ゲート電極２上面が表出する。このエッチ
ングでは，表出したゲート電極２上面がエッチングされ
てゲート電極２上面に形成された酸化物が除去されるた
め，上層配線９及び接続配線２７とゲート電極２との接
触不良を回避することができる。なお，この第一のレジ
スト層７ｂのエッチングにおいて，エッチングによる基
板１表面への欠陥の導入を抑制するために，初期のエッ
チングを他のエッチングガスを用いて又はＣＭＰにより
行い，最後に保護被膜３０を除去するエッチングを行う
こともできる。

【００７４】次いで，図１１（ｄ）を参照して，上層配
線９，接続配線２７及びドレイン電極１１を画定する第
二の開口８ｃ，８ｅ，８ｆを有する第二のレジストパタ
ーン８を形成した。この第二のレジストパターン８は第
二の実施形態例の第二のレジストパターン８と同様の形
状をなし，同様の方法で形成された。

【００７５】次いで，低抵抗膜９ａを蒸着した後，市販
されている剥離液を用いて第二及び第一のレジストパタ
ーン８，７を除去し，図１１（ｅ）を参照して，上層配
線９，接続配線２７及びドレイン電極１１を形成する。
本実施形態例では，ゲート電極２の側面，及び，ゲート
電極２と接続配線２７及びドレイン電極１１との間の基
板１表面は保護被膜３０により被覆されているため，レ
ジスト剥離時にゲート電極２近傍の基板１表面には表面
欠陥が導入されない。従って，半導体装置の特性，例え
ばｇｍの劣化が抑制される。なお，保護被膜３０は薄い
ので保護被膜３０の残存に起因するゲート寄生容量の増
加は問題にならない程小さい。

【００７６】

【発明の効果】上述したように本発明によれば，一回の
リフトオフにより幅の広い上層配線をソース及びドレイ
ン電極と同時に形成することができるので，ゲート抵抗
の小さな電界効果トランジスタを簡単な工程で製造する
ことができる。

【００７７】また，上層配線と接続配線とを同時に形成
することができ，半導体装置の製造工程を簡素化するこ
とができる。

【図面の簡単な説明】

【図１】 本発明の第一実施形態例工程断面図

【図２】 本発明の第二実施形態例平面図

【図３】 本発明の第二実施形態例ＡＢ断面図

【図４】 本発明の第二実施形態例ＣＤ断面図

【図５】 本発明の第二実施形態例工程断面図（その
１）

【図６】 本発明の第二実施形態例工程断面図（その
２）

【図７】 本発明の第二実施形態例工程平面図（その
１）

【図８】 本発明の第二実施形態例工程平面図（その
２）

【図９】 本発明の第二実施形態例工程平面図（その
３）

【図１０】 本発明の第三実施形態例工程断面図

【図１１】 本発明の第四実施形態例工程断面図

【図１２】 第一の従来例工程断面図

【図１３】 第二の従来例工程断面図

【図１４】 第一の従来例を説明するための断面図

【図１５】 第二の従来例を説明するための断面図

【符号の説明】

１ 基板 ２ ゲート電極 ３ チャネル領域 ４ ｎ’領域 ５ ソース領域 ６ ドレイン領域 ７ 第一のレジストパターン ７ａ 第一の開口 ７ｂ 第一のレジスト膜 ８ 第二のレジストパターン ８ａ 下層レジスト ８ｂ 上層レジスト ８ｃ，８ｄ，８ｅ 第二の開口 ９ 上層配線 ９ａ 低抵抗膜 １０ ソース電極 １１ ドレイン電極 ２１ ｎ形不純物領域 ２２ ゲート電極材料層 ２３，２４ レジストマスク ２３ａ 開口 ２５ ゲート部 ２６ 接続部 ２７ 接続配線 ２８ 第一のトランジスタ ２９ 第二のトランジスタ ２８ａ 第一のトランジスタ形成領域 ２９ａ 第二のトランジスタ形成領域 ３０ 保護被膜 ６１ 平坦化膜 ６８，７４ レジストパターン ６８ａ 開口 ７１，７３ 絶縁膜 ７２ 側壁 ７１，７３ 絶縁膜 ７３ｃ〜７３ｅ，７４ｃ〜７４ｅ 開口 ７５ 空洞

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/812

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 チャネル領域上に配置されるゲート部と
   上面に配線が接続される接続部とを備えたゲート電極を
   有する電界効果トランジスタと，該ゲート部上面に設け
   られた低抵抗膜からなる上層配線と，該電界効果トラン
   ジスタが形成された半導体基板上面へ一端がオーミック
   接触し，他端が該接続部上面に接続する接続配線とを有
   する半導体装置の製造方法において， 該基板上に該ゲート電極を形成する工程と， 次いで，該ゲート電極側面に接して該ゲート電極の外側
   の該基板上に延在し，かつ該接続配線の形成領域のうち
   該ゲート電極の外側に延在する領域を表出する第一の開
   口を有する第一のレジストパターンを形成する工程と， 次いで，該上層配線及び該接続配線を画定する第二の開
   口を有する第二のレジストパターンを該基板上に形成す
   る工程と， 次いで，該低抵抗膜を蒸着後，該第一及び該第二のレジ
   ストパターンを除去するリフトオフにより，該上層配線
   を形成すると同時に該低抵抗膜からなる該接続配線を形
   成する工程とを有することを特徴とする 半導体装置の製
   造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて， 該第一のレジストパターンの形成工程は， 該基板上面及び該ゲート電極を覆う第一のレジスト膜を
   形成する工程と， 該第一のレジスト膜を露光，現像し，該第一のレジスト
   膜に該第一の開口を開設する工程と， 該第一のレジスト膜を上面から平坦に除去して，該ゲー
   ト電極上の該第一のレジスト膜を除去する工程とを含む
   ことを特徴とする 半導体装置の製造方法。
3. 【請求項３】 請求項１又は２記載の半導体装置の製造
   方法において， 該ゲート電極の形成後，該第一のレジストパターンの形
   成前に，該ゲート電極及び該基板上面を覆う保護被膜を
   形成する工程と， 該第一のレジストパターン又は該第二のレジストパター
   ンの形成時に，該保護被膜の表出する部分を除去する工
   程とを含むことを特徴とする 半導体装置の製造方法。