JP3075245B2 - 化合物半導体の製造方法 - Google Patents
化合物半導体の製造方法Info
- Publication number
- JP3075245B2 JP3075245B2 JP09363756A JP36375697A JP3075245B2 JP 3075245 B2 JP3075245 B2 JP 3075245B2 JP 09363756 A JP09363756 A JP 09363756A JP 36375697 A JP36375697 A JP 36375697A JP 3075245 B2 JP3075245 B2 JP 3075245B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- opening
- gate electrode
- compound semiconductor
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体装置およ
びその製造方法に関し、特にゲート電極の製造方法に関
する。
びその製造方法に関し、特にゲート電極の製造方法に関
する。
【０００２】
【従来の技術】マイクロ波およびミリ波帯での増幅素子
としてよく用いられている化合物半導体装置は、その高
周波特性を向上させるために、ゲート長（以下、Ｌｇと
略す）を短縮しかつゲート電極の面積を大きくしたＴ字
型のゲート電極が用いられている。
としてよく用いられている化合物半導体装置は、その高
周波特性を向上させるために、ゲート長（以下、Ｌｇと
略す）を短縮しかつゲート電極の面積を大きくしたＴ字
型のゲート電極が用いられている。
【０００３】図２はＴ字型ゲート電極を有する化合物半
導体装置の一例を示す断面であり、この図に示すような
Ｔ字型ゲート電極を有する化合物半導体装置において
は、ゲート電極のひさしの張り出し部分があるためにゲ
ート電極とソース電極およびドレイン電極との間の寄生
容量が増大するという欠点がある。これらの寄生容量の
うち、ゲート・ソース間の寄生容量ＣGS2はゲート・ソ
ース間の真性容量ＣGS1と比較して小さいためにデバイ
ス特性への影響はほとんどないが、一方、ゲート・ドレ
イン間の寄生容量ＣGD2は、ゲート・ドレイン間の真性
容量ＣGD1が小さいため、デバイス特性への影響が大き
く、最大有効電力利得が低下し高周波特性を悪化させる
問題がある。
導体装置の一例を示す断面であり、この図に示すような
Ｔ字型ゲート電極を有する化合物半導体装置において
は、ゲート電極のひさしの張り出し部分があるためにゲ
ート電極とソース電極およびドレイン電極との間の寄生
容量が増大するという欠点がある。これらの寄生容量の
うち、ゲート・ソース間の寄生容量ＣGS2はゲート・ソ
ース間の真性容量ＣGS1と比較して小さいためにデバイ
ス特性への影響はほとんどないが、一方、ゲート・ドレ
イン間の寄生容量ＣGD2は、ゲート・ドレイン間の真性
容量ＣGD1が小さいため、デバイス特性への影響が大き
く、最大有効電力利得が低下し高周波特性を悪化させる
問題がある。
【０００４】そのため、ゲート電極のひさしの張り出し
部分をソース側だけにしたΓ字型ゲート電極を有する化
合物半導体装置の一例が実開昭６３−１８８９６４号公
報に記載されている。このΓ字型ゲート電極を有する化
合物半導体装置の従来の製造方法として、３例がある。
その第１例を説明するための、工程順に示す断面図が図
３（ａ）〜（ｅ）である。まず、図３（ａ）に示すよう
に、活性層が形成されたＧａＡｓ基板１上にＬＰＣＶＤ
法により厚さ４００ｎｍの酸化シリコン膜２を成膜し、
リソグラフィー技術を用いてフォトレジストマスクを形
成し、ＣＨＦ3、ＣＦ4、またはＳＦ6などを用いて酸化
膜２を選択的にドライエッチングし、ゲート電極形成用
の開口部を形成する。次に、前記開口部を含む酸化シリ
コン膜２の表面にゲート電極の一部となる厚さ２００ｎ
ｍのタングステンシリサイド（ＷＳｉ）膜、厚さ１００
ｎｍの窒化チタン（ＴｉＮ）膜および厚さ２００ｎｍの
白金（Ｐｔ）膜を、蒸着法またはスバッタ法にて順次積
層成膜した膜（以下ＷＳｉ・ＴｉＮ・Ｐｔ膜と略す）６
を形成する。
部分をソース側だけにしたΓ字型ゲート電極を有する化
合物半導体装置の一例が実開昭６３−１８８９６４号公
報に記載されている。このΓ字型ゲート電極を有する化
合物半導体装置の従来の製造方法として、３例がある。
その第１例を説明するための、工程順に示す断面図が図
３（ａ）〜（ｅ）である。まず、図３（ａ）に示すよう
に、活性層が形成されたＧａＡｓ基板１上にＬＰＣＶＤ
法により厚さ４００ｎｍの酸化シリコン膜２を成膜し、
リソグラフィー技術を用いてフォトレジストマスクを形
成し、ＣＨＦ3、ＣＦ4、またはＳＦ6などを用いて酸化
膜２を選択的にドライエッチングし、ゲート電極形成用
の開口部を形成する。次に、前記開口部を含む酸化シリ
コン膜２の表面にゲート電極の一部となる厚さ２００ｎ
ｍのタングステンシリサイド（ＷＳｉ）膜、厚さ１００
ｎｍの窒化チタン（ＴｉＮ）膜および厚さ２００ｎｍの
白金（Ｐｔ）膜を、蒸着法またはスバッタ法にて順次積
層成膜した膜（以下ＷＳｉ・ＴｉＮ・Ｐｔ膜と略す）６
を形成する。
【０００５】次に、図３（ｂ）に示すように、開口部を
含む表面にイメージリバース法を用いたリソグラフィー
技術にて逆テーパ形状のフォトレジスト４を形成する。
このとき、フォトレジスト膜４の開口部のドレイン電極
例の側面４ａはゲート電極形成用開口部の側壁上に一致
するように目合せされ、かつ、フォトレジスト膜４の開
口部のソース電極側の側面４ｂはゲート電極形成用開口
部の端からソース電極側に０．２〜１．０μｍ離れて配
置されるようにする。
含む表面にイメージリバース法を用いたリソグラフィー
技術にて逆テーパ形状のフォトレジスト４を形成する。
このとき、フォトレジスト膜４の開口部のドレイン電極
例の側面４ａはゲート電極形成用開口部の側壁上に一致
するように目合せされ、かつ、フォトレジスト膜４の開
口部のソース電極側の側面４ｂはゲート電極形成用開口
部の端からソース電極側に０．２〜１．０μｍ離れて配
置されるようにする。
【０００６】そして、図３（ｃ）に示すように、フォト
レジスト膜４をマスクとしてＷＳｉ・ＴｉＮ・Ｐｔ膜６
上に金（Ａｕ）膜８を７００ｎｍの厚さにめっきして、
断面がΓ字型のゲート電極１１を形成する。
レジスト膜４をマスクとしてＷＳｉ・ＴｉＮ・Ｐｔ膜６
上に金（Ａｕ）膜８を７００ｎｍの厚さにめっきして、
断面がΓ字型のゲート電極１１を形成する。
【０００７】次に、図３（ｄ）に示すように、フォトレ
ジスト膜４を除去した後、ゲート電極８をマスクとして
反応性イオンエッチング法（以下ＲＩＥと略す）または
イオンミリング法によりゲート電極のＡｕ８の下以外に
あるＷＳｉ・ＴｉＮ・Ｐｔ膜６をエッチングして除去す
る。次に、図３（ｅ）に示すように、ソース電極及びド
レイン電極に位置するところの酸化シリコン膜２を選択
的に除去し、蒸着法またはスバッタ法にてソース電極９
およびドレイン電極１０を選択的に形成する。
ジスト膜４を除去した後、ゲート電極８をマスクとして
反応性イオンエッチング法（以下ＲＩＥと略す）または
イオンミリング法によりゲート電極のＡｕ８の下以外に
あるＷＳｉ・ＴｉＮ・Ｐｔ膜６をエッチングして除去す
る。次に、図３（ｅ）に示すように、ソース電極及びド
レイン電極に位置するところの酸化シリコン膜２を選択
的に除去し、蒸着法またはスバッタ法にてソース電極９
およびドレイン電極１０を選択的に形成する。
【０００８】以上の方法により、ソース電極側にのみひ
さしが張り出したΓ字型ゲート電極を有する半導体装置
を製造している。
さしが張り出したΓ字型ゲート電極を有する半導体装置
を製造している。
【０００９】次に、字型Γゲート電極を有する化合物半
導体装置の従来の製造方法の第２例は特願平５−２２１
５６５に記載されている。図４（ａ）〜（ｄ）はこの製
造方法を説明するための工程順に示す断面図であ。
導体装置の従来の製造方法の第２例は特願平５−２２１
５６５に記載されている。図４（ａ）〜（ｄ）はこの製
造方法を説明するための工程順に示す断面図であ。
【００１０】まず、図４（ａ）に示すように、活性層が
形成されたＧａＡｓ基板１上にＬＰＣＶＤ法により厚さ
４００ｎｍの酸化シリコン膜２を成膜し、酸化シリコン
膜２上にアモルファスシリコン膜（以下α−Ｓｉ膜と略
す）３を成膜する。そして、α−Ｓｉ膜３の上に形成し
た第１のフォトレジスト膜を用いて、ＲＩＥによるα−
Ｓｉ膜３と酸化シリコン膜２をドライエッチングしてゲ
ート開口部５を形成する。次に第１のフォトレジスト膜
を剥離した後、第２のフォトレジスト膜４をリソグラフ
ィー技術を用いて形成する。このとき、ドレイン電極側
のフォトレジスト膜４の側面４ａはゲート開口部５内か
またはゲート開口部５の側壁に接するように配置され、
かつ、ソース電極例のフォトレジストの側面４ｂはゲー
ト開口部５の端からソース電極側に０．２〜１．０μｍ
離れたところに配置するように目合せする。
形成されたＧａＡｓ基板１上にＬＰＣＶＤ法により厚さ
４００ｎｍの酸化シリコン膜２を成膜し、酸化シリコン
膜２上にアモルファスシリコン膜（以下α−Ｓｉ膜と略
す）３を成膜する。そして、α−Ｓｉ膜３の上に形成し
た第１のフォトレジスト膜を用いて、ＲＩＥによるα−
Ｓｉ膜３と酸化シリコン膜２をドライエッチングしてゲ
ート開口部５を形成する。次に第１のフォトレジスト膜
を剥離した後、第２のフォトレジスト膜４をリソグラフ
ィー技術を用いて形成する。このとき、ドレイン電極側
のフォトレジスト膜４の側面４ａはゲート開口部５内か
またはゲート開口部５の側壁に接するように配置され、
かつ、ソース電極例のフォトレジストの側面４ｂはゲー
ト開口部５の端からソース電極側に０．２〜１．０μｍ
離れたところに配置するように目合せする。
【００１１】次に、図４（ｂ）に示すように、フォトレ
ジスト膜４をマスクとしてα−Ｓｉ膜３をＣｌ2／ＳＦ6
混合ガスを用いてドライエッチングし、フォトレジスト
膜４を剥離した後、ＷＳｉ・ＴｉＮ・Ｐｔ膜６を形成す
る。次に、図４（ｃ）に示すように、全面にレジスト膜
７を塗布して開口部内を充填し表面を平坦化する。次
に、図４（ｄ）に示すように、全面をエッチバックし
て、α−Ｓｉ膜３が完全に露出するまでエッチング最上
面のＷＳｉ・ＴｉＮ・Ｐｔ膜６を除く。次に、図４
（ｅ）に示すように、ＷＳｉ・ＴｉＮ・Ｐｔ膜６をめっ
きパスとしてＡｕ膜を電気めっきしてΓ字型ゲート電極
１１を形成し、α−Ｓｉ膜３を除去する。
ジスト膜４をマスクとしてα−Ｓｉ膜３をＣｌ2／ＳＦ6
混合ガスを用いてドライエッチングし、フォトレジスト
膜４を剥離した後、ＷＳｉ・ＴｉＮ・Ｐｔ膜６を形成す
る。次に、図４（ｃ）に示すように、全面にレジスト膜
７を塗布して開口部内を充填し表面を平坦化する。次
に、図４（ｄ）に示すように、全面をエッチバックし
て、α−Ｓｉ膜３が完全に露出するまでエッチング最上
面のＷＳｉ・ＴｉＮ・Ｐｔ膜６を除く。次に、図４
（ｅ）に示すように、ＷＳｉ・ＴｉＮ・Ｐｔ膜６をめっ
きパスとしてＡｕ膜を電気めっきしてΓ字型ゲート電極
１１を形成し、α−Ｓｉ膜３を除去する。
【００１２】そして、図４（ｆ）に示すように、ソース
電極及びドレイン電極に位置するところの酸化シリコン
膜２を選択的に除去し、蒸着法またはスバッタ法にてソ
ース電極９およびドレイン電極１０を選択的に形成す
る。
電極及びドレイン電極に位置するところの酸化シリコン
膜２を選択的に除去し、蒸着法またはスバッタ法にてソ
ース電極９およびドレイン電極１０を選択的に形成す
る。
【００１３】以上の方法により、ソース電極側にのみひ
さしが張り出したΓ字型ゲート電極を有する半導体装置
を製造しているのが第２の従来例である。
さしが張り出したΓ字型ゲート電極を有する半導体装置
を製造しているのが第２の従来例である。
【００１４】第３の従来の製造方法は特願平５−０２４
６２２に記載されている。図５（ａ）〜図５（ｅ）はこ
の製造方法を説明するための工捏順に示す断面図であ
る。まず、図５（ａ）に示すように、活性層が形成され
たＧａＡｓ基板１上にＬＰＣＶＤ法により厚さ４００ｎ
ｍの酸化シリコン膜２を成膜し、酸化シリコン膜２上に
リソグラフイー技術を用いて、開口部５を持つフォトレ
ジスト膜４を形成する。次に、図５（ｂ）に示すよう
に、フォトレジスト膜４の一方の斜め上方の矢印Ａで示
す方向にからチタン（Ｔｉ）を５０ｎｍ蒸着してＴｉ膜
１７を形成し、Ｔｉ膜１７をマスクとして、ＲＩＥによ
り酸化シリコン膜２を選択的にエッチングしてゲート電
極形成用の開口部５を形成する。
６２２に記載されている。図５（ａ）〜図５（ｅ）はこ
の製造方法を説明するための工捏順に示す断面図であ
る。まず、図５（ａ）に示すように、活性層が形成され
たＧａＡｓ基板１上にＬＰＣＶＤ法により厚さ４００ｎ
ｍの酸化シリコン膜２を成膜し、酸化シリコン膜２上に
リソグラフイー技術を用いて、開口部５を持つフォトレ
ジスト膜４を形成する。次に、図５（ｂ）に示すよう
に、フォトレジスト膜４の一方の斜め上方の矢印Ａで示
す方向にからチタン（Ｔｉ）を５０ｎｍ蒸着してＴｉ膜
１７を形成し、Ｔｉ膜１７をマスクとして、ＲＩＥによ
り酸化シリコン膜２を選択的にエッチングしてゲート電
極形成用の開口部５を形成する。
【００１５】次に、図５（ｃ）に示すように、ゲート電
極用金属としてＰｔ膜１８を蒸着する。次に、図５
（ｄ）に示すように、リフトオフ法によりフォトレジス
ト膜４上のｐｔ膜１８とＴｉ膜１７を除去し、さらに酸
化シリコン膜２を除去して、Γ字型ゲート電極１１を形
成する。そして、図５（ｅ）に示すように、蒸着法また
はスバッタ法にてソース電極９およびドレイン電極１０
を選択的に形成する。以上の方法により、ソース電極側
にのみひさしが張り出したΓ字型ゲート電極を有する半
導体装置を製造しているのが第３の従来例である。
極用金属としてＰｔ膜１８を蒸着する。次に、図５
（ｄ）に示すように、リフトオフ法によりフォトレジス
ト膜４上のｐｔ膜１８とＴｉ膜１７を除去し、さらに酸
化シリコン膜２を除去して、Γ字型ゲート電極１１を形
成する。そして、図５（ｅ）に示すように、蒸着法また
はスバッタ法にてソース電極９およびドレイン電極１０
を選択的に形成する。以上の方法により、ソース電極側
にのみひさしが張り出したΓ字型ゲート電極を有する半
導体装置を製造しているのが第３の従来例である。
【００１６】
【発明が解決しようとする課題】上述した３通りの従来
の化合物半導体装置の製造方法のうち第１例では、めっ
き用マスクのフォトレジスト膜の開口部のドレイン電極
側の側面をゲート電極形成用開□部の側面に一致させ、
かつ、ソース電極側の側面をゲート電極形成用開口部の
端からソース電極側に０．２〜１．０μｍ離れて形成す
ることにより、Γ字型のゲート電極を形成しているた
め、フォトレジスト膜のパターン形成時の目合せマージ
ンが零になっていて、製造した場合の歩留が非常に悪い
という問題点がある。
の化合物半導体装置の製造方法のうち第１例では、めっ
き用マスクのフォトレジスト膜の開口部のドレイン電極
側の側面をゲート電極形成用開□部の側面に一致させ、
かつ、ソース電極側の側面をゲート電極形成用開口部の
端からソース電極側に０．２〜１．０μｍ離れて形成す
ることにより、Γ字型のゲート電極を形成しているた
め、フォトレジスト膜のパターン形成時の目合せマージ
ンが零になっていて、製造した場合の歩留が非常に悪い
という問題点がある。
【００１７】次に、従来の製造方法の第２例では、２種
類の絶縁膜上にゲート電極形成用の第１の開口部を形成
した後、第２のフォトレジストマスク形成時には、ドレ
イン電極側のフォトレジスト膜の側面は第１の開口部内
かまたは開口部の側壁に接するように配置され、かつソ
ース電極側のフォトレジストの側面ｂは開口部の端から
ソース電極側に０．２〜１．０μｍ離れたところに配置
するように目合せしてからドライェッチングにより第２
の開口部を形成することにより、Γ字型のゲート電極を
形成しているため、第２のフォトレジスト膜のパターン
形成時の目合せマージンは上記の第１例よりは向上して
いるものの、高々ゲート長の大きさしかない。例えば、
Ｌｇが０．４μｍの化合物半導体装置では目合せマージ
ンは０．４μｍとなり、Ｌｇが０．２μｍの化合物半導
体装置では目合せマージンは０．２μｍとなる。したが
って、Ｌｇが比較的長い化合物半導体装置には有効な製
造方法であるが、Ｌｇが短くなるにつれ目合せマージン
が小さくなり、製造歩留が悪化するという問題点があ
る。
類の絶縁膜上にゲート電極形成用の第１の開口部を形成
した後、第２のフォトレジストマスク形成時には、ドレ
イン電極側のフォトレジスト膜の側面は第１の開口部内
かまたは開口部の側壁に接するように配置され、かつソ
ース電極側のフォトレジストの側面ｂは開口部の端から
ソース電極側に０．２〜１．０μｍ離れたところに配置
するように目合せしてからドライェッチングにより第２
の開口部を形成することにより、Γ字型のゲート電極を
形成しているため、第２のフォトレジスト膜のパターン
形成時の目合せマージンは上記の第１例よりは向上して
いるものの、高々ゲート長の大きさしかない。例えば、
Ｌｇが０．４μｍの化合物半導体装置では目合せマージ
ンは０．４μｍとなり、Ｌｇが０．２μｍの化合物半導
体装置では目合せマージンは０．２μｍとなる。したが
って、Ｌｇが比較的長い化合物半導体装置には有効な製
造方法であるが、Ｌｇが短くなるにつれ目合せマージン
が小さくなり、製造歩留が悪化するという問題点があ
る。
【００１８】そして、従来の製造方法の第３例では、フ
ォトレジスト膜上に斜め蒸着法により形成した膜をマス
クにしてゲート電極形成用の開口部を絶録膜内に形成し
た後、ゲート電極用金属を蒸着し、リフトオフ法により
フォトレジスト膜上のＰｔ膜とＴｉ膜を除去することに
より、Γ字型のゲート電極を形成しているため、上記の
第１例や第２例に示すような目合せは不要であり、セル
フアラインにてΓ字型のゲート電極が製造できる利点が
ある一方、実際に製造した場合には次のような問題点が
ある。ゲート電極用金属であるＰｔ膜とマスクであるＴ
ｉ膜がひさしの部分で接続しているために、リフトオフ
法ではＴｉ膜が完全に除去されず、図６に示すようにゲ
ート電極と接続したＴｉ膜の端がソース電極にふれてシ
ョートが生じ、半導体装置装置として機能しない問題が
生じる。
ォトレジスト膜上に斜め蒸着法により形成した膜をマス
クにしてゲート電極形成用の開口部を絶録膜内に形成し
た後、ゲート電極用金属を蒸着し、リフトオフ法により
フォトレジスト膜上のＰｔ膜とＴｉ膜を除去することに
より、Γ字型のゲート電極を形成しているため、上記の
第１例や第２例に示すような目合せは不要であり、セル
フアラインにてΓ字型のゲート電極が製造できる利点が
ある一方、実際に製造した場合には次のような問題点が
ある。ゲート電極用金属であるＰｔ膜とマスクであるＴ
ｉ膜がひさしの部分で接続しているために、リフトオフ
法ではＴｉ膜が完全に除去されず、図６に示すようにゲ
ート電極と接続したＴｉ膜の端がソース電極にふれてシ
ョートが生じ、半導体装置装置として機能しない問題が
生じる。
【００１９】
【課題を解決するための手段】本発明は、前述した従来
の問題点を解決するために、化合物半導体基板に設けた
動作層の上に絶縁膜を形成する工程と、前記絶縁膜を異
方的に前記絶縁膜の途中までエッチングして第１の開口
部を形成する工程と、前記絶縁膜の上面と前記第１の開
口部のソース電極側の側面の一部および底面の一部に、
前記化合物半導体基板に対して斜め方向からマスク用の
膜を堆積してマスク用の膜を選択的に形成する工程と、
このマスク用の膜をマスクとして前記絶縁膜を選択的に
エッチングして第２の開口部を形成する工程と、前記第
１の開口部および前記第２の開口部に金属膜を充填する
工程と、この金属膜をその頭部がソース電極側のみに張
り出すようにエッチングして、ゲート電極を形成する工
程とを含むことを特徴としている。
の問題点を解決するために、化合物半導体基板に設けた
動作層の上に絶縁膜を形成する工程と、前記絶縁膜を異
方的に前記絶縁膜の途中までエッチングして第１の開口
部を形成する工程と、前記絶縁膜の上面と前記第１の開
口部のソース電極側の側面の一部および底面の一部に、
前記化合物半導体基板に対して斜め方向からマスク用の
膜を堆積してマスク用の膜を選択的に形成する工程と、
このマスク用の膜をマスクとして前記絶縁膜を選択的に
エッチングして第２の開口部を形成する工程と、前記第
１の開口部および前記第２の開口部に金属膜を充填する
工程と、この金属膜をその頭部がソース電極側のみに張
り出すようにエッチングして、ゲート電極を形成する工
程とを含むことを特徴としている。
【００２０】また、本発明は、請求項１に記載の前記マ
スク用の膜を除去した後に、前記第１の開口部および前
記第２の開口部に金属膜を充填することを特徴としてい
る。
スク用の膜を除去した後に、前記第１の開口部および前
記第２の開口部に金属膜を充填することを特徴としてい
る。
【００２１】
【発明の実施の形態】次に本発明の一例について図面を
参照して説明する。図１（ａ）〜（ｈ）は本発明の第１
の実施例を説明するための工程順に示した半導体装置の
断面図である。
参照して説明する。図１（ａ）〜（ｈ）は本発明の第１
の実施例を説明するための工程順に示した半導体装置の
断面図である。
【００２２】まず、図１（ａ）に示すように、活性層が
形成されたＧａＡｓ基板１上にＬＰＣＶＤ法により、厚
さ８００ｎｍの酸化シリコン膜２を成膜し、リソグラフ
ィー技術を用いてフォトレジストマスク４を形成する。
次に、図１（ｂ）に示すように、ＣＨＦ3／ＣＦ4混合ガ
スを用いたＲＩＥにより、酸化シリコン膜２を深さ４０
０ｎｍまで異方的にドライエッチングして、酸化シリコ
ン膜２の途中まで開口した第１の開口部１２を形成す
る。
形成されたＧａＡｓ基板１上にＬＰＣＶＤ法により、厚
さ８００ｎｍの酸化シリコン膜２を成膜し、リソグラフ
ィー技術を用いてフォトレジストマスク４を形成する。
次に、図１（ｂ）に示すように、ＣＨＦ3／ＣＦ4混合ガ
スを用いたＲＩＥにより、酸化シリコン膜２を深さ４０
０ｎｍまで異方的にドライエッチングして、酸化シリコ
ン膜２の途中まで開口した第１の開口部１２を形成す
る。
【００２３】次に、図１（ｃ）に示すように、フォトレ
ジストマスク４を剥離した後、一方の斜め上方の矢印Ａ
で示す方向より、アルミニウム（Ａｌ）を５０ｎｍ蒸着
して、Ａｌ膜１３を形成する。このとき、一部のＡｌ膜
１３が開口内部の底面と接触する程度の角度で蒸着する
ため、開口内部にはＡｌ膜によるゲート電極用開口パタ
ーンが形成される。例えば、ＡｌをＧａＡｓ基板１に対
して４５度の角度で入射すると、ゲート電極用パターン
の開口部分は０．４μｍとなる。ここで、上記の例では
Ａｌ膜を斜め蒸着したが、酸化シリコン膜に対して高選
択比でドライエッチングできる膜であれば、Ｔｉなど他
の金属膜でも、アモルファスシリコンなどの絶縁膜でも
構わない。
ジストマスク４を剥離した後、一方の斜め上方の矢印Ａ
で示す方向より、アルミニウム（Ａｌ）を５０ｎｍ蒸着
して、Ａｌ膜１３を形成する。このとき、一部のＡｌ膜
１３が開口内部の底面と接触する程度の角度で蒸着する
ため、開口内部にはＡｌ膜によるゲート電極用開口パタ
ーンが形成される。例えば、ＡｌをＧａＡｓ基板１に対
して４５度の角度で入射すると、ゲート電極用パターン
の開口部分は０．４μｍとなる。ここで、上記の例では
Ａｌ膜を斜め蒸着したが、酸化シリコン膜に対して高選
択比でドライエッチングできる膜であれば、Ｔｉなど他
の金属膜でも、アモルファスシリコンなどの絶縁膜でも
構わない。
【００２４】次に、図１（ｄ）に示すように、Ａｌ膜１
３をマスクとして、ＳＦ6ガスまたはＣＨＦ3／ＣＦ4混
合ガスを用いた異方性ドライエッチングにより酸化シリ
コン膜を選択的にエッチングしてゲート電極用の第２の
開口部１４を形成する。次に、図１（ｅ）に示すよう
に、Ａｌ膜１３をリン酸水で除去した後、ＷＳｉ・Ｔｉ
Ｎ・Ｐｔ膜６をスパック法か蒸着にて成膜する。なお、
Ａｌ膜１３は除去せずにＡｌ膜１３の上にＷＳｉ・Ｔｉ
Ｎ・Ｐｔ膜６を成膜しても構わない。そして、Ａｕ膜８
を蒸着、またはスパック、めっきなどの方法により成膜
する。
３をマスクとして、ＳＦ6ガスまたはＣＨＦ3／ＣＦ4混
合ガスを用いた異方性ドライエッチングにより酸化シリ
コン膜を選択的にエッチングしてゲート電極用の第２の
開口部１４を形成する。次に、図１（ｅ）に示すよう
に、Ａｌ膜１３をリン酸水で除去した後、ＷＳｉ・Ｔｉ
Ｎ・Ｐｔ膜６をスパック法か蒸着にて成膜する。なお、
Ａｌ膜１３は除去せずにＡｌ膜１３の上にＷＳｉ・Ｔｉ
Ｎ・Ｐｔ膜６を成膜しても構わない。そして、Ａｕ膜８
を蒸着、またはスパック、めっきなどの方法により成膜
する。
【００２５】次に、図１（ｆ）に示すように、全面にレ
ジスト膜７を塗布して開口部内を充填し表面を平坦化す
る。次に、図１（ｇ）に示すように、全面をエッチバッ
クして、酸化シリコン膜２が露出するまでＡｕ膜８及び
ＷＳｉ・ＴｉＮ・Ｐｔ膜６を除去する。そして、図１
（ｈ）に示すように、ソース電極およびドレイン電極に
位置するところの酸化シリコン膜２を選釈的に除去し、
蒸着法またはスバッタ法にてソース電極９およびドレイ
ン電極１０を選択的に形成する。
ジスト膜７を塗布して開口部内を充填し表面を平坦化す
る。次に、図１（ｇ）に示すように、全面をエッチバッ
クして、酸化シリコン膜２が露出するまでＡｕ膜８及び
ＷＳｉ・ＴｉＮ・Ｐｔ膜６を除去する。そして、図１
（ｈ）に示すように、ソース電極およびドレイン電極に
位置するところの酸化シリコン膜２を選釈的に除去し、
蒸着法またはスバッタ法にてソース電極９およびドレイ
ン電極１０を選択的に形成する。
【００２６】以上の方法により、ソース電極側にのみひ
さしが張り出したΓ宇型ゲート電極を有する化合物半導
体装置を得る。
さしが張り出したΓ宇型ゲート電極を有する化合物半導
体装置を得る。
【００２７】なお、上記の方法ではＷＳｉ・ＴｉＮ・Ｐ
ｔ膜６とＡｕ膜８を成膜してからエッチバックしてゲー
ト電極１１を杉成したが、ＷＳｉ・ＴｉＮ・Ｐｔ膜６の
成膜後、エッチバックを行って酸化シリコン膜２が露出
するまでＷＳｉ・ＴｉＮ・Ｐｔ膜６を除去し、ゲート電
極用開口部のＷＳｉ・ＴｉＮ・Ｐｔ膜６をめっきパスと
してＡｕ膜８を電気めっきしてΓ字型ゲート電極を形成
しても構わない。
ｔ膜６とＡｕ膜８を成膜してからエッチバックしてゲー
ト電極１１を杉成したが、ＷＳｉ・ＴｉＮ・Ｐｔ膜６の
成膜後、エッチバックを行って酸化シリコン膜２が露出
するまでＷＳｉ・ＴｉＮ・Ｐｔ膜６を除去し、ゲート電
極用開口部のＷＳｉ・ＴｉＮ・Ｐｔ膜６をめっきパスと
してＡｕ膜８を電気めっきしてΓ字型ゲート電極を形成
しても構わない。
【００２８】例えば、キャリア濃度が１×１０17
ｃｍ-3、厚さが１００ｎｍの活性層上に、Ｌｇ＝Ｏ．５
μｍ、ゲート幅＝３００μｍ、ゲート電極の頭部の長さ
１．０μｍの半導体装置において、ゲート電極の形状が
Ｔ字型の場合にはゲート・ドレイン間の寄生容量ＣGD2
は約０．０２ｐＦ、真性容量ＣGD1は約０．０４ｐＦで
あり、ゲート・ソース間の寄生容量ＣGS2は約０．０２
ｐＦ、真性容量ＣGS1は約０．４ｐＦである。一方、ソ
ース電極側にのみひさしが張り出したΓ字型ゲート電極
の場合には、ゲート・ドレイン間の寄生容量ＣGD2は
０．０１ｐＦ未満、ゲート・ソース間の寄生容量ＣGB2
は約０．０４ｐＦになる。つまり、Γ字型ゲート電極に
することにより、ゲート・ソース間の容量ＣGSはほとん
ど増加しないのに対し、ゲート・ドレイン間の容量ＣGS
は約２／３に低減している。これにより、最大有効電力
利得は１．５〜２ｄＢ向上した。
ｃｍ-3、厚さが１００ｎｍの活性層上に、Ｌｇ＝Ｏ．５
μｍ、ゲート幅＝３００μｍ、ゲート電極の頭部の長さ
１．０μｍの半導体装置において、ゲート電極の形状が
Ｔ字型の場合にはゲート・ドレイン間の寄生容量ＣGD2
は約０．０２ｐＦ、真性容量ＣGD1は約０．０４ｐＦで
あり、ゲート・ソース間の寄生容量ＣGS2は約０．０２
ｐＦ、真性容量ＣGS1は約０．４ｐＦである。一方、ソ
ース電極側にのみひさしが張り出したΓ字型ゲート電極
の場合には、ゲート・ドレイン間の寄生容量ＣGD2は
０．０１ｐＦ未満、ゲート・ソース間の寄生容量ＣGB2
は約０．０４ｐＦになる。つまり、Γ字型ゲート電極に
することにより、ゲート・ソース間の容量ＣGSはほとん
ど増加しないのに対し、ゲート・ドレイン間の容量ＣGS
は約２／３に低減している。これにより、最大有効電力
利得は１．５〜２ｄＢ向上した。
【００２９】
【発明の効果】以上説明した本発明では、ＧａＡｓ基板
上に１層または２層からなる絶録膜を成膜し、この絶縁
膜をエッチングして第１の開口部を形成した後、斜め方
向よりＡｌ膜を蒸着して第１の開口部内部にゲート電極
用開ロバターンを形成し、これをマスクとして絶縁膜を
エッチングして第２の開口部を形成し、第１と第２の開
口部にゲート電極を形成するため、ドレイン電極側の張
り出しを無くしてソース電極側にのみ張り出したひさし
を有するΓ字型ゲート電極をセルフアラインにて高精度
に形成することが可能となり、製造時の歩留りを向上さ
せることできる効果を有する。また、ゲート・ドレイン
間の寄生容量ＣGD2を小さくして、ゲート・ドレイン間
の容量Ｃgdを低減させることができ、デバイスの最大有
効電力利得および高周波特性を向上させることができる
という効果を有する。
上に１層または２層からなる絶録膜を成膜し、この絶縁
膜をエッチングして第１の開口部を形成した後、斜め方
向よりＡｌ膜を蒸着して第１の開口部内部にゲート電極
用開ロバターンを形成し、これをマスクとして絶縁膜を
エッチングして第２の開口部を形成し、第１と第２の開
口部にゲート電極を形成するため、ドレイン電極側の張
り出しを無くしてソース電極側にのみ張り出したひさし
を有するΓ字型ゲート電極をセルフアラインにて高精度
に形成することが可能となり、製造時の歩留りを向上さ
せることできる効果を有する。また、ゲート・ドレイン
間の寄生容量ＣGD2を小さくして、ゲート・ドレイン間
の容量Ｃgdを低減させることができ、デバイスの最大有
効電力利得および高周波特性を向上させることができる
という効果を有する。
【図１】本発明の実施例１を説明するための工程順に示
す断面図。
す断面図。
【図２】従来の化合物半導体装置の一例を示す断面図。
【図３】従来の化合物半導体装置の製造方法の第１例を
説明するための、工程順に示す断面図。
説明するための、工程順に示す断面図。
【図４】従来の化合物半導体装置の製造方法の第２例を
説明するための、工程順に示す断面図。
説明するための、工程順に示す断面図。
【図５】従来の化合物半導体装置の製造方法の第３例を
説明するための、工程順に示す断面図。
説明するための、工程順に示す断面図。
【図６】従来の化合物半導体去置の製造方法の第３例の
問題点を説明するための、半導体装置の断面図
問題点を説明するための、半導体装置の断面図
１ ＧａＡｓ基板 ２ 酸化シリコン膜 ３ α−Ｓｉ膜 ４ フォトレジスト膜 ５ 開口部 ６ ＷＳｉ・ＴｉＮ・Ｐｔ膜 ７ レジスト膜 ８ Ａｕ膜 ９ ソース電極 １０ ドレイン電極 １１ ゲート電極 １２ 第１の開口部 １３ Ａｌ膜 １４ 第２の開口部 １６ Ｎ型導電層 １７ Ｔｉ膜 １８ Ｐｔ膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/3065 H01L 29/41 H01L 29/812
Claims (2)
- 【請求項１】化合物半導体基板に設けた動作層の上に絶
縁膜を形成する工程と、前記絶縁膜を異方的に前記絶縁
膜の途中までエッチングして第１の開口部を形成する工
程と、前記絶縁膜の上面と前記第１の開口部のソース電
極側の側面の一部および底面の一部に、前記化合物半導
体基板に対して斜め方向からマスク用の膜を堆積してマ
スク用の膜を選択的に形成する工程と、このマスク用の
膜をマスクとして前記絶縁膜を選択的にエッチングして
第２の開口部を形成する工程と、前記第１の開口部およ
び前記第２の開口部に金属膜を充填する工程と、この金
属膜をその頭部がソース電極側のみに張り出すようにエ
ッチングして、ゲート電極を形成する工程とを含むこと
を特徴とする化合物半導体装置の製造方法。 - 【請求項２】前記マスク用の膜を除去した後に、前記第
１の開口部および前記第２の開口部に金属膜を充填する
ことを特徴とする請求項１に記載の化合物半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09363756A JP3075245B2 (ja) | 1997-12-17 | 1997-12-17 | 化合物半導体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09363756A JP3075245B2 (ja) | 1997-12-17 | 1997-12-17 | 化合物半導体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186292A JPH11186292A (ja) | 1999-07-09 |
| JP3075245B2 true JP3075245B2 (ja) | 2000-08-14 |
Family
ID=18480118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09363756A Expired - Lifetime JP3075245B2 (ja) | 1997-12-17 | 1997-12-17 | 化合物半導体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3075245B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009246227A (ja) | 2008-03-31 | 2009-10-22 | Toshiba Corp | 半導体装置 |
-
1997
- 1997-12-17 JP JP09363756A patent/JP3075245B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11186292A (ja) | 1999-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5753546A (en) | Method for fabricating metal oxide field effect transistors | |
| US5220186A (en) | Semiconductor device with a mushroom-shaped gate electrode | |
| US6717192B2 (en) | Schottky gate field effect transistor | |
| JP2560993B2 (ja) | 化合物半導体装置の製造方法 | |
| JPH07111966B2 (ja) | 半導体装置の製造方法 | |
| JP3075245B2 (ja) | 化合物半導体の製造方法 | |
| JPH0472381B2 (ja) | ||
| JP3109590B2 (ja) | 半導体装置の製造方法 | |
| JPS6222536B2 (ja) | ||
| JP4120748B2 (ja) | ゲート電極の製造方法及びゲート電極構造 | |
| JP2606592B2 (ja) | 電界効果型トランジスタのゲート電極及びその製造方法 | |
| JP2001053083A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2555979B2 (ja) | 半導体装置の製造方法 | |
| JPH06333954A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP3144089B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2712394B2 (ja) | 半導体装置の製造方法 | |
| JP3035994B2 (ja) | 半導体装置の製造方法 | |
| JP2555950B2 (ja) | 半導体装置の製造方法 | |
| JP3488833B2 (ja) | 電界効果トランジスタの形成方法 | |
| JP2658884B2 (ja) | 半導体装置の製造方法 | |
| JP2000082709A (ja) | 半導体装置 | |
| JP3147843B2 (ja) | 電界効果型半導体装置の製造方法 | |
| JP2630304B2 (ja) | 電界効果型トランジスタのゲート電極形成方法 | |
| JP2798041B2 (ja) | 半導体装置の製造方法 | |
| JPH05218090A (ja) | 電界効果トランジスタの製造方法 |