JP2712394B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2712394B2 JP2712394B2 JP25851888A JP25851888A JP2712394B2 JP 2712394 B2 JP2712394 B2 JP 2712394B2 JP 25851888 A JP25851888 A JP 25851888A JP 25851888 A JP25851888 A JP 25851888A JP 2712394 B2 JP2712394 B2 JP 2712394B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- etching
- lower insulating
- depositing
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にガイウム
ヒ素電界効果トランジスタの製造方法に関する。
ヒ素電界効果トランジスタの製造方法に関する。
ガリウムヒ素電界効果トランジスタ（以下GaAsFETと
云う）は、ソース抵抗の低減および均一化について改善
が要望されている。
云う）は、ソース抵抗の低減および均一化について改善
が要望されている。
第２図（ａ）〜（ｅ）は従来の半導体装置の製造方法
の一例を説明するための工程順に示した半導体チップの
断面図である。
の一例を説明するための工程順に示した半導体チップの
断面図である。
まず、第２図（ａ）に示すようにGaAs基板1aの表面に
第１ホトレジスト層4aを形成し、次にゲート電極形成領
域に対応して第１ホトレジスト層4aに開孔部を設け、Ga
As基板1aをエッチングして、いわゆるリセス部7aを形成
する。
第１ホトレジスト層4aを形成し、次にゲート電極形成領
域に対応して第１ホトレジスト層4aに開孔部を設け、Ga
As基板1aをエッチングして、いわゆるリセス部7aを形成
する。
次に第２図（ｂ），（ｃ）に示すように、ゲート金属
層8aを蒸着法等により表面に異方性に被着し、リフトオ
フにてゲート電極8bを形成する。
層8aを蒸着法等により表面に異方性に被着し、リフトオ
フにてゲート電極8bを形成する。
さらに第２図（ｄ）に示すように、第２ホトレジスト
層4bを用いて今度はオーミック電極形成領域であるGaAs
基板1aの表面を含む、チップ上面にオーミック金属層5a
を被着し、最後に第２図（ｅ）に示すようにリフトオフ
後熱処理（オーミックアロイ）を行ってオーミンク電極
5bを形成する。
層4bを用いて今度はオーミック電極形成領域であるGaAs
基板1aの表面を含む、チップ上面にオーミック金属層5a
を被着し、最後に第２図（ｅ）に示すようにリフトオフ
後熱処理（オーミックアロイ）を行ってオーミンク電極
5bを形成する。
上述した従来の半導体装置の製造方法では、GaAsFET
はリセス部とゲート電極は自己整合的に形成されるが、
オーミック電極は目合せを要するホトリソグラフィ技術
にり形成するので、ゲート電極のオーミック電極とはそ
の位置合わせ精度により相対位置がばらつく。
はリセス部とゲート電極は自己整合的に形成されるが、
オーミック電極は目合せを要するホトリソグラフィ技術
にり形成するので、ゲート電極のオーミック電極とはそ
の位置合わせ精度により相対位置がばらつく。
この結果、GaAsFETの性能を決める重要なパラメータ
であるソース抵抗の増大やばらつきを招くという欠点が
ある。
であるソース抵抗の増大やばらつきを招くという欠点が
ある。
またソース抵抗の低減のためにソース電極をゲート電
極に近づけ様とした場合に、オーミック電極パターニン
グ時の位置ずれによりゲート電極に近づきすぎてゲート
耐圧が低くなって実用に共しない場合が生ずる等の欠点
があった。
極に近づけ様とした場合に、オーミック電極パターニン
グ時の位置ずれによりゲート電極に近づきすぎてゲート
耐圧が低くなって実用に共しない場合が生ずる等の欠点
があった。
本発明の目的は、ソース抵抗の小さくかつばらつきの
小さい半導体装置の製造方法を提供することにある。
小さい半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、 半導体基板の一主面に下層絶縁膜を被着しこの上にこ
の下層絶縁膜よりもウェットエッチング速度の速い上層
絶縁膜を被着して積層体を形成する工程と、ホトリソグ
ラフィ技術より前記積層体のオーミック電極形成領域を
異方性ドライエッチングにより前記半導体基板の主面を
露出させる工程と、前記ウェットエッチングにより前記
上層絶縁膜の側面を所定ゲート幅になるまでサイドエッ
チングする工程と、前記下層絶縁膜の厚さと同じ程度の
オーミック金属層を表面に被着し、さらに前記上層絶縁
膜よりも薄い金属層を被着する工程と、リフトオフによ
り前記オーミック電極形成領域以外の部分に残った上層
絶縁膜および下層絶縁膜を全てエッチングにより除去す
る工程と、前記下層絶縁膜の除去された個所の前記半導
体基板の主面をエッチングしてリセス部を形成した後の
リセス部表面にゲート金属層を被着ゲート電極を形成す
る工程と を含んで構成されている。
の下層絶縁膜よりもウェットエッチング速度の速い上層
絶縁膜を被着して積層体を形成する工程と、ホトリソグ
ラフィ技術より前記積層体のオーミック電極形成領域を
異方性ドライエッチングにより前記半導体基板の主面を
露出させる工程と、前記ウェットエッチングにより前記
上層絶縁膜の側面を所定ゲート幅になるまでサイドエッ
チングする工程と、前記下層絶縁膜の厚さと同じ程度の
オーミック金属層を表面に被着し、さらに前記上層絶縁
膜よりも薄い金属層を被着する工程と、リフトオフによ
り前記オーミック電極形成領域以外の部分に残った上層
絶縁膜および下層絶縁膜を全てエッチングにより除去す
る工程と、前記下層絶縁膜の除去された個所の前記半導
体基板の主面をエッチングしてリセス部を形成した後の
リセス部表面にゲート金属層を被着ゲート電極を形成す
る工程と を含んで構成されている。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図である。
まず第１図（ａ）に示すように、GaAs基板１上に厚さ
200nmのシリコン窒化膜２をスパッタ法で、シリコン酸
化膜３をCVD法にて連続して被着し積層体Ｓを形成す
る。
200nmのシリコン窒化膜２をスパッタ法で、シリコン酸
化膜３をCVD法にて連続して被着し積層体Ｓを形成す
る。
次に、ホトレジスト層４を用いてオーミック電極形成
領域Ｏに対応する表面以外を覆う。
領域Ｏに対応する表面以外を覆う。
次に第１図（ｂ）に示すように、CF4＋H2のガスを用
いたリアクティブイオンエッチによりホトレジスト層４
をマスクとしてシリコン窒化膜３及びシリコン酸化膜２
を除去しGaAs基板１のオーミック電極形成領域Ｏを露出
する。
いたリアクティブイオンエッチによりホトレジスト層４
をマスクとしてシリコン窒化膜３及びシリコン酸化膜２
を除去しGaAs基板１のオーミック電極形成領域Ｏを露出
する。
さらにバッファード弗酸を用いて上層のシリコン酸化
膜３の幅が所定のゲート長の同じ長さになるまでサイド
エッチを行う。
膜３の幅が所定のゲート長の同じ長さになるまでサイド
エッチを行う。
この時下層シリコン窒化層２はほとんどエッチングさ
れない。
れない。
次に第１図（ｃ）に示すように、厚さ150nmの金ゲル
マニウム合金と50nmのニッケル層を重ねたAuGe−N1層５
を真空蒸着法により被着後、リフトオフにてオーミック
電極を形成する。
マニウム合金と50nmのニッケル層を重ねたAuGe−N1層５
を真空蒸着法により被着後、リフトオフにてオーミック
電極を形成する。
次に、チタンを50nm,白金を200nmよりなるTi−Pt層６
を真空蒸着法により表面に被着する。
を真空蒸着法により表面に被着する。
次に、第１図（ｄ）に示すようにバッファード弗酸に
よりシリコン酸化膜３をエッチング除去した後、CF4＋H
2を用いた等方性のドライエッチによりシリコン窒化膜
２をエッチング除去し、さらにGaAs基板１をリン酸：過
酸化水素：水＝4:1:90の液にて300nm程等方性エッチン
グしてリセス部７を形成する。
よりシリコン酸化膜３をエッチング除去した後、CF4＋H
2を用いた等方性のドライエッチによりシリコン窒化膜
２をエッチング除去し、さらにGaAs基板１をリン酸：過
酸化水素：水＝4:1:90の液にて300nm程等方性エッチン
グしてリセス部７を形成する。
次に第１図（ｅ）に示すように、さらにゲート金属と
して厚さ350nmのTi・Pt・Au層８を真空蒸着法によりチ
ップ表面に異方性に被着してゲート電極を形成する。
して厚さ350nmのTi・Pt・Au層８を真空蒸着法によりチ
ップ表面に異方性に被着してゲート電極を形成する。
以上説明したように本発明は、ゲート電極をオーミッ
ク電極及びリセス部と自己整合的に形成することができ
るため相対位置の精度がよいので、ソース抵抗の小さな
また、ゲート耐圧も安定したばらつきの小さい高性能の
GaAsFETを得ることができる効果がある。
ク電極及びリセス部と自己整合的に形成することができ
るため相対位置の精度がよいので、ソース抵抗の小さな
また、ゲート耐圧も安定したばらつきの小さい高性能の
GaAsFETを得ることができる効果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｅ）は従来の半導体装置の製造方法の一例を
説明するための工程順に示した半導体チップの断面図で
ある。 １…GaAs基板、２…シリコン窒化膜、３…シリコン酸化
膜、４…ホトレジスト層、５…AuGe−Ni層、６…Ti−Pt
層、７…リセス部、８…Ti−Pt−Au層、Ｏ…オーミック
電極形成領域、Ｓ…積層体。
めの工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｅ）は従来の半導体装置の製造方法の一例を
説明するための工程順に示した半導体チップの断面図で
ある。 １…GaAs基板、２…シリコン窒化膜、３…シリコン酸化
膜、４…ホトレジスト層、５…AuGe−Ni層、６…Ti−Pt
層、７…リセス部、８…Ti−Pt−Au層、Ｏ…オーミック
電極形成領域、Ｓ…積層体。
Claims (1)
- 【請求項１】半導体基板の一主面に下層絶縁膜を被着し
この上にこの下層絶縁膜よりもウェットエッチング速度
の速い上層絶縁膜を被着して積層体を形成する工程と、
ホトリソグラフィ技術より前記積層体のオーミック電極
形成領域を異方性ドライエッチングにより前記半導体基
板の主面を露出させる工程と、前記ウェットエッチング
により前記上層絶縁膜の側面を所定ゲート幅になるまで
サイドエッチングする工程と、前記下層絶縁膜の厚さと
同じ程度のオーミック金属層を表面に被着し、さらに前
記上層絶縁膜よりも薄い金属層を被着する工程と、リフ
トオフにより前記オーミック電極形成領域以外の部分に
残った上層絶縁膜および下層絶縁膜を全てエッチングに
より除去する工程と、前記下層絶縁膜の除去された個所
の前記半導体基板の主面をエッチングしてリセス部を形
成した後のリセス部表面にゲート金属層を被着ゲート電
極を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25851888A JP2712394B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25851888A JP2712394B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105541A JPH02105541A (ja) | 1990-04-18 |
| JP2712394B2 true JP2712394B2 (ja) | 1998-02-10 |
Family
ID=17321325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25851888A Expired - Fee Related JP2712394B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712394B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436201A (en) * | 1993-05-28 | 1995-07-25 | Hughes Aircraft Company | Dual etchant process, particularly for gate recess fabrication in GaAs MMIC chips |
-
1988
- 1988-10-14 JP JP25851888A patent/JP2712394B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02105541A (ja) | 1990-04-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6717192B2 (en) | Schottky gate field effect transistor | |
| JPH0279437A (ja) | 半導体装置の製造方法 | |
| JPH0156539B2 (ja) | ||
| JPH0582519A (ja) | 半導体装置の配線及びその製造方法 | |
| JP2712394B2 (ja) | 半導体装置の製造方法 | |
| JPH0472381B2 (ja) | ||
| JP4120748B2 (ja) | ゲート電極の製造方法及びゲート電極構造 | |
| JP3075245B2 (ja) | 化合物半導体の製造方法 | |
| JP2643812B2 (ja) | 電界効果型トランジスタのゲート電極形成方法 | |
| JP2606592B2 (ja) | 電界効果型トランジスタのゲート電極及びその製造方法 | |
| JP4072248B2 (ja) | 半導体装置の製造方法 | |
| JP2605647B2 (ja) | 半導体装置の製造方法 | |
| JP2503667B2 (ja) | 半導体装置の製造方法 | |
| JP3035994B2 (ja) | 半導体装置の製造方法 | |
| JPH01223771A (ja) | 電界効果トランジスタの製造方法 | |
| JP2655414B2 (ja) | 砒化ガリウム電界効果型トランジスタの製造方法 | |
| JP2803112B2 (ja) | 半導体装置の製造方法 | |
| JPH0897237A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH0358433A (ja) | 電界効果トランジスタの製造方法 | |
| JP2655497B2 (ja) | 半導体装置の製造方法 | |
| JP3183251B2 (ja) | 半導体装置の製造方法 | |
| JPH05152346A (ja) | 化合物半導体装置の製造方法 | |
| JPH09298203A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0521469A (ja) | 半導体装置の製造方法 | |
| JPS6163063A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |