JPH09298203A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH09298203A JPH09298203A JP11457596A JP11457596A JPH09298203A JP H09298203 A JPH09298203 A JP H09298203A JP 11457596 A JP11457596 A JP 11457596A JP 11457596 A JP11457596 A JP 11457596A JP H09298203 A JPH09298203 A JP H09298203A
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- Japan
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 電界効果トランジスタのゲート領域形成の際
に、絶縁膜のエッチングがオーバーエッチングになって
も動作層がエッチングされない製造方法を提供する。 【解決手段】 動作層１２の一部に形成した凹部１８上
にエッチング防止層１９を形成する。このエッチング防
止層１９上に絶縁膜１７を形成する。ゲート領域形成時
の絶縁膜１７のエッチングで、このエッチング防止層１
９が動作層１２のエッチングを防止する。
に、絶縁膜のエッチングがオーバーエッチングになって
も動作層がエッチングされない製造方法を提供する。 【解決手段】 動作層１２の一部に形成した凹部１８上
にエッチング防止層１９を形成する。このエッチング防
止層１９上に絶縁膜１７を形成する。ゲート領域形成時
の絶縁膜１７のエッチングで、このエッチング防止層１
９が動作層１２のエッチングを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタの製造方法に関する。
スタの製造方法に関する。
【０００２】
【従来の技術】一般に、ショットキ型電界効果トランジ
スタ（ＭＥＳＦＥＴ）の高性能化を図るためには、ゲー
ト電極長のばらつきを小さくし、単位ＦＥＴ間のアンバ
ランス動作を極力防止すること、および、ソース抵抗を
低減することなどが必要である。ゲート領域の形成に、
エッチングの精密制御が可能な反応性イオンエッチング
（ＲＩＥ）を用いてゲート電極長のばらつきを小さく
し、さらにリセス構造を採用してソース抵抗を低減した
電力用ＭＥＳＦＥＴを例にとり、従来の電界効果トラン
ジスタの製造方法について図２を用いて説明する。
スタ（ＭＥＳＦＥＴ）の高性能化を図るためには、ゲー
ト電極長のばらつきを小さくし、単位ＦＥＴ間のアンバ
ランス動作を極力防止すること、および、ソース抵抗を
低減することなどが必要である。ゲート領域の形成に、
エッチングの精密制御が可能な反応性イオンエッチング
（ＲＩＥ）を用いてゲート電極長のばらつきを小さく
し、さらにリセス構造を採用してソース抵抗を低減した
電力用ＭＥＳＦＥＴを例にとり、従来の電界効果トラン
ジスタの製造方法について図２を用いて説明する。
【０００３】図２は従来の方法を工程順に説明する断面
図である。まず、図２（ａ）に示すように、半導体基
板、例えば半絶縁性ＧａＡｓ基板２０上のオーム性接触
層（ｎ+ 層）２１形成予定域に、例えば加速エネルギ１
２０ｋｅＶと２５０ｋｅＶでシリコン（Ｓｉ）イオンを
各々ドーズ量２×１０13ｃｍ-2の条件で、選択的に注入
する。
図である。まず、図２（ａ）に示すように、半導体基
板、例えば半絶縁性ＧａＡｓ基板２０上のオーム性接触
層（ｎ+ 層）２１形成予定域に、例えば加速エネルギ１
２０ｋｅＶと２５０ｋｅＶでシリコン（Ｓｉ）イオンを
各々ドーズ量２×１０13ｃｍ-2の条件で、選択的に注入
する。
【０００４】次に、動作層（ｎ層）２２形成予定域に、
例えば加速エネルギ２００ｋｅＶ、ドーズ量２×１０13
ｃｍ-2の条件でＳｉイオンを選択的に注入する。続い
て、例えば８５０℃で１５分間、アルシンを含んだアル
ゴン（Ａｒ）ガス中でアニールし、Ｓｉイオンを活性化
させ、ｎ+ 層２１、ｎ層２２を形成する。
例えば加速エネルギ２００ｋｅＶ、ドーズ量２×１０13
ｃｍ-2の条件でＳｉイオンを選択的に注入する。続い
て、例えば８５０℃で１５分間、アルシンを含んだアル
ゴン（Ａｒ）ガス中でアニールし、Ｓｉイオンを活性化
させ、ｎ+ 層２１、ｎ層２２を形成する。
【０００５】次に、ソース電極２３、ドレイン電極２
４、ゲート電極２５の形成を容易にするためのリフトオ
フ用スペーサ絶縁膜として、例えば二酸化シリコン（Ｓ
ｉＯ2）膜２９を形成する。
４、ゲート電極２５の形成を容易にするためのリフトオ
フ用スペーサ絶縁膜として、例えば二酸化シリコン（Ｓ
ｉＯ2）膜２９を形成する。
【０００６】次に、ｎ+ 層２１上に写真蝕刻法でソース
電極、ドレイン電極用のパターニングを行い、ソース金
属、ドレイン金属として、例えば金ゲルマニウム（Ａｕ
Ｇｅ）を蒸着する。続いて、リフトオフを行い、図２
（ｂ）のソース電極２３、ドレイン電極２４を形成す
る。
電極、ドレイン電極用のパターニングを行い、ソース金
属、ドレイン金属として、例えば金ゲルマニウム（Ａｕ
Ｇｅ）を蒸着する。続いて、リフトオフを行い、図２
（ｂ）のソース電極２３、ドレイン電極２４を形成す
る。
【０００７】次に、フォトレジストを塗布し、写真蝕刻
法により例えば幅１μｍの開口を形成する。続いて、こ
の開口を通してｎ層２２上のＳｉＯ2 膜２９をＲＩＥに
より異方性エッチングし、図２（ｃ）で示すように開口
部２８を形成する。ここで、この開口部２８の幅がゲー
ト電極長となる。
法により例えば幅１μｍの開口を形成する。続いて、こ
の開口を通してｎ層２２上のＳｉＯ2 膜２９をＲＩＥに
より異方性エッチングし、図２（ｃ）で示すように開口
部２８を形成する。ここで、この開口部２８の幅がゲー
ト電極長となる。
【０００８】次に、写真蝕刻法によりゲート電極２５形
成用のパターニングを行い、ｎ層２２を所望のドレイン
電流が得られるまでリセスエッチングする。最後に、ゲ
ート金属として例えばアルミニウム（Ａｌ）を蒸着し、
リフトオフを行ってゲート電極２５を形成し、図２
（ｄ）に示す電力用ＭＥＳＦＥＴが完成する。
成用のパターニングを行い、ｎ層２２を所望のドレイン
電流が得られるまでリセスエッチングする。最後に、ゲ
ート金属として例えばアルミニウム（Ａｌ）を蒸着し、
リフトオフを行ってゲート電極２５を形成し、図２
（ｄ）に示す電力用ＭＥＳＦＥＴが完成する。
【０００９】
【発明が解決しようとする課題】上記した従来の方法に
よって形成された電力用ＭＥＳＦＥＴは、ゲート電極２
５の長さを決定する幅１μｍのＳｉＯ2 膜２９の開口を
エッチングの精密制御が可能なＲＩＥにより異方性エッ
チングする。このため、フッ化アンモニウム（ＮＨ
4 Ｆ）などを用いる等方性エッチングに比べ、均一性お
よび再現性が高く、高周波特性に優れている。
よって形成された電力用ＭＥＳＦＥＴは、ゲート電極２
５の長さを決定する幅１μｍのＳｉＯ2 膜２９の開口を
エッチングの精密制御が可能なＲＩＥにより異方性エッ
チングする。このため、フッ化アンモニウム（ＮＨ
4 Ｆ）などを用いる等方性エッチングに比べ、均一性お
よび再現性が高く、高周波特性に優れている。
【００１０】しかし、この電力用ＭＥＳＦＥＴは、たと
えばＣＶＤ法によるＳｉＯ2 膜２９堆積の際、堆積温度
の僅かな違いなどにより、膜厚にばらつきを生じる。そ
の結果、ＲＩＥのエッチング終了時間が基板２０面内で
異なり、早くエッチングが終了した所、すなわちＳｉＯ
2 膜２９の薄い所では動作層２２がＲＩＥによりエッチ
ングされ、ソース、ドレイン間電流（Ｉｄｓ）にばらつ
きを生じ、素子特性の再現性が悪くなり、素子歩留まり
が大きく低下する。また、ＲＩＥにより開口部の動作層
が損傷を受け、キャリア濃度が変化することがある。
えばＣＶＤ法によるＳｉＯ2 膜２９堆積の際、堆積温度
の僅かな違いなどにより、膜厚にばらつきを生じる。そ
の結果、ＲＩＥのエッチング終了時間が基板２０面内で
異なり、早くエッチングが終了した所、すなわちＳｉＯ
2 膜２９の薄い所では動作層２２がＲＩＥによりエッチ
ングされ、ソース、ドレイン間電流（Ｉｄｓ）にばらつ
きを生じ、素子特性の再現性が悪くなり、素子歩留まり
が大きく低下する。また、ＲＩＥにより開口部の動作層
が損傷を受け、キャリア濃度が変化することがある。
【００１１】本発明は、上記従来の課題に応じてなされ
たもので、例えば電力用電界効果トランジスタについ
て、高周波特性および製造歩留まりの向上が図れる電界
効果トランジスタの製造方法を提供することを目的とす
る。
たもので、例えば電力用電界効果トランジスタについ
て、高周波特性および製造歩留まりの向上が図れる電界
効果トランジスタの製造方法を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】上記目的を達成するため
本発明は、半導体基板表面の一部に動作層を形成する工
程と、前記動作層の一部にエッチングを施して凹部を形
成する工程と、前記凹部表面にエッチング防止層を形成
する工程と、前記凹部と前記エッチング防止層とを含む
前記半導体基板表面に絶縁膜を形成する工程と、前記エ
ッチング防止層上の前記絶縁膜に異方性エッチングを施
して開口部を形成する工程と、前記エッチング防止層を
除去する工程と、前記絶縁膜の開口部にゲート電極を形
成する工程とを含むことを特徴とする電界効果トランジ
スタの製造方法である。
本発明は、半導体基板表面の一部に動作層を形成する工
程と、前記動作層の一部にエッチングを施して凹部を形
成する工程と、前記凹部表面にエッチング防止層を形成
する工程と、前記凹部と前記エッチング防止層とを含む
前記半導体基板表面に絶縁膜を形成する工程と、前記エ
ッチング防止層上の前記絶縁膜に異方性エッチングを施
して開口部を形成する工程と、前記エッチング防止層を
除去する工程と、前記絶縁膜の開口部にゲート電極を形
成する工程とを含むことを特徴とする電界効果トランジ
スタの製造方法である。
【００１３】また、エッチング防止層形成により前記凹
部を平坦化することを特徴とする。また、エッチング防
止層がフォトレジストより成ることを特徴とする。
部を平坦化することを特徴とする。また、エッチング防
止層がフォトレジストより成ることを特徴とする。
【００１４】また、エッチング防止層がシリコン窒化膜
より成ることを特徴とする。
より成ることを特徴とする。
【００１５】また、エッチング防止層がポリメチルメタ
アクリレートより成ることを特徴とする。
アクリレートより成ることを特徴とする。
【００１６】また、絶縁膜が二酸化シリコン膜より成る
ことを特徴とする。
ことを特徴とする。
【００１７】また、ゲート電極がアルミニウムより成る
ことを特徴とする。
ことを特徴とする。
【００１８】本発明は、まず半絶縁性ＧａＡｓ基板表面
にイオン注入法により、オーム性接触層および動作層を
選択的に形成した後、ゲート領域となる動作層の一部を
エッチングし、ゲート領域となる凹部を形成する。続い
てフォトレジストなどにより、この凹部上にエッチング
防止層を形成した後、リフトオフ用スペーサとなる絶縁
膜を形成する。
にイオン注入法により、オーム性接触層および動作層を
選択的に形成した後、ゲート領域となる動作層の一部を
エッチングし、ゲート領域となる凹部を形成する。続い
てフォトレジストなどにより、この凹部上にエッチング
防止層を形成した後、リフトオフ用スペーサとなる絶縁
膜を形成する。
【００１９】その後、凹部上の絶縁膜上にゲート領域と
なるフォトレジストの開口を形成する。このフォトレジ
ストの開口を介して絶縁膜をＲＩＥにより異方性エッチ
ングする。続いて、凹部内のフォトレジストなどをプラ
ズマ灰化法などにより除去した後、絶縁膜の開口上にゲ
ート電極形成用のフォトレジストの開口を形成する。続
いて、リセスエッチングを行い、ゲート電極を形成す
る。
なるフォトレジストの開口を形成する。このフォトレジ
ストの開口を介して絶縁膜をＲＩＥにより異方性エッチ
ングする。続いて、凹部内のフォトレジストなどをプラ
ズマ灰化法などにより除去した後、絶縁膜の開口上にゲ
ート電極形成用のフォトレジストの開口を形成する。続
いて、リセスエッチングを行い、ゲート電極を形成す
る。
【００２０】このような製造方法によれば、もし、絶縁
膜の厚さにばらつきを生じて、ＲＩＥによるエッチング
が半絶縁性基板内の一部でオーバーエッチングになった
としても、エッチング防止層が動作層のエッチングを完
全に防止できる。また、動作層がＲＩＥによりキャリア
濃度変化などの悪影響を受けることも防止できる。
膜の厚さにばらつきを生じて、ＲＩＥによるエッチング
が半絶縁性基板内の一部でオーバーエッチングになった
としても、エッチング防止層が動作層のエッチングを完
全に防止できる。また、動作層がＲＩＥによりキャリア
濃度変化などの悪影響を受けることも防止できる。
【００２１】このため、ゲート領域の形成は従来と同様
の方法でありながら、ソース、ドレイン間電流にばらつ
きを生ずることはなく、例えば、高周波特性の優れた電
力用ＭＥＳＦＥＴを高い歩留まりで再現性よく製造でき
る。
の方法でありながら、ソース、ドレイン間電流にばらつ
きを生ずることはなく、例えば、高周波特性の優れた電
力用ＭＥＳＦＥＴを高い歩留まりで再現性よく製造でき
る。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、工程順に断面図で示された図１を参照して説明す
る。
て、工程順に断面図で示された図１を参照して説明す
る。
【００２３】まず、半導体基板、例えば半絶縁性ＧａＡ
ｓ基板１０上のオーム性接触層（ｎ+ 層）１１形成予定
域に例えば加速エネルギ１２０ｋｅＶと２５０ｋｅＶ、
ドーズ量各々２×１０13ｃｍ-2の条件でＳｉイオンを選
択的に注入する。次に、動作層（ｎ層）１２形成予定域
に例えば加速エネルギ２００ｋｅＶ、ドーズ量４×１０
12ｃｍ-2の条件でＳｉイオンを選択的に注入する。
ｓ基板１０上のオーム性接触層（ｎ+ 層）１１形成予定
域に例えば加速エネルギ１２０ｋｅＶと２５０ｋｅＶ、
ドーズ量各々２×１０13ｃｍ-2の条件でＳｉイオンを選
択的に注入する。次に、動作層（ｎ層）１２形成予定域
に例えば加速エネルギ２００ｋｅＶ、ドーズ量４×１０
12ｃｍ-2の条件でＳｉイオンを選択的に注入する。
【００２４】続いて、フォトレジストを塗布し写真蝕刻
法により、例えば幅２μｍの開口部を形成し、例えばエ
ッチングの精密制御が可能なＲＩＥにより、ｎ層１２を
深さ約８０ｎｍエッチングし、凹部１８を形成する（図
１（ａ））。
法により、例えば幅２μｍの開口部を形成し、例えばエ
ッチングの精密制御が可能なＲＩＥにより、ｎ層１２を
深さ約８０ｎｍエッチングし、凹部１８を形成する（図
１（ａ））。
【００２５】次に、プラズマ灰化法などによりフォトレ
ジストを除去した後、例えば８５０℃で１５分間、Ａｓ
Ｈ3 ガスを含んだ雰囲気中でアニールを行い、Ｓｉイオ
ンを活性化しＲＩＥによるダメージ層を回復させ、ｎ+
層１１、ｎ層１２を形成する。 次にポリメチルメタア
クリレート（ＰＭＭＡと略記する）などのフォトレジス
トを用いて凹部１８上にエッチング防止層１９を形成す
る。この際、エッチング防止層１９により、凹部１８を
埋めて平坦化してもよい（図１（ｂ））。
ジストを除去した後、例えば８５０℃で１５分間、Ａｓ
Ｈ3 ガスを含んだ雰囲気中でアニールを行い、Ｓｉイオ
ンを活性化しＲＩＥによるダメージ層を回復させ、ｎ+
層１１、ｎ層１２を形成する。 次にポリメチルメタア
クリレート（ＰＭＭＡと略記する）などのフォトレジス
トを用いて凹部１８上にエッチング防止層１９を形成す
る。この際、エッチング防止層１９により、凹部１８を
埋めて平坦化してもよい（図１（ｂ））。
【００２６】次にソース電極１３、ドレイン電極１４、
ゲート電極１５形成のためのリフトオフ用スペーサとな
る絶縁膜としてＳｉＯ2 １７を、例えばＣＶＤ法により
厚さ３００ｎｍ堆積する。
ゲート電極１５形成のためのリフトオフ用スペーサとな
る絶縁膜としてＳｉＯ2 １７を、例えばＣＶＤ法により
厚さ３００ｎｍ堆積する。
【００２７】次にｎ+ 層１１上のＳｉＯ2 １７上に写真
蝕刻法によりソース電極１３、ドレイン電極１４のパタ
ーニングを行い、ＳｉＯ2 １７を例えばフッ化アンモニ
ウム（ＮＨ4 Ｆ）でエッチングする。その後ＡｕＧｅを
蒸着し、リフトオフを行ってソース電極１３、ドレイン
電極１４を形成する。
蝕刻法によりソース電極１３、ドレイン電極１４のパタ
ーニングを行い、ＳｉＯ2 １７を例えばフッ化アンモニ
ウム（ＮＨ4 Ｆ）でエッチングする。その後ＡｕＧｅを
蒸着し、リフトオフを行ってソース電極１３、ドレイン
電極１４を形成する。
【００２８】次に凹部１８上のＳｉＯ2 １７上にフォト
レジストを塗布し、写真蝕刻法により例えば幅１μｍの
開口を形成した後、この開口を介してＲＩＥによりＳｉ
Ｏ2１７を異方性エッチングし、開口部１６を形成する
（図１（Ｃ））。
レジストを塗布し、写真蝕刻法により例えば幅１μｍの
開口を形成した後、この開口を介してＲＩＥによりＳｉ
Ｏ2１７を異方性エッチングし、開口部１６を形成する
（図１（Ｃ））。
【００２９】ここで、ＲＩＥによるＳｉＯ2 のエッチン
グがオーバーエッチングとなってもフォトレジストＰＭ
ＭＡがエッチング防止層１９となり、ｎ層１２がエッチ
ングされることはない。また、この開口部１６の幅がゲ
ート電極長となる。
グがオーバーエッチングとなってもフォトレジストＰＭ
ＭＡがエッチング防止層１９となり、ｎ層１２がエッチ
ングされることはない。また、この開口部１６の幅がゲ
ート電極長となる。
【００３０】最後に、プラズマ灰化法などによりフォト
レジストを除去した後、写真蝕刻法により開口部１６上
にゲート電極のパターニングを行い、所望のソース、ド
レイン間電流が得られるまで、例えばＨ3 ＰＯ4 系エッ
チング液でリセスエッチングを行う。その後、ゲート金
属として例えばＡｌを厚さ８００ｎｍ蒸着し、リフトオ
フを行ってゲート電極１５を形成し、図１（ｄ）に示す
電力用ＭＥＳＦＥＴが完成する。
レジストを除去した後、写真蝕刻法により開口部１６上
にゲート電極のパターニングを行い、所望のソース、ド
レイン間電流が得られるまで、例えばＨ3 ＰＯ4 系エッ
チング液でリセスエッチングを行う。その後、ゲート金
属として例えばＡｌを厚さ８００ｎｍ蒸着し、リフトオ
フを行ってゲート電極１５を形成し、図１（ｄ）に示す
電力用ＭＥＳＦＥＴが完成する。
【００３１】上記のようにして得られた電力用ＭＥＳＦ
ＥＴのゲート領域の形成に際しては、ＲＩＥのエッチン
グが部分的にオーバーエッチングとなっても、凹部１８
上に形成したエッチング防止層１９が、ＲＩＥによるｎ
層１２のエッチングを完全に防止できる。
ＥＴのゲート領域の形成に際しては、ＲＩＥのエッチン
グが部分的にオーバーエッチングとなっても、凹部１８
上に形成したエッチング防止層１９が、ＲＩＥによるｎ
層１２のエッチングを完全に防止できる。
【００３２】なお、上記実施の形態では、凹部１８の幅
を２μｍ、ゲート電極長を決定するフォトレジストの開
口部１６の幅を１μｍとしたが、何らこれらの値に限定
されることなく、所望のリセス幅、ゲート電極長が得ら
れるように変えてかまわない。また、凹部１８の形成を
ＲＩＥによるドライエッチングで行ったが、エッチング
の精密制御が可能であれば、Ｈ3 ＰＯ4 系エッチング液
などによるウェットエッチングで行ってもよい。
を２μｍ、ゲート電極長を決定するフォトレジストの開
口部１６の幅を１μｍとしたが、何らこれらの値に限定
されることなく、所望のリセス幅、ゲート電極長が得ら
れるように変えてかまわない。また、凹部１８の形成を
ＲＩＥによるドライエッチングで行ったが、エッチング
の精密制御が可能であれば、Ｈ3 ＰＯ4 系エッチング液
などによるウェットエッチングで行ってもよい。
【００３３】さらに、凹部１８上のエッチング防止層１
９としてフォトレジストＰＭＭＡを用いたが、これに限
定されることなく、例えばシリコン窒化膜（Ｓｉ
3 Ｎ4 ）などを用いてもよい。ただし、エッチング防止
層１９の材料を除去するときに、リフトオフ用スペーサ
に用いた絶縁膜が殆どエッチングされないことが条件で
ある。
９としてフォトレジストＰＭＭＡを用いたが、これに限
定されることなく、例えばシリコン窒化膜（Ｓｉ
3 Ｎ4 ）などを用いてもよい。ただし、エッチング防止
層１９の材料を除去するときに、リフトオフ用スペーサ
に用いた絶縁膜が殆どエッチングされないことが条件で
ある。
【００３４】また、凹部１８上にエッチング防止層１９
を形成した後の表面が、平坦であっても、平坦でなくて
もよい。
を形成した後の表面が、平坦であっても、平坦でなくて
もよい。
【００３５】
【発明の効果】以上述べたようにこの発明によれば、ソ
ース、ドレイン間電流にばらつきを生じることなく、高
周波特性に優れた電力用電界効果トランジスタを、高い
歩留まりで再現性よく製造することができる。
ース、ドレイン間電流にばらつきを生じることなく、高
周波特性に優れた電力用電界効果トランジスタを、高い
歩留まりで再現性よく製造することができる。
【図１】本発明の電力用電界効果トランジスタの製造工
程を工程順に示す断面図である。
程を工程順に示す断面図である。
【図２】従来例の電力用電界効果トランジスタの製造工
程を工程順に示す断面図である。
程を工程順に示す断面図である。
１０、２０…半絶縁性ＧａＡｓ基板 １１、２１…オーム性接触層（ｎ+ 層） １２、２２…動作層（ｎ層） １３、２３…ソース電極 １４、２４…ドレイン電極 １５、２５…ゲート電極 １７、２９…絶縁膜（ＳｉＯ2 ） １８…凹部 １６、２８…開口部 １９…エッチング防止層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (7)
- 【請求項１】 半導体基板表面の一部に動作層を形成す
る工程と、前記動作層の一部にエッチングを施して凹部
を形成する工程と、前記凹部表面にエッチング防止層を
形成する工程と、前記凹部と前記エッチング防止層とを
含む前記半導体基板表面に絶縁膜を形成する工程と、前
記エッチング防止層上の前記絶縁膜に異方性エッチング
を施して開口部を形成する工程と、前記エッチング防止
層を除去する工程と、前記絶縁膜の開口部にゲート電極
を形成する工程とを含むことを特徴とする電界効果トラ
ンジスタの製造方法。 - 【請求項２】 前記エッチング防止層形成により前記凹
部を平坦化することを特徴とする請求項１記載の電界効
果トランジスタの製造方法。 - 【請求項３】 前記エッチング防止層がフォトレジスト
より成ることを特徴とする請求項１記載の電界効果トラ
ンジスタの製造方法。 - 【請求項４】 前記エッチング防止層がシリコン窒化膜
より成ることを特徴とする請求項１記載の電界効果トラ
ンジスタの製造方法。 - 【請求項５】 前記エッチング防止層がポリメチルメタ
アクリレートより成ることを特徴とする請求項１記載の
電界効果トランジスタの製造方法。 - 【請求項６】 前記絶縁膜が二酸化シリコン膜より成る
ことを特徴とする請求項１記載の電界効果トランジスタ
の製造方法。 - 【請求項７】 前記ゲート電極がアルミニウムより成る
ことを特徴とする請求項１記載の電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11457596A JPH09298203A (ja) | 1996-05-09 | 1996-05-09 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11457596A JPH09298203A (ja) | 1996-05-09 | 1996-05-09 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09298203A true JPH09298203A (ja) | 1997-11-18 |
Family
ID=14641279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11457596A Pending JPH09298203A (ja) | 1996-05-09 | 1996-05-09 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09298203A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100310424B1 (ko) * | 1999-10-05 | 2001-09-29 | 김영환 | 반도체장치의 제조방법 |
| KR20190107379A (ko) * | 2018-03-12 | 2019-09-20 | 한국표준과학연구원 | 보호층을 이용한 패터닝 방법, 및 이를 이용한 소자 제조 방법 |
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1996
- 1996-05-09 JP JP11457596A patent/JPH09298203A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100310424B1 (ko) * | 1999-10-05 | 2001-09-29 | 김영환 | 반도체장치의 제조방법 |
| KR20190107379A (ko) * | 2018-03-12 | 2019-09-20 | 한국표준과학연구원 | 보호층을 이용한 패터닝 방법, 및 이를 이용한 소자 제조 방법 |
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