KR20190107379A - 보호층을 이용한 패터닝 방법, 및 이를 이용한 소자 제조 방법 - Google Patents
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Abstract
본 발명에 따른 패터닝 방법은 기판에 패터닝 대상 소재를 배치하는 단계, 섀도우 마스크를 배치하는 단계, 및 건식 식각 공정을 수행하는 단계를 포함하여 이루어진다. 특히 패터닝 대상 소재와 섀도우 마스크의 사이에는 보호층이 형성된다. 건식 식각 공정에 고분자 보호층을 적용함으로써, 식각 공정 중에 소재를 보호해 줄뿐 아니라, 섀도우 마스크와 소재 사이의 틈을 최소화시켜 과도한 식각을 방지할 수 있다.
Description
본 발명은 보호층을 이용한 패터닝 방법에 관한 것으로서, 더욱 상세하게는 섀도우 마스크를 이용한 건식 식각 공정에서 과도한 식각이 일어나는 것을 방지하면서 패턴을 형성할 수 있도록 한다.
반도체 소자 제작을 위한 회로 패턴 형성이나 박막(thin film) 패터닝을 위한 방법으로는 이 빔 리소그래피(E-beam lithography), 포토 리소그래피(Photo-lithography), 스텐실 리소그래피(stencil-lithography) 등이 있다.
이 빔 리소그래피와 포토 리소그래피는 미세 패턴 구현이 가능하지만 고비용과 공정 시간이 오래 걸리는 등의 단점이 존재한다. 즉, 전자 소자 제작에 가장 많이 사용되는 포토 리소그래피의 경우 포토 레지스트 코팅, UV 노광, 디벨롭 등 공정이 복잡하고 제작 시간이 오래 걸리며, 노광에 필요한 장비와 포토 레지스트가 고가이기 때문에 공정 비용이 높다.
포토 리소그래피 공정을 섀도우 마스크 기반의 스텐실 리소그래피 방법으로 대체하면, 제작 시간을 1/3 수준으로 줄일 수 있으며, 재사용 가능한 홀더 및 섀도우 마스크를 사용함으로써 공정 비용 또한 절감할 수 있다. 그러나, 패터닝이 필요한 소자의 제작 공정에서 섀도우 마스크와 소재(예: 박막) 사이의 틈으로 인해 소재가 과도하게 식각되어 패턴 구현이 어렵다는 한계가 존재한다.
도 1을 참조하여 섀도우 마스크를 이용한 패터닝 과정을 간략히 살펴보자면, 기판(21)에 패터닝 대상 소재(23, 2차원 소재)가 증착되고(a), 그 위에 패터닝용 섀도우 마스크(25)가 장착된다(b). 그리고 진공으로 유지되는 챔버 내에서 플라즈마(11)를 이용하여 건식 식각 공정을 진행함으로써 패턴이 형성되며(c), 섀도우 마스크(25)는 제거된다(d).
그런데 도 2에 도시된 예와 같이 패터닝 과정에서 섀도우 마스크(25)와 식각하고자 하는 소재(23) 사이의 틈으로 인하여, 섀도우 마스크(25)로 보호되어야 할 부분까지 식각이 진행되는 측면 식각(15) 문제가 발생한다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 섀도우 마스크를 이용한 건식 식각 공정에서 과도한 식각을 방지하여, 용이하게 패턴을 형성할 수 있도록 하는 보호층을 이용한 패터닝 방법, 및 이를 이용하여 소자를 제조하는 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 보호층을 이용한 패터닝 방법은, 기판에 패터닝 대상 소재를 배치하는 단계; 섀도우 마스크를 배치하는 단계; 및 건식 식각 공정을 수행하는 단계를 포함하여 이루어진다. 이때 상기 패터닝 대상 소재와 섀도우 마스크의 사이에는 상기 섀도우 마스크를 통해 가려진 영역의 식각을 방지하기 위한 보호층이 형성된다.
상기 섀도우 마스크는 스텐실 마스크로 구성될 수 있으며, 상기 보호층은 고분자 소재로 이루어질 수 있다.
본 발명에 따른 패터닝을 이용한 소자 제조 방법은. 패터닝 대상 소재 위에 보호층을 형성하고, 상기 보호층 위에 섀도우 마스크를 고정하는 단계; 패터닝을 위한 건식 식각 공정을 진행하는 단계; 상기 건식 식각 공정 후 상기 보호층을 제거하는 단계; 및 패터닝된 박막에 전극을 증착하는 단계를 포함하여 이루어진다.
특히, 상기 보호층은 상기 섀도우 마스크를 통해 가려진 영역의 식각을 방지하는 역할을 수행한다.
또한, 상기 보호층을 제거하는 단계는 고분자를 녹일 수 있는 유기용매를 이용하여 이루어질 수 있다.
본 발명은 섀도우 마스크를 이용한 건식 식각 공정에 고분자 보호층을 적용함으로써, 식각 공정 중에 소재를 보호해 줄뿐 아니라, 섀도우 마스크와 소재 사이의 틈을 최소화시켜 준다.
이에 따라, 섀도우 마스크를 이용한 건식 식각 공정에서 과도한 식각을 방지하여 원활하게 패턴을 형성할 수 있다.
보호층은 고분자의 종류, 두께, 건식 식각 조건 등을 변화시킴으로써 다양한 소재 패터닝에 적용될 수 있다. 그러므로, 전자 소자 제작 공정뿐 아니라 건식 식각 공정을 통한 패터닝이 필요한 다양한 공정에 적용할 수 있다.
도 1은 섀도우 마스크를 이용한 소재 패터닝 과정의 모식도,
도 2는 과도한 측면 식각이 일어나는 문제점을 설명하는 예,
도 3은 본 발명에 따른 보호층을 이용한 패터닝 방법의 일 실시예,
도 4는 보호층이 측면 식각을 방지하는 것을 설명하는 예,
도 5는 본 발명에 따른 패터닝을 이용한 소자 제조 방법의 일 실시예,
도 6은 공정에 이용되는 홀더의 예,
도 7은 고분자 보호층을 적용하는 실험을 통해 제작된 소자의 광학 이미지를 보인 것이다.
도 2는 과도한 측면 식각이 일어나는 문제점을 설명하는 예,
도 3은 본 발명에 따른 보호층을 이용한 패터닝 방법의 일 실시예,
도 4는 보호층이 측면 식각을 방지하는 것을 설명하는 예,
도 5는 본 발명에 따른 패터닝을 이용한 소자 제조 방법의 일 실시예,
도 6은 공정에 이용되는 홀더의 예,
도 7은 고분자 보호층을 적용하는 실험을 통해 제작된 소자의 광학 이미지를 보인 것이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에서 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 3은 본 발명에 따른 보호층을 이용한 패터닝 방법의 일 실시예를 보인 것으로서, 기판에 패터닝 대상 소재를 배치하는 단계(S51), 섀도우 마스크를 배치하는 단계(S52), 건식 식각 공정을 수행하는 단계(S53)를 포함하여 이루어진다.
여기서 섀도우 마스크(shadow mask)는 다양하게 구성될 수 있으며, 구체적인 예로서 스텐실 마스크로 구성될 수 있다.
스텐실 마스크를 이용하는 스텐실 리소그래피는 스텐실 패턴 형태로 물질을 증착하거나 식각하는 방법을 통칭하는 것으로서, 일반적으로 섀도우 마스크는 금속 재질의 판에 레이저로 패턴을 형성하여 제작되며, SUS, invar(Fe-Ni) 등이 이용될 수 있다.
특히, 본 발명에 따른 패터닝 방법에서는 패터닝 대상 소재와 섀도우 마스크의 사이에 보호층이 형성된다.
보호층은 섀도우 마스크를 통해 마스킹된 영역에 대한 과도한 식각을 방지하는 역할을 수행하며, 다양한 재질로 구성될 수 있다.
구체적인 예로서 보호층은 다양한 특성을 갖는 고분자 소재로 이루어질 수 있다. 예를 들어 보호층을 형성하는 고분자 소재는 PMMA(Poly(methyl methacrylate)), PVP(Polyvinylpyrrolidone) 등을 포함할 수 있다.
도 4는 보호층이 적용된 상태를 보인 예로서, 기판(21), 패터닝 대상 소재(23), 보호층(27), 섀도우 마스크(25)가 순서대로 적층된다.
즉, 패터닝 대상 소재(23)와 섀도우 마스크(25)의 사이에 보호층(27)이 형성되며, 보호층(27)은 섀도우 마스크(25)를 통해 가려진 영역에 대한 식각을 방지하는 역할을 수행하기 때문에, 불필요한 부분까지 식각이 진행되는 측면 식각 문제를 방지할 수 있게 된다.
도 5를 참조하여, 본 발명에 따라 소자를 제조하는 방법의 일 실시예를 설명하기로 한다.
먼저 기판상에 위치하는 패터닝 대상 소재 위에 보호층을 형성하고, 보호층 위에 섀도우 마스크를 고정한다(S71).
여기서 보호층은 위에서 설명한 바와 같이 섀도우 마스크를 통해 가려진 영역에 대한 식각을 방지하기 위한 것이다.
보호층은 PMMA나 PVP 등 유기용매에 잔여물(residue)이 거의 없이 녹는 모든 종류의 고분자 소재로 구성될 수 있으며, 플라즈마를 이용한 건식 식각 공정에 저항력이 강할수록 패턴 구현에 효과적이다.
이때 균일한 고분자 보호층을 형성하기 위하여, 스핀 코팅(spin-coating), 스프레이 코팅 등 다양한 코팅 방법을 사용할 수 있다.
또한, 건식 식각 공정에서는 기판과 섀도우 마스크를 고정하는 다양한 방법들이 사용될 수 있다. 특히, 홀더를 사용하는 경우 보호층이 코팅된 기판을 홀더에 장착하고 섀도우 마스크를 장착하여 고정할 수 있다.
단계 S71에서 보호층 위에 섀도우 마스크를 고정한 후에는 패터닝을 위한 건식 식각 공정을 진행한다(S72).
예를 들어, O2, CF4가스 또는 둘을 혼합한 가스 등를 이용하여 섀도우 마스크가 올려진 패터닝 대상 층을 건식 식각할 수 있다. 이때, RIE(Reactive Ion Etching) 등 다양한 건식 식각 방법이 이용될 수 있다. 또한, 식각하고자 하는 박막의 종류에 따라 가스의 종류 및 건식 식각 조건은 변할 수 있다.
단계 S72에서 건식 식각 공정이 이루어진 후에는 보호층을 제거한다(S73).
보호층 제거를 위한 방법은 다양하게 구성될 수 있다. 구체적인 예로서, 아세톤(acetone), 다이클로로메테인(dichloromethane, DCM) 등 고분자 보호층을 녹일 수 있는 유기용매를 이용하여 고분자 보호층을 제거할 수 있다. 이때 끓는점 이하로 유기용매를 가열해서 사용하거나, 어닐링(annealing)을 통한 고분자 제거 방법을 이용할 수도 있다.
고분자 보호층을 제거할 때는 패터닝용 섀도우 마스크가 고정된 상태로 수행하는 것이 바람직하다. 고분자 보호층을 녹이지 않고 섀도우 마스크를 물리적으로 제거하면, 고분자 보호층과 섀도우 마스크 사이의 접착력으로 인해 박막이 손상될 수 있기 때문이다.
그리고, 패턴된 박막에 전극을 증착한다(S74).
즉, 단계 S73을 통해 섀도우 마스크가 제거되고, 전극 증착용 섀도우 마스크를 장착하여 고정한 후, 이 빔 증착(E-beam evaporator), 열 증착(thermal evaporator), 스퍼터링(sputtering) 등 다양한 증착 방법을 이용하여 전극 증착을 수행할 수 있다.
도 6과 도 7을 참조하여, 고분자 보호층을 이용하여 소자를 제작하는 실험과 관련된 예를 살펴보기로 한다.
도 6은 섀도우 마스크를 장착할 수 있는 소자 제작용 홀더에 관한 예를 보인 것이고, 도 7은 MoS2 패턴 및 패턴된 MoS2를 이용하여 제작한 소자의 광학 이미지에 관한 예를 보인 것이다.
보호층을 활용하여 2차원 소재 기반의 전자 소자를 제작한 구체적인 실험 과정은 다음과 같다.
(1) CVD(Chemical Vapor Deposition) 방법으로 균일하게 증착된 2차원 소재(패터닝 대상 소재, 박막)를 준비(SiO2/Si 기판을 사용함).
(2) 상기 2차원 소재에 고분자 용액(PMMA 495 A5, Micro chem.)의 스핀 코팅을 수행하여 보호층 형성.
(3) 잔여 용매 제거를 위해 80도에서 3분 동안 baking 수행
(4) 패터닝용 섀도우 마스크(25-1)를 장착하고 홀더 덮개(61)를 고정
(5) 건식 식각(RIE)을 통해 패턴 형성
(6) 60도 아세톤에 홀더를 10분 이내로 담아 고분자 보호층 제거
(7) 패터닝용 섀도우 마스크가 제거된 후, 전극 증착용 섀도우 마스크를 장착하고 홀더 덮개를 고정함
(8) 전극 증착 수행
상기와 같은 조건으로 실험하되, 고분자 보호층을 형성하지 않은 경우에는 도 7a에 보인 바와 같이 패턴이 형성되지 않음을 확인할 수 있었다.
이것은 섀도우 마스크와 2차원 소재(박막) 사이의 간격으로 인해 섀도우 마스크가 박막을 보호해주지 못하므로, 섀도우 마스크에 의해 보호되어야 할 부분까지 식각이 진행되었기 때문이다.
그러나, 고분자 보호층을 적용한 상기 실험에서는 보호층에 의해 보호된 2차원 소재 패턴(23)이 보존되고(7b), 고분자 보호층 제거 후 패터닝된 2차원 소재(23-1)가 존재함을 확인할 수 있다(7c). 즉, 고분자 보호층이 측면 식각으로부터 보호하는 역할을 수행함이 확인되었다.
도 7d는 전극 증착용 섀도우 마스크가 장착된 상태를 보인 것이고, 도 7e는 전극 증착 후 섀도우 마스크를 제거한 상태를 보인 것이다. 여기서 전극은 Ti/Au로 형성되었다.
상기에서는 본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 기술적 특징이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것은 당업계에서 통상의 지식을 가진 자에게 명백한 것이다.
11: 플라즈마
21: 기판
23: 패터닝 대상 소재(박막)
25, 25-1: 섀도우 마스크
27: 보호층
61: 홀더 덮개
21: 기판
23: 패터닝 대상 소재(박막)
25, 25-1: 섀도우 마스크
27: 보호층
61: 홀더 덮개
Claims (8)
- 패터닝 방법에 있어서,
기판에 패터닝 대상 소재를 배치하는 단계;
섀도우 마스크를 배치하는 단계; 및
건식 식각 공정을 수행하는 단계를 포함하고,
상기 패터닝 대상 소재와 섀도우 마스크의 사이에는 상기 섀도우 마스크를 통해 가려진 영역의 식각을 방지하기 위한 보호층이 형성된 것을 특징으로 하는 보호층을 이용한 패터닝 방법.
- 제 1 항에 있어서,
상기 섀도우 마스크는 스텐실 마스크인 것을 특징으로 하는 보호층을 이용한 패터닝 방법.
- 제 1 항에 있어서,
상기 보호층은 고분자 소재로 이루어진 것을 특징으로 하는 보호층을 이용한 패터닝 방법.
- 제 3 항에 있어서,
상기 보호층을 형성하는 고분자 소재는 PMMA(Poly(methyl methacrylate)), 또는 PVP(Polyvinylpyrrolidone)를 포함하는 것을 특징으로 하는 섀도우 마스크를 이용한 패터닝 방법.
- 패터닝을 이용한 소자 제조 방법에 있어서,
패터닝 대상 소재 위에 보호층을 형성하고, 상기 보호층 위에 섀도우 마스크를 고정하는 단계;
패터닝을 위한 건식 식각 공정을 진행하는 단계;
상기 건식 식각 공정 후 상기 보호층을 제거하는 단계; 및
패터닝된 박막에 전극을 증착하는 단계를 포함하고,
상기 보호층은 상기 섀도우 마스크를 통해 가려진 영역의 식각을 방지하는 것을 특징으로 하는 패터닝을 이용한 소자 제조 방법.
- 제 5 항에 있어서,
상기 섀도우 마스크의 고정은 기판이 부착된 홀더를 통해 이루어지는 것을 특징으로 하는 패터닝을 이용한 소자 제조 방법.
- 제 5 항에 있어서,
상기 보호층은 고분자 소재로 이루어지는 것을 특징으로 하는 패터닝을 이용한 소자 제조 방법.
- 제 7 항에 있어서,
상기 보호층을 제거하는 단계는 고분자를 녹일 수 있는 유기용매를 이용하여 이루어지는 것을 특징으로 하는 패터닝을 이용한 소자 제조 방법.
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09298203A (ja) * | 1996-05-09 | 1997-11-18 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| KR20080000752A (ko) * | 2006-06-28 | 2008-01-03 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
| US20090111061A1 (en) * | 2007-10-30 | 2009-04-30 | Frank Hin Fai Chau | Methods of Minimizing Etch Undercut and Providing Clean Metal Liftoff |
| KR20090064649A (ko) * | 2007-12-17 | 2009-06-22 | 주식회사 티엔텍 | 패턴형성을 위한 에칭장치 |
| JP2009277720A (ja) * | 2008-05-12 | 2009-11-26 | Nec Electronics Corp | 半導体装置の製造方法及びエッチング装置 |
| KR20160116515A (ko) * | 2015-03-30 | 2016-10-10 | 엘지디스플레이 주식회사 | 표시 장치 |
-
2018
- 2018-03-12 KR KR1020180028568A patent/KR102102308B1/ko active IP Right Grant
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09298203A (ja) * | 1996-05-09 | 1997-11-18 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| KR20080000752A (ko) * | 2006-06-28 | 2008-01-03 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
| US20090111061A1 (en) * | 2007-10-30 | 2009-04-30 | Frank Hin Fai Chau | Methods of Minimizing Etch Undercut and Providing Clean Metal Liftoff |
| KR20090064649A (ko) * | 2007-12-17 | 2009-06-22 | 주식회사 티엔텍 | 패턴형성을 위한 에칭장치 |
| JP2009277720A (ja) * | 2008-05-12 | 2009-11-26 | Nec Electronics Corp | 半導体装置の製造方法及びエッチング装置 |
| KR20160116515A (ko) * | 2015-03-30 | 2016-10-10 | 엘지디스플레이 주식회사 | 표시 장치 |
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