JPH07335668A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH07335668A JPH07335668A JP13167694A JP13167694A JPH07335668A JP H07335668 A JPH07335668 A JP H07335668A JP 13167694 A JP13167694 A JP 13167694A JP 13167694 A JP13167694 A JP 13167694A JP H07335668 A JPH07335668 A JP H07335668A
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Abstract
(57)【要約】
【目的】 特に電力用電界効果トランジスタについて、
周波特性および製造歩留りの向上がはかれるゲート電極
の形成方法を提供する。 【構成】 半絶縁性基板の一部領域にイオン注入して形
成した、不純物層に動作層12,22を形成し、動作層
表面に第一の絶縁膜を形成し、その動作層上の一部にエ
ッチングを施し第一の開口166を設け、動作層の表面
に第一の絶縁膜よりもエッチング速度の大きい第二の絶
縁膜を形成し、第二の絶縁膜に対し第一の開口上にエッ
チングを施し第二の開口188を設け、第一の開口およ
び第二の開口を介して動作層にエッチングを施し凹部を
設けここにゲート電極15を形成する。
周波特性および製造歩留りの向上がはかれるゲート電極
の形成方法を提供する。 【構成】 半絶縁性基板の一部領域にイオン注入して形
成した、不純物層に動作層12,22を形成し、動作層
表面に第一の絶縁膜を形成し、その動作層上の一部にエ
ッチングを施し第一の開口166を設け、動作層の表面
に第一の絶縁膜よりもエッチング速度の大きい第二の絶
縁膜を形成し、第二の絶縁膜に対し第一の開口上にエッ
チングを施し第二の開口188を設け、第一の開口およ
び第二の開口を介して動作層にエッチングを施し凹部を
設けここにゲート電極15を形成する。
Description
【0001】
【産業上の利用分野】本発明は電界効果トランジスタの
製造方法に係わり、特に電力用電界効果トランジスタの
ゲート領域の形成方法を改良し、高周波特性の向上およ
び素子製造歩留りの向上を図る電界効果トランジスタの
製造方法に関する。
製造方法に係わり、特に電力用電界効果トランジスタの
ゲート領域の形成方法を改良し、高周波特性の向上およ
び素子製造歩留りの向上を図る電界効果トランジスタの
製造方法に関する。
【0002】
【従来の技術】一般に砒化ガリウム(GaAs)を用い
た電力用電界効果トランジスタ(電力用MES FE
T)において、ゲート電極は金属とN型半導体のショッ
トキ接合を利用したものが多く、その形成はホトレジス
トと絶縁膜等を組合わせてリフトオフ法に依っている。
以下に、ゲート電極をリフトオフ法により形成した電力
用MES FETの製造工程を説明する。
た電力用電界効果トランジスタ(電力用MES FE
T)において、ゲート電極は金属とN型半導体のショッ
トキ接合を利用したものが多く、その形成はホトレジス
トと絶縁膜等を組合わせてリフトオフ法に依っている。
以下に、ゲート電極をリフトオフ法により形成した電力
用MES FETの製造工程を説明する。
【0003】まず、図3(a)に示すようにGaAs半
絶縁性基板20上にイオン注入法によりオーム性接触層
(N+層)21、動作層(N層)22を形成する。
絶縁性基板20上にイオン注入法によりオーム性接触層
(N+層)21、動作層(N層)22を形成する。
【0004】次に、ソース電極23、ドレイン電極2
4、ゲート電極25形成のためのスペーサ用の絶縁膜と
して、例えば酸化膜(SiO2)26をCVD法により
厚さ500nm堆積する。続いてN+層21上に写真蝕
刻法でソース電極23、ドレイン電極24のパターニン
グを行ない、ソース、ドレイン金属として例えば金ゲル
マニウム(AuGe)を蒸着したのち、リフトオフを行
ない熱処理を施して図3(b)のソース電極23、ドレ
イン電極24を形成する。
4、ゲート電極25形成のためのスペーサ用の絶縁膜と
して、例えば酸化膜(SiO2)26をCVD法により
厚さ500nm堆積する。続いてN+層21上に写真蝕
刻法でソース電極23、ドレイン電極24のパターニン
グを行ない、ソース、ドレイン金属として例えば金ゲル
マニウム(AuGe)を蒸着したのち、リフトオフを行
ない熱処理を施して図3(b)のソース電極23、ドレ
イン電極24を形成する。
【0005】次に写真蝕刻法によりゲート領域が開口す
るようにホトレジストパターン27を形成し、このホト
レジストパターン27をマスクにしてSiO2 26を
例えば弗化アンモニウムNH4Fによりエッチングする
(図4(a))。ここでNH4FによるSiO2 26の
エッチングは、等方性エッチングであるため、ホトレジ
ストパター27に対してSiO2 26の厚さ以上サイ
ドエッチングされ、ひさし状の構造となり、これにより
リフトオフを容易にすることができる。
るようにホトレジストパターン27を形成し、このホト
レジストパターン27をマスクにしてSiO2 26を
例えば弗化アンモニウムNH4Fによりエッチングする
(図4(a))。ここでNH4FによるSiO2 26の
エッチングは、等方性エッチングであるため、ホトレジ
ストパター27に対してSiO2 26の厚さ以上サイ
ドエッチングされ、ひさし状の構造となり、これにより
リフトオフを容易にすることができる。
【0006】次に所望のソースドレイン間電流が得られ
るまで、例えば燐酸H3PO4系エッチング液で動作層2
2をリセスエッチングする。最後にゲート金属として例
えばアルミニウムAlを厚さ800nm蒸着し、リフト
オフを行なってゲート電極25を形成し、図4(b)に
示す電力用MES FETを完成する。
るまで、例えば燐酸H3PO4系エッチング液で動作層2
2をリセスエッチングする。最後にゲート金属として例
えばアルミニウムAlを厚さ800nm蒸着し、リフト
オフを行なってゲート電極25を形成し、図4(b)に
示す電力用MES FETを完成する。
【0007】
【発明が解決しようとする課題】上記従来の方法によっ
て形成された電力用MES FETは、リセス構造の採
用により動作層がフラットなFETに比べドレイン耐圧
が高く、高周波特性に優れている。しかし、この電力用
MES FETはSiO2 26のサイドエッチング量
によってリセス幅を決定するが、NH4F等を用いたウ
ェットエッチングではエッチング液の僅かな温度の違
い、またはエッチング時間の僅かな違い、またはSiO
2 26の厚さのばらつき等により、サイドエッチング
量にばらつきを生じ易くなる。その結果、リセス幅にば
らつきを生じ、ソース抵抗(Rs)、ゲート、ドレイン
間容量(Cgd)等にばらつきを生じ、素子特性の再現
性が悪く、素子歩留りが著しく低下する。
て形成された電力用MES FETは、リセス構造の採
用により動作層がフラットなFETに比べドレイン耐圧
が高く、高周波特性に優れている。しかし、この電力用
MES FETはSiO2 26のサイドエッチング量
によってリセス幅を決定するが、NH4F等を用いたウ
ェットエッチングではエッチング液の僅かな温度の違
い、またはエッチング時間の僅かな違い、またはSiO
2 26の厚さのばらつき等により、サイドエッチング
量にばらつきを生じ易くなる。その結果、リセス幅にば
らつきを生じ、ソース抵抗(Rs)、ゲート、ドレイン
間容量(Cgd)等にばらつきを生じ、素子特性の再現
性が悪く、素子歩留りが著しく低下する。
【0008】また、SiO2 26のエッチングをエッ
チングの精密制御可能な反応性イオンエッチング(RI
E)で行うと、その特徴である異方性エッチングが強い
ため、SiO2 26が十分にサイドエッチングされ
ず、その結果、ひさし状の構造が得られず、リフトオフ
が困難になり、素子の製造歩留りが著るしく低下する。
チングの精密制御可能な反応性イオンエッチング(RI
E)で行うと、その特徴である異方性エッチングが強い
ため、SiO2 26が十分にサイドエッチングされ
ず、その結果、ひさし状の構造が得られず、リフトオフ
が困難になり、素子の製造歩留りが著るしく低下する。
【0009】本発明は上記従来の問題点に鑑みてなされ
たもので、電界効果トランジスタ、特に電力用電界効果
トランジスタについて、周波特性および製造歩留りの向
上がはかれるゲート電極の形成方法を提供することを目
的とする。
たもので、電界効果トランジスタ、特に電力用電界効果
トランジスタについて、周波特性および製造歩留りの向
上がはかれるゲート電極の形成方法を提供することを目
的とする。
【0010】
【課題を解決するための手段】本発明に係る電界効果ト
ランジスタの製造方法は、半絶縁性基板の一部領域にイ
オン注入を施し不純物層を形成する工程と、前記不純物
層に熱処理を施して活性化させ動作層を形成する工程
と、前記動作層表面に第一の絶縁膜を形成する工程と、
前記第一の絶縁膜に対しその動作層上の一部にエッチン
グを施し第一の開口を設ける工程と、前記動作層の表面
に前記第一の絶縁膜よりもエッチング速度の大きい第二
の絶縁膜を形成する工程と、前記第二の絶縁膜に対し前
記第一の開口上にエッチングを施し第二の開口を設ける
工程と、前記第一の開口および第二の開口を介して前記
動作層にエッチングを施し凹部を設ける工程と、前記凹
部にゲート電極を形成する工程を含むことを特徴とす
る。
ランジスタの製造方法は、半絶縁性基板の一部領域にイ
オン注入を施し不純物層を形成する工程と、前記不純物
層に熱処理を施して活性化させ動作層を形成する工程
と、前記動作層表面に第一の絶縁膜を形成する工程と、
前記第一の絶縁膜に対しその動作層上の一部にエッチン
グを施し第一の開口を設ける工程と、前記動作層の表面
に前記第一の絶縁膜よりもエッチング速度の大きい第二
の絶縁膜を形成する工程と、前記第二の絶縁膜に対し前
記第一の開口上にエッチングを施し第二の開口を設ける
工程と、前記第一の開口および第二の開口を介して前記
動作層にエッチングを施し凹部を設ける工程と、前記凹
部にゲート電極を形成する工程を含むことを特徴とす
る。
【0011】また、前記第二の絶縁膜は等方性エッチン
グ可能な性質、および第一の絶縁膜は第二の絶縁膜のエ
ッチャントに対し該第二の絶縁膜のエッチング速度より
遅い性質を有することを特徴とするものである。
グ可能な性質、および第一の絶縁膜は第二の絶縁膜のエ
ッチャントに対し該第二の絶縁膜のエッチング速度より
遅い性質を有することを特徴とするものである。
【0012】
【作用】本発明は、まずGaAs半絶縁性基板表面にイ
オン注入法により、オーム性接触層および動作層を選択
的に形成した後、第一の絶縁膜を形成する。続いて動作
層表面上の一部の第一の絶縁膜をエッチングし開口を設
ける。この開口の幅がリセス幅を決定する。その後、ソ
ース電極、ドレイン電極、ゲート電極形成のためのリフ
トオフ用スペーサとなる第二の絶縁膜を形成し、第一の
絶縁膜の開口上にホトレジスト膜の開口を形成し、この
ホトレジスト膜の開口を介して第二の絶縁膜を等方性エ
ッチングし、ひさし状の構造を形成する。続いてリセス
エッチングを行なって凹部を形成し、この凹部内にゲー
ト電極を形成する。
オン注入法により、オーム性接触層および動作層を選択
的に形成した後、第一の絶縁膜を形成する。続いて動作
層表面上の一部の第一の絶縁膜をエッチングし開口を設
ける。この開口の幅がリセス幅を決定する。その後、ソ
ース電極、ドレイン電極、ゲート電極形成のためのリフ
トオフ用スペーサとなる第二の絶縁膜を形成し、第一の
絶縁膜の開口上にホトレジスト膜の開口を形成し、この
ホトレジスト膜の開口を介して第二の絶縁膜を等方性エ
ッチングし、ひさし状の構造を形成する。続いてリセス
エッチングを行なって凹部を形成し、この凹部内にゲー
ト電極を形成する。
【0013】上記方法によればリセス幅は第1の絶縁膜
の開口の幅で決定され、しかも第二の絶縁膜のエッチン
グでほとんどエッチングされないために、ゲート電極の
形成を従来と同様の方法に依りながらもリセス幅にばら
つきを生じることはなく、高周波特性に優れた電力用M
ES FETを高い歩留りで再現性良く製造できる。
の開口の幅で決定され、しかも第二の絶縁膜のエッチン
グでほとんどエッチングされないために、ゲート電極の
形成を従来と同様の方法に依りながらもリセス幅にばら
つきを生じることはなく、高周波特性に優れた電力用M
ES FETを高い歩留りで再現性良く製造できる。
【0014】
【実施例】以下、この発明の実施例につき図1および図
2を参照して説明する。
2を参照して説明する。
【0015】まず、GaAs半絶縁性基板10上にN+
層11形成予定域に例えば加速エネルギ120KeVと
250KeV、ドース量各2×1013cm-2の注入条件
でシリコン(Si)イオンを選択的に形成する。次にN
層12形成予定域に例えば加速エネルギ200KeV、
ドース量4×1012cm-2の注入条件でSiイオンを選
択的に注入する。続いて例えば温度850℃の条件でア
ニールを施し、Siイオンを活性化させN+層11、N
層12を形成する(図1(a))。
層11形成予定域に例えば加速エネルギ120KeVと
250KeV、ドース量各2×1013cm-2の注入条件
でシリコン(Si)イオンを選択的に形成する。次にN
層12形成予定域に例えば加速エネルギ200KeV、
ドース量4×1012cm-2の注入条件でSiイオンを選
択的に注入する。続いて例えば温度850℃の条件でア
ニールを施し、Siイオンを活性化させN+層11、N
層12を形成する(図1(a))。
【0016】次に、例えばプラズマCVD法により、第
一の絶縁膜としてシリコン窒化膜(Si3N4)19を例
えば100nm堆積する。次に、写真蝕刻法によりホト
レジスト膜18に例えば幅1μmの開口部(第一の開口
部)188を形成し、エッチングの精密制御可能なRI
EによりSi3N4膜19をエッチングする(図1
(b))。上記Si3N4膜19をエッチングしてN層1
2上に形成した開口部でリセス幅が決定されるが、RI
Eにより異方性エッチングするためサイドエッチングを
生じることはない。
一の絶縁膜としてシリコン窒化膜(Si3N4)19を例
えば100nm堆積する。次に、写真蝕刻法によりホト
レジスト膜18に例えば幅1μmの開口部(第一の開口
部)188を形成し、エッチングの精密制御可能なRI
EによりSi3N4膜19をエッチングする(図1
(b))。上記Si3N4膜19をエッチングしてN層1
2上に形成した開口部でリセス幅が決定されるが、RI
Eにより異方性エッチングするためサイドエッチングを
生じることはない。
【0017】次に、ホトレジスト膜18をプラズマ灰化
法により除去した後、ソース電極13、ドレイン電極1
4、ゲート電極15の各電極形成のためのリフトオフ用
スペーサとなる第二の絶縁膜としてシリコン酸化膜(S
iO2)17をCVD法により厚さ500nm堆積す
る。次にN+層11上のSiO2膜17上に写真蝕刻法で
ソース、ドレイン電極のパターニングを行なった後、A
uGeを蒸着しリフトオフを行ない、熱処理を施してソ
ース電極13、ドレイン電極14を形成する。次にSi
3N4膜19の開口部上のSiO2膜17上に写真蝕刻法
によりゲート電極のパターニングを行ない、例えばホト
レジスト膜16に幅0.7μmの開口部(第二の開口
部)166を形成する。次に前記開口部166を介して
SiO2膜17のエッチングを例えばNH4Fのエッチン
グ液を用いて行ない、図1(c)に示す構造が得られ
る。ここでNH4FによるSiO2膜17のエッチングは
等方性エッチングのため、十分なサイドエッチング量が
得られる。また、この時Si3N4膜19は、SiO2膜
17との性質の違いからほとんどエッチングされない。
次に所望のソース・ドレイン間電流が得られるまで例え
ばH3PO4素エッチング液でリセスエッチングを行ない
凹部を形成する。
法により除去した後、ソース電極13、ドレイン電極1
4、ゲート電極15の各電極形成のためのリフトオフ用
スペーサとなる第二の絶縁膜としてシリコン酸化膜(S
iO2)17をCVD法により厚さ500nm堆積す
る。次にN+層11上のSiO2膜17上に写真蝕刻法で
ソース、ドレイン電極のパターニングを行なった後、A
uGeを蒸着しリフトオフを行ない、熱処理を施してソ
ース電極13、ドレイン電極14を形成する。次にSi
3N4膜19の開口部上のSiO2膜17上に写真蝕刻法
によりゲート電極のパターニングを行ない、例えばホト
レジスト膜16に幅0.7μmの開口部(第二の開口
部)166を形成する。次に前記開口部166を介して
SiO2膜17のエッチングを例えばNH4Fのエッチン
グ液を用いて行ない、図1(c)に示す構造が得られ
る。ここでNH4FによるSiO2膜17のエッチングは
等方性エッチングのため、十分なサイドエッチング量が
得られる。また、この時Si3N4膜19は、SiO2膜
17との性質の違いからほとんどエッチングされない。
次に所望のソース・ドレイン間電流が得られるまで例え
ばH3PO4素エッチング液でリセスエッチングを行ない
凹部を形成する。
【0018】最後にゲート金属として例えばAlを厚さ
800nm蒸着し、リフトオフを行なってゲート電極1
5を形成し図2に示す電力用MES FETを完成す
る。
800nm蒸着し、リフトオフを行なってゲート電極1
5を形成し図2に示す電力用MES FETを完成す
る。
【0019】叙上の如くして得られた電力用MES F
ETのリセス幅は第一の絶縁膜のSi3N4膜19の開口
の幅で決定され、リフトオフ用スペーサの第二の絶縁膜
のSiO2膜17のサイドエッチング量に依らないた
め、リセス幅のばらつきを極力小さくできる。
ETのリセス幅は第一の絶縁膜のSi3N4膜19の開口
の幅で決定され、リフトオフ用スペーサの第二の絶縁膜
のSiO2膜17のサイドエッチング量に依らないた
め、リセス幅のばらつきを極力小さくできる。
【0020】なお、上記実施例ではSi3N4膜19の開
口部の幅を1μm、ゲート電極のホトレジスト膜18の
開口部(第一の開口部)188の幅を0.7μmとした
が何らこれらの値に限定されることなく、所望のリセス
幅、ゲート長が得られるように変えて構わない。また、
第一の絶縁膜にSi3N4膜19、第二の絶縁膜にSiO
2膜17を用いたがこれらの種類に限定されることはな
い。例えば第一の絶縁膜にSiON膜等を用いても良
い。ただし、第二の絶縁膜は等方性エッチング可能なこ
とと、第二の絶縁膜のエッチャントに対し、第一の絶縁
膜がほとんどエッチングされないことが条件となる。
口部の幅を1μm、ゲート電極のホトレジスト膜18の
開口部(第一の開口部)188の幅を0.7μmとした
が何らこれらの値に限定されることなく、所望のリセス
幅、ゲート長が得られるように変えて構わない。また、
第一の絶縁膜にSi3N4膜19、第二の絶縁膜にSiO
2膜17を用いたがこれらの種類に限定されることはな
い。例えば第一の絶縁膜にSiON膜等を用いても良
い。ただし、第二の絶縁膜は等方性エッチング可能なこ
とと、第二の絶縁膜のエッチャントに対し、第一の絶縁
膜がほとんどエッチングされないことが条件となる。
【0021】
【発明の効果】以上述べたようにこの発明によれば、リ
セス幅は第二の絶縁膜と性質の違う第一の絶縁膜の開口
部の幅で決定することにより、ゲート電極の形成を従来
と同じリフトオフ方法に依りながらも、リセス幅にばら
つきを生じることなく、高周波特性に優れた電力用ME
S FETを高い歩留りで再現性良く製造することがで
きる。
セス幅は第二の絶縁膜と性質の違う第一の絶縁膜の開口
部の幅で決定することにより、ゲート電極の形成を従来
と同じリフトオフ方法に依りながらも、リセス幅にばら
つきを生じることなく、高周波特性に優れた電力用ME
S FETを高い歩留りで再現性良く製造することがで
きる。
【図1】(a)ないし(c)は本発明に係る一実施例の
電力用MES FETの製造方法について一部を工程順
に示すいずれも断面図。
電力用MES FETの製造方法について一部を工程順
に示すいずれも断面図。
【図2】本発明に係る一実施例の電力用MES FET
の製造方法の一部を図1に引続き示す断面図。
の製造方法の一部を図1に引続き示す断面図。
【図3】(a)および(b)は従来例の電力用MES
FETの製造方法の一部を工程順に示すいずれも断面
図。
FETの製造方法の一部を工程順に示すいずれも断面
図。
【図4】(a)および(b)は従来例の電力用MES
FETの製造方法の一部を図3に引続き工程順に示すい
ずれも断面図。
FETの製造方法の一部を図3に引続き工程順に示すい
ずれも断面図。
10,20…GaAs半絶縁性基板 11,21…オーム性接触層(N+層) 12,22…動作層(N層) 13,23…ソース電極 14,24…ドレイン電極 15,25…ゲート電極 16,18,27…ホトレジスト膜 17,26…SiO2膜 19…Si3N4膜 166…第一の開口部(第一の絶縁膜の開口部) 188…第二の開口部(第二の絶縁膜の開口部)
Claims (1)
- 【請求項1】 半絶縁性基板の一部領域にイオン注入を
施し不純物層を形成する工程と、前記不純物層に熱処理
を施して活性化させ動作層を形成する工程と、前記動作
層表面に第一の絶縁膜を形成する工程と、前記第一の絶
縁膜に対しその動作層上の一部にエッチングを施し第一
の開口を設ける工程と、前記動作層の表面に前記第一の
絶縁膜よりもエッチング速度の大きい第二の絶縁膜を形
成する工程と、前記第二の絶縁膜に対し前記第一の開口
上にエッチングを施し第二の開口を設ける工程と、前記
第一の開口および第二の開口を介して前記動作層にエッ
チングを施し凹部を設ける工程と、前記凹部にゲート電
極を形成する工程を含むことを特徴とする電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13167694A JPH07335668A (ja) | 1994-06-14 | 1994-06-14 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13167694A JPH07335668A (ja) | 1994-06-14 | 1994-06-14 | 電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07335668A true JPH07335668A (ja) | 1995-12-22 |
Family
ID=15063624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13167694A Pending JPH07335668A (ja) | 1994-06-14 | 1994-06-14 | 電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07335668A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7235445B2 (en) | 2004-06-11 | 2007-06-26 | Samsung Electronics Co., Ltd | Methods of forming device with recessed gate electrodes |
-
1994
- 1994-06-14 JP JP13167694A patent/JPH07335668A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7235445B2 (en) | 2004-06-11 | 2007-06-26 | Samsung Electronics Co., Ltd | Methods of forming device with recessed gate electrodes |
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