JPH07335668A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH07335668A JPH07335668A JP13167694A JP13167694A JPH07335668A JP H07335668 A JPH07335668 A JP H07335668A JP 13167694 A JP13167694 A JP 13167694A JP 13167694 A JP13167694 A JP 13167694A JP H07335668 A JPH07335668 A JP H07335668A
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Abstract
(57)【要約】
【目的】 特に電力用電界効果トランジスタについて、
周波特性および製造歩留りの向上がはかれるゲート電極
の形成方法を提供する。 【構成】 半絶縁性基板の一部領域にイオン注入して形
成した、不純物層に動作層１２，２２を形成し、動作層
表面に第一の絶縁膜を形成し、その動作層上の一部にエ
ッチングを施し第一の開口１６６を設け、動作層の表面
に第一の絶縁膜よりもエッチング速度の大きい第二の絶
縁膜を形成し、第二の絶縁膜に対し第一の開口上にエッ
チングを施し第二の開口１８８を設け、第一の開口およ
び第二の開口を介して動作層にエッチングを施し凹部を
設けここにゲート電極１５を形成する。
周波特性および製造歩留りの向上がはかれるゲート電極
の形成方法を提供する。 【構成】 半絶縁性基板の一部領域にイオン注入して形
成した、不純物層に動作層１２，２２を形成し、動作層
表面に第一の絶縁膜を形成し、その動作層上の一部にエ
ッチングを施し第一の開口１６６を設け、動作層の表面
に第一の絶縁膜よりもエッチング速度の大きい第二の絶
縁膜を形成し、第二の絶縁膜に対し第一の開口上にエッ
チングを施し第二の開口１８８を設け、第一の開口およ
び第二の開口を介して動作層にエッチングを施し凹部を
設けここにゲート電極１５を形成する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタの
製造方法に係わり、特に電力用電界効果トランジスタの
ゲート領域の形成方法を改良し、高周波特性の向上およ
び素子製造歩留りの向上を図る電界効果トランジスタの
製造方法に関する。
製造方法に係わり、特に電力用電界効果トランジスタの
ゲート領域の形成方法を改良し、高周波特性の向上およ
び素子製造歩留りの向上を図る電界効果トランジスタの
製造方法に関する。
【０００２】
【従来の技術】一般に砒化ガリウム（ＧａＡｓ）を用い
た電力用電界効果トランジスタ（電力用ＭＥＳ ＦＥ
Ｔ）において、ゲート電極は金属とＮ型半導体のショッ
トキ接合を利用したものが多く、その形成はホトレジス
トと絶縁膜等を組合わせてリフトオフ法に依っている。
以下に、ゲート電極をリフトオフ法により形成した電力
用ＭＥＳ ＦＥＴの製造工程を説明する。
た電力用電界効果トランジスタ（電力用ＭＥＳ ＦＥ
Ｔ）において、ゲート電極は金属とＮ型半導体のショッ
トキ接合を利用したものが多く、その形成はホトレジス
トと絶縁膜等を組合わせてリフトオフ法に依っている。
以下に、ゲート電極をリフトオフ法により形成した電力
用ＭＥＳ ＦＥＴの製造工程を説明する。
【０００３】まず、図３（ａ）に示すようにＧａＡｓ半
絶縁性基板２０上にイオン注入法によりオーム性接触層
（Ｎ+層）２１、動作層（Ｎ層）２２を形成する。
絶縁性基板２０上にイオン注入法によりオーム性接触層
（Ｎ+層）２１、動作層（Ｎ層）２２を形成する。
【０００４】次に、ソース電極２３、ドレイン電極２
４、ゲート電極２５形成のためのスペーサ用の絶縁膜と
して、例えば酸化膜（ＳｉＯ2）２６をＣＶＤ法により
厚さ５００ｎｍ堆積する。続いてＮ+層２１上に写真蝕
刻法でソース電極２３、ドレイン電極２４のパターニン
グを行ない、ソース、ドレイン金属として例えば金ゲル
マニウム（ＡｕＧｅ）を蒸着したのち、リフトオフを行
ない熱処理を施して図３（ｂ）のソース電極２３、ドレ
イン電極２４を形成する。
４、ゲート電極２５形成のためのスペーサ用の絶縁膜と
して、例えば酸化膜（ＳｉＯ2）２６をＣＶＤ法により
厚さ５００ｎｍ堆積する。続いてＮ+層２１上に写真蝕
刻法でソース電極２３、ドレイン電極２４のパターニン
グを行ない、ソース、ドレイン金属として例えば金ゲル
マニウム（ＡｕＧｅ）を蒸着したのち、リフトオフを行
ない熱処理を施して図３（ｂ）のソース電極２３、ドレ
イン電極２４を形成する。
【０００５】次に写真蝕刻法によりゲート領域が開口す
るようにホトレジストパターン２７を形成し、このホト
レジストパターン２７をマスクにしてＳｉＯ2 ２６を
例えば弗化アンモニウムＮＨ4Ｆによりエッチングする
（図４（ａ））。ここでＮＨ4ＦによるＳｉＯ2 ２６の
エッチングは、等方性エッチングであるため、ホトレジ
ストパター２７に対してＳｉＯ2 ２６の厚さ以上サイ
ドエッチングされ、ひさし状の構造となり、これにより
リフトオフを容易にすることができる。
るようにホトレジストパターン２７を形成し、このホト
レジストパターン２７をマスクにしてＳｉＯ2 ２６を
例えば弗化アンモニウムＮＨ4Ｆによりエッチングする
（図４（ａ））。ここでＮＨ4ＦによるＳｉＯ2 ２６の
エッチングは、等方性エッチングであるため、ホトレジ
ストパター２７に対してＳｉＯ2 ２６の厚さ以上サイ
ドエッチングされ、ひさし状の構造となり、これにより
リフトオフを容易にすることができる。
【０００６】次に所望のソースドレイン間電流が得られ
るまで、例えば燐酸Ｈ3ＰＯ4系エッチング液で動作層２
２をリセスエッチングする。最後にゲート金属として例
えばアルミニウムＡｌを厚さ８００ｎｍ蒸着し、リフト
オフを行なってゲート電極２５を形成し、図４（ｂ）に
示す電力用ＭＥＳ ＦＥＴを完成する。
るまで、例えば燐酸Ｈ3ＰＯ4系エッチング液で動作層２
２をリセスエッチングする。最後にゲート金属として例
えばアルミニウムＡｌを厚さ８００ｎｍ蒸着し、リフト
オフを行なってゲート電極２５を形成し、図４（ｂ）に
示す電力用ＭＥＳ ＦＥＴを完成する。
【０００７】
【発明が解決しようとする課題】上記従来の方法によっ
て形成された電力用ＭＥＳ ＦＥＴは、リセス構造の採
用により動作層がフラットなＦＥＴに比べドレイン耐圧
が高く、高周波特性に優れている。しかし、この電力用
ＭＥＳ ＦＥＴはＳｉＯ2 ２６のサイドエッチング量
によってリセス幅を決定するが、ＮＨ4Ｆ等を用いたウ
ェットエッチングではエッチング液の僅かな温度の違
い、またはエッチング時間の僅かな違い、またはＳｉＯ
2 ２６の厚さのばらつき等により、サイドエッチング
量にばらつきを生じ易くなる。その結果、リセス幅にば
らつきを生じ、ソース抵抗（Ｒｓ）、ゲート、ドレイン
間容量（Ｃｇｄ）等にばらつきを生じ、素子特性の再現
性が悪く、素子歩留りが著しく低下する。
て形成された電力用ＭＥＳ ＦＥＴは、リセス構造の採
用により動作層がフラットなＦＥＴに比べドレイン耐圧
が高く、高周波特性に優れている。しかし、この電力用
ＭＥＳ ＦＥＴはＳｉＯ2 ２６のサイドエッチング量
によってリセス幅を決定するが、ＮＨ4Ｆ等を用いたウ
ェットエッチングではエッチング液の僅かな温度の違
い、またはエッチング時間の僅かな違い、またはＳｉＯ
2 ２６の厚さのばらつき等により、サイドエッチング
量にばらつきを生じ易くなる。その結果、リセス幅にば
らつきを生じ、ソース抵抗（Ｒｓ）、ゲート、ドレイン
間容量（Ｃｇｄ）等にばらつきを生じ、素子特性の再現
性が悪く、素子歩留りが著しく低下する。
【０００８】また、ＳｉＯ2 ２６のエッチングをエッ
チングの精密制御可能な反応性イオンエッチング（ＲＩ
Ｅ）で行うと、その特徴である異方性エッチングが強い
ため、ＳｉＯ2 ２６が十分にサイドエッチングされ
ず、その結果、ひさし状の構造が得られず、リフトオフ
が困難になり、素子の製造歩留りが著るしく低下する。
チングの精密制御可能な反応性イオンエッチング（ＲＩ
Ｅ）で行うと、その特徴である異方性エッチングが強い
ため、ＳｉＯ2 ２６が十分にサイドエッチングされ
ず、その結果、ひさし状の構造が得られず、リフトオフ
が困難になり、素子の製造歩留りが著るしく低下する。
【０００９】本発明は上記従来の問題点に鑑みてなされ
たもので、電界効果トランジスタ、特に電力用電界効果
トランジスタについて、周波特性および製造歩留りの向
上がはかれるゲート電極の形成方法を提供することを目
的とする。
たもので、電界効果トランジスタ、特に電力用電界効果
トランジスタについて、周波特性および製造歩留りの向
上がはかれるゲート電極の形成方法を提供することを目
的とする。
【００１０】
【課題を解決するための手段】本発明に係る電界効果ト
ランジスタの製造方法は、半絶縁性基板の一部領域にイ
オン注入を施し不純物層を形成する工程と、前記不純物
層に熱処理を施して活性化させ動作層を形成する工程
と、前記動作層表面に第一の絶縁膜を形成する工程と、
前記第一の絶縁膜に対しその動作層上の一部にエッチン
グを施し第一の開口を設ける工程と、前記動作層の表面
に前記第一の絶縁膜よりもエッチング速度の大きい第二
の絶縁膜を形成する工程と、前記第二の絶縁膜に対し前
記第一の開口上にエッチングを施し第二の開口を設ける
工程と、前記第一の開口および第二の開口を介して前記
動作層にエッチングを施し凹部を設ける工程と、前記凹
部にゲート電極を形成する工程を含むことを特徴とす
る。
ランジスタの製造方法は、半絶縁性基板の一部領域にイ
オン注入を施し不純物層を形成する工程と、前記不純物
層に熱処理を施して活性化させ動作層を形成する工程
と、前記動作層表面に第一の絶縁膜を形成する工程と、
前記第一の絶縁膜に対しその動作層上の一部にエッチン
グを施し第一の開口を設ける工程と、前記動作層の表面
に前記第一の絶縁膜よりもエッチング速度の大きい第二
の絶縁膜を形成する工程と、前記第二の絶縁膜に対し前
記第一の開口上にエッチングを施し第二の開口を設ける
工程と、前記第一の開口および第二の開口を介して前記
動作層にエッチングを施し凹部を設ける工程と、前記凹
部にゲート電極を形成する工程を含むことを特徴とす
る。
【００１１】また、前記第二の絶縁膜は等方性エッチン
グ可能な性質、および第一の絶縁膜は第二の絶縁膜のエ
ッチャントに対し該第二の絶縁膜のエッチング速度より
遅い性質を有することを特徴とするものである。
グ可能な性質、および第一の絶縁膜は第二の絶縁膜のエ
ッチャントに対し該第二の絶縁膜のエッチング速度より
遅い性質を有することを特徴とするものである。
【００１２】
【作用】本発明は、まずＧａＡｓ半絶縁性基板表面にイ
オン注入法により、オーム性接触層および動作層を選択
的に形成した後、第一の絶縁膜を形成する。続いて動作
層表面上の一部の第一の絶縁膜をエッチングし開口を設
ける。この開口の幅がリセス幅を決定する。その後、ソ
ース電極、ドレイン電極、ゲート電極形成のためのリフ
トオフ用スペーサとなる第二の絶縁膜を形成し、第一の
絶縁膜の開口上にホトレジスト膜の開口を形成し、この
ホトレジスト膜の開口を介して第二の絶縁膜を等方性エ
ッチングし、ひさし状の構造を形成する。続いてリセス
エッチングを行なって凹部を形成し、この凹部内にゲー
ト電極を形成する。
オン注入法により、オーム性接触層および動作層を選択
的に形成した後、第一の絶縁膜を形成する。続いて動作
層表面上の一部の第一の絶縁膜をエッチングし開口を設
ける。この開口の幅がリセス幅を決定する。その後、ソ
ース電極、ドレイン電極、ゲート電極形成のためのリフ
トオフ用スペーサとなる第二の絶縁膜を形成し、第一の
絶縁膜の開口上にホトレジスト膜の開口を形成し、この
ホトレジスト膜の開口を介して第二の絶縁膜を等方性エ
ッチングし、ひさし状の構造を形成する。続いてリセス
エッチングを行なって凹部を形成し、この凹部内にゲー
ト電極を形成する。
【００１３】上記方法によればリセス幅は第１の絶縁膜
の開口の幅で決定され、しかも第二の絶縁膜のエッチン
グでほとんどエッチングされないために、ゲート電極の
形成を従来と同様の方法に依りながらもリセス幅にばら
つきを生じることはなく、高周波特性に優れた電力用Ｍ
ＥＳ ＦＥＴを高い歩留りで再現性良く製造できる。
の開口の幅で決定され、しかも第二の絶縁膜のエッチン
グでほとんどエッチングされないために、ゲート電極の
形成を従来と同様の方法に依りながらもリセス幅にばら
つきを生じることはなく、高周波特性に優れた電力用Ｍ
ＥＳ ＦＥＴを高い歩留りで再現性良く製造できる。
【００１４】
【実施例】以下、この発明の実施例につき図１および図
２を参照して説明する。
２を参照して説明する。
【００１５】まず、ＧａＡｓ半絶縁性基板１０上にＮ+
層１１形成予定域に例えば加速エネルギ１２０ＫｅＶと
２５０ＫｅＶ、ドース量各２×１０13ｃｍ-2の注入条件
でシリコン（Ｓｉ）イオンを選択的に形成する。次にＮ
層１２形成予定域に例えば加速エネルギ２００ＫｅＶ、
ドース量４×１０12ｃｍ-2の注入条件でＳｉイオンを選
択的に注入する。続いて例えば温度８５０℃の条件でア
ニールを施し、Ｓｉイオンを活性化させＮ+層１１、Ｎ
層１２を形成する（図１（ａ））。
層１１形成予定域に例えば加速エネルギ１２０ＫｅＶと
２５０ＫｅＶ、ドース量各２×１０13ｃｍ-2の注入条件
でシリコン（Ｓｉ）イオンを選択的に形成する。次にＮ
層１２形成予定域に例えば加速エネルギ２００ＫｅＶ、
ドース量４×１０12ｃｍ-2の注入条件でＳｉイオンを選
択的に注入する。続いて例えば温度８５０℃の条件でア
ニールを施し、Ｓｉイオンを活性化させＮ+層１１、Ｎ
層１２を形成する（図１（ａ））。
【００１６】次に、例えばプラズマＣＶＤ法により、第
一の絶縁膜としてシリコン窒化膜（Ｓｉ3Ｎ4）１９を例
えば１００ｎｍ堆積する。次に、写真蝕刻法によりホト
レジスト膜１８に例えば幅１μｍの開口部（第一の開口
部）１８８を形成し、エッチングの精密制御可能なＲＩ
ＥによりＳｉ3Ｎ4膜１９をエッチングする（図１
（ｂ））。上記Ｓｉ3Ｎ4膜１９をエッチングしてＮ層１
２上に形成した開口部でリセス幅が決定されるが、ＲＩ
Ｅにより異方性エッチングするためサイドエッチングを
生じることはない。
一の絶縁膜としてシリコン窒化膜（Ｓｉ3Ｎ4）１９を例
えば１００ｎｍ堆積する。次に、写真蝕刻法によりホト
レジスト膜１８に例えば幅１μｍの開口部（第一の開口
部）１８８を形成し、エッチングの精密制御可能なＲＩ
ＥによりＳｉ3Ｎ4膜１９をエッチングする（図１
（ｂ））。上記Ｓｉ3Ｎ4膜１９をエッチングしてＮ層１
２上に形成した開口部でリセス幅が決定されるが、ＲＩ
Ｅにより異方性エッチングするためサイドエッチングを
生じることはない。
【００１７】次に、ホトレジスト膜１８をプラズマ灰化
法により除去した後、ソース電極１３、ドレイン電極１
４、ゲート電極１５の各電極形成のためのリフトオフ用
スペーサとなる第二の絶縁膜としてシリコン酸化膜（Ｓ
ｉＯ2）１７をＣＶＤ法により厚さ５００ｎｍ堆積す
る。次にＮ+層１１上のＳｉＯ2膜１７上に写真蝕刻法で
ソース、ドレイン電極のパターニングを行なった後、Ａ
ｕＧｅを蒸着しリフトオフを行ない、熱処理を施してソ
ース電極１３、ドレイン電極１４を形成する。次にＳｉ
3Ｎ4膜１９の開口部上のＳｉＯ2膜１７上に写真蝕刻法
によりゲート電極のパターニングを行ない、例えばホト
レジスト膜１６に幅０．７μｍの開口部（第二の開口
部）１６６を形成する。次に前記開口部１６６を介して
ＳｉＯ2膜１７のエッチングを例えばＮＨ4Ｆのエッチン
グ液を用いて行ない、図１（ｃ）に示す構造が得られ
る。ここでＮＨ4ＦによるＳｉＯ2膜１７のエッチングは
等方性エッチングのため、十分なサイドエッチング量が
得られる。また、この時Ｓｉ3Ｎ4膜１９は、ＳｉＯ2膜
１７との性質の違いからほとんどエッチングされない。
次に所望のソース・ドレイン間電流が得られるまで例え
ばＨ3ＰＯ4素エッチング液でリセスエッチングを行ない
凹部を形成する。
法により除去した後、ソース電極１３、ドレイン電極１
４、ゲート電極１５の各電極形成のためのリフトオフ用
スペーサとなる第二の絶縁膜としてシリコン酸化膜（Ｓ
ｉＯ2）１７をＣＶＤ法により厚さ５００ｎｍ堆積す
る。次にＮ+層１１上のＳｉＯ2膜１７上に写真蝕刻法で
ソース、ドレイン電極のパターニングを行なった後、Ａ
ｕＧｅを蒸着しリフトオフを行ない、熱処理を施してソ
ース電極１３、ドレイン電極１４を形成する。次にＳｉ
3Ｎ4膜１９の開口部上のＳｉＯ2膜１７上に写真蝕刻法
によりゲート電極のパターニングを行ない、例えばホト
レジスト膜１６に幅０．７μｍの開口部（第二の開口
部）１６６を形成する。次に前記開口部１６６を介して
ＳｉＯ2膜１７のエッチングを例えばＮＨ4Ｆのエッチン
グ液を用いて行ない、図１（ｃ）に示す構造が得られ
る。ここでＮＨ4ＦによるＳｉＯ2膜１７のエッチングは
等方性エッチングのため、十分なサイドエッチング量が
得られる。また、この時Ｓｉ3Ｎ4膜１９は、ＳｉＯ2膜
１７との性質の違いからほとんどエッチングされない。
次に所望のソース・ドレイン間電流が得られるまで例え
ばＨ3ＰＯ4素エッチング液でリセスエッチングを行ない
凹部を形成する。
【００１８】最後にゲート金属として例えばＡｌを厚さ
８００ｎｍ蒸着し、リフトオフを行なってゲート電極１
５を形成し図２に示す電力用ＭＥＳ ＦＥＴを完成す
る。
８００ｎｍ蒸着し、リフトオフを行なってゲート電極１
５を形成し図２に示す電力用ＭＥＳ ＦＥＴを完成す
る。
【００１９】叙上の如くして得られた電力用ＭＥＳ Ｆ
ＥＴのリセス幅は第一の絶縁膜のＳｉ3Ｎ4膜１９の開口
の幅で決定され、リフトオフ用スペーサの第二の絶縁膜
のＳｉＯ2膜１７のサイドエッチング量に依らないた
め、リセス幅のばらつきを極力小さくできる。
ＥＴのリセス幅は第一の絶縁膜のＳｉ3Ｎ4膜１９の開口
の幅で決定され、リフトオフ用スペーサの第二の絶縁膜
のＳｉＯ2膜１７のサイドエッチング量に依らないた
め、リセス幅のばらつきを極力小さくできる。
【００２０】なお、上記実施例ではＳｉ3Ｎ4膜１９の開
口部の幅を１μｍ、ゲート電極のホトレジスト膜１８の
開口部（第一の開口部）１８８の幅を０．７μｍとした
が何らこれらの値に限定されることなく、所望のリセス
幅、ゲート長が得られるように変えて構わない。また、
第一の絶縁膜にＳｉ3Ｎ4膜１９、第二の絶縁膜にＳｉＯ
2膜１７を用いたがこれらの種類に限定されることはな
い。例えば第一の絶縁膜にＳｉＯＮ膜等を用いても良
い。ただし、第二の絶縁膜は等方性エッチング可能なこ
とと、第二の絶縁膜のエッチャントに対し、第一の絶縁
膜がほとんどエッチングされないことが条件となる。
口部の幅を１μｍ、ゲート電極のホトレジスト膜１８の
開口部（第一の開口部）１８８の幅を０．７μｍとした
が何らこれらの値に限定されることなく、所望のリセス
幅、ゲート長が得られるように変えて構わない。また、
第一の絶縁膜にＳｉ3Ｎ4膜１９、第二の絶縁膜にＳｉＯ
2膜１７を用いたがこれらの種類に限定されることはな
い。例えば第一の絶縁膜にＳｉＯＮ膜等を用いても良
い。ただし、第二の絶縁膜は等方性エッチング可能なこ
とと、第二の絶縁膜のエッチャントに対し、第一の絶縁
膜がほとんどエッチングされないことが条件となる。
【００２１】
【発明の効果】以上述べたようにこの発明によれば、リ
セス幅は第二の絶縁膜と性質の違う第一の絶縁膜の開口
部の幅で決定することにより、ゲート電極の形成を従来
と同じリフトオフ方法に依りながらも、リセス幅にばら
つきを生じることなく、高周波特性に優れた電力用ＭＥ
Ｓ ＦＥＴを高い歩留りで再現性良く製造することがで
きる。
セス幅は第二の絶縁膜と性質の違う第一の絶縁膜の開口
部の幅で決定することにより、ゲート電極の形成を従来
と同じリフトオフ方法に依りながらも、リセス幅にばら
つきを生じることなく、高周波特性に優れた電力用ＭＥ
Ｓ ＦＥＴを高い歩留りで再現性良く製造することがで
きる。
【図１】（ａ）ないし（ｃ）は本発明に係る一実施例の
電力用ＭＥＳ ＦＥＴの製造方法について一部を工程順
に示すいずれも断面図。
電力用ＭＥＳ ＦＥＴの製造方法について一部を工程順
に示すいずれも断面図。
【図２】本発明に係る一実施例の電力用ＭＥＳ ＦＥＴ
の製造方法の一部を図１に引続き示す断面図。
の製造方法の一部を図１に引続き示す断面図。
【図３】（ａ）および（ｂ）は従来例の電力用ＭＥＳ
ＦＥＴの製造方法の一部を工程順に示すいずれも断面
図。
ＦＥＴの製造方法の一部を工程順に示すいずれも断面
図。
【図４】（ａ）および（ｂ）は従来例の電力用ＭＥＳ
ＦＥＴの製造方法の一部を図３に引続き工程順に示すい
ずれも断面図。
ＦＥＴの製造方法の一部を図３に引続き工程順に示すい
ずれも断面図。
１０，２０…ＧａＡｓ半絶縁性基板 １１，２１…オーム性接触層（Ｎ+層） １２，２２…動作層（Ｎ層） １３，２３…ソース電極 １４，２４…ドレイン電極 １５，２５…ゲート電極 １６，１８，２７…ホトレジスト膜 １７，２６…ＳｉＯ2膜 １９…Ｓｉ3Ｎ4膜 １６６…第一の開口部（第一の絶縁膜の開口部） １８８…第二の開口部（第二の絶縁膜の開口部）
Claims (1)
- 【請求項１】 半絶縁性基板の一部領域にイオン注入を
施し不純物層を形成する工程と、前記不純物層に熱処理
を施して活性化させ動作層を形成する工程と、前記動作
層表面に第一の絶縁膜を形成する工程と、前記第一の絶
縁膜に対しその動作層上の一部にエッチングを施し第一
の開口を設ける工程と、前記動作層の表面に前記第一の
絶縁膜よりもエッチング速度の大きい第二の絶縁膜を形
成する工程と、前記第二の絶縁膜に対し前記第一の開口
上にエッチングを施し第二の開口を設ける工程と、前記
第一の開口および第二の開口を介して前記動作層にエッ
チングを施し凹部を設ける工程と、前記凹部にゲート電
極を形成する工程を含むことを特徴とする電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13167694A JPH07335668A (ja) | 1994-06-14 | 1994-06-14 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13167694A JPH07335668A (ja) | 1994-06-14 | 1994-06-14 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335668A true JPH07335668A (ja) | 1995-12-22 |
Family
ID=15063624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13167694A Pending JPH07335668A (ja) | 1994-06-14 | 1994-06-14 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07335668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7235445B2 (en) | 2004-06-11 | 2007-06-26 | Samsung Electronics Co., Ltd | Methods of forming device with recessed gate electrodes |
-
1994
- 1994-06-14 JP JP13167694A patent/JPH07335668A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7235445B2 (en) | 2004-06-11 | 2007-06-26 | Samsung Electronics Co., Ltd | Methods of forming device with recessed gate electrodes |
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