JPH09223702A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH09223702A JPH09223702A JP2761796A JP2761796A JPH09223702A JP H09223702 A JPH09223702 A JP H09223702A JP 2761796 A JP2761796 A JP 2761796A JP 2761796 A JP2761796 A JP 2761796A JP H09223702 A JPH09223702 A JP H09223702A
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- Japan
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- gate electrode
- effect transistor
- forming
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Abstract
(57)【要約】
【課題】 マスク合わせ精度よく特性ばらつきの少ない
二段リセス構造電界効果トランジスタの製造方法を提供
すること。 【解決手段】 ダミーゲート、異方性エッチング技術を
利用しセルフアライン的に二段目のリセスおよびゲート
電極を一段目のリセス内に形成する。
二段リセス構造電界効果トランジスタの製造方法を提供
すること。 【解決手段】 ダミーゲート、異方性エッチング技術を
利用しセルフアライン的に二段目のリセスおよびゲート
電極を一段目のリセス内に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタの製造方法に関する。
スタの製造方法に関する。
【０００２】
【従来の技術】化合物半導体例えばＧａＡｓを用いたシ
ョットキーゲート型電界効果トランジスタ（以下、ＭＥ
Ｓ ＦＥＴ）は、ＧａＡｓが持つ高い電子移動度を生か
して高周波用トランジスタとして実用化されている。近
年の通信分野の技術進歩によりこのようなＧａＡｓ Ｍ
ＥＳ ＦＥＴに対する性能要求も年々高度化し、より高
い出力のものが求められるようになってきた。
ョットキーゲート型電界効果トランジスタ（以下、ＭＥ
Ｓ ＦＥＴ）は、ＧａＡｓが持つ高い電子移動度を生か
して高周波用トランジスタとして実用化されている。近
年の通信分野の技術進歩によりこのようなＧａＡｓ Ｍ
ＥＳ ＦＥＴに対する性能要求も年々高度化し、より高
い出力のものが求められるようになってきた。
【０００３】このような性能改良要求に応えるためにゲ
ート電極付近の構造を改良しＭＥＳＦＥＴの性能を向上
させることが行なわれている。例えば従来一段型であっ
たゲートリセス部を二段型にして、高出力化に必要な耐
圧を確保するいわゆる二段リセス構造と呼ばれるものが
その代表的なものである。
ート電極付近の構造を改良しＭＥＳＦＥＴの性能を向上
させることが行なわれている。例えば従来一段型であっ
たゲートリセス部を二段型にして、高出力化に必要な耐
圧を確保するいわゆる二段リセス構造と呼ばれるものが
その代表的なものである。
【０００４】従来の二段リセス構造を利用した電界効果
トランジスタの製造方法を図４、図５を参照して説明す
る。図４、図５は従来の電界効果トランジスタの製造工
程を工程順に示す断面図である。
トランジスタの製造方法を図４、図５を参照して説明す
る。図４、図５は従来の電界効果トランジスタの製造工
程を工程順に示す断面図である。
【０００５】従来の二段リセス構造を利用した電界効果
トランジスタは例えば図４（ａ）に示すようにＧａＡｓ
半絶縁性基板１にフォトレジスト１２をマスクとした選
択イオン注入法により比較的高濃度のソースおよびドレ
イン形成用ｎ+ 層１３を形成する。
トランジスタは例えば図４（ａ）に示すようにＧａＡｓ
半絶縁性基板１にフォトレジスト１２をマスクとした選
択イオン注入法により比較的高濃度のソースおよびドレ
イン形成用ｎ+ 層１３を形成する。
【０００６】次いで図４（ｂ）に示すように、選択イオ
ン注入用のマスクとして使用したレジスト１２を除去し
た後に、動作層形成領域に幅２．０μｍ程度の一段目の
リセスとなるパターンを、レジスト１４を用いて形成
し、その後１５０ｎｍ程度エッチングし第一段目のリセ
スを形成する。
ン注入用のマスクとして使用したレジスト１２を除去し
た後に、動作層形成領域に幅２．０μｍ程度の一段目の
リセスとなるパターンを、レジスト１４を用いて形成
し、その後１５０ｎｍ程度エッチングし第一段目のリセ
スを形成する。
【０００７】続いて図４（ｃ）に示したようにレジスト
１４を除去後イオン注入法により２．０×１０17ｃｍ-3
程度のｎ型半導体動作層１５を形成する。
１４を除去後イオン注入法により２．０×１０17ｃｍ-3
程度のｎ型半導体動作層１５を形成する。
【０００８】次いで図５（ａ）に示すように全面に形成
した酸化膜１７に従来から知られているリフトオフ技術
を用いてソースおよびドレインオーミック電極形成域に
例えばＡｕＧｅ／Ｐｔ金属からなるソースおよびドレイ
ンオーミック電極１６を形成する。
した酸化膜１７に従来から知られているリフトオフ技術
を用いてソースおよびドレインオーミック電極形成域に
例えばＡｕＧｅ／Ｐｔ金属からなるソースおよびドレイ
ンオーミック電極１６を形成する。
【０００９】その後図５（ｂ）に示すように、先に形成
した一段目のリセス内に１．０μｍ程度のゲート形成用
開口パターンをフォトレジスト１８に形成し、レジスト
平坦化技術、写真蝕刻技術によって５０ｎｍ程度ＧａＡ
ｓをエッチングして二段目のリセスを形成する。
した一段目のリセス内に１．０μｍ程度のゲート形成用
開口パターンをフォトレジスト１８に形成し、レジスト
平坦化技術、写真蝕刻技術によって５０ｎｍ程度ＧａＡ
ｓをエッチングして二段目のリセスを形成する。
【００１０】その後蒸着法、リフトオフ法を用いてＡｌ
からなるゲート電極１９を形成し、図５（ｃ）に示すよ
うなＧａＡｓ ＭＥＳ ＦＥＴが完成する。
からなるゲート電極１９を形成し、図５（ｃ）に示すよ
うなＧａＡｓ ＭＥＳ ＦＥＴが完成する。
【００１１】
【発明が解決しようとする課題】以上述べたような製造
方法により、動作層を高濃度化してもドレイン耐圧の低
下を抑え、高性能なＭＥＳ ＦＥＴを提供できる二段リ
セス構造を形成することが可能である。
方法により、動作層を高濃度化してもドレイン耐圧の低
下を抑え、高性能なＭＥＳ ＦＥＴを提供できる二段リ
セス構造を形成することが可能である。
【００１２】しかし、従来の製造方法では一段目のリセ
ス構造を形成した後、通常のマスク合わせ技術により二
段目のリセス形成用レジストパターンを形成する。この
ため、一段目のリセス内で、二段目のリセスおよびゲー
ト電極が形成される位置は従来技術のマスク合わせ精度
で決まってしまう。
ス構造を形成した後、通常のマスク合わせ技術により二
段目のリセス形成用レジストパターンを形成する。この
ため、一段目のリセス内で、二段目のリセスおよびゲー
ト電極が形成される位置は従来技術のマスク合わせ精度
で決まってしまう。
【００１３】しかし、近年のＧａＡｓ ＭＥＳ ＦＥＴ
は高性能化を追求するため、ゲート長は１．０μｍ以下
が普通であり、一段目のリセス幅も２．０μｍ程度のた
め、０．１μｍの位置ズレでも特性に大きな影響を及ぼ
す。現在の位置合わせ技術をもってしても、この精度で
ゲート電極の位置合わせを行なうことは容易ではなく、
このため素子特性が損なわれ歩留まりの低下を招いてい
た。
は高性能化を追求するため、ゲート長は１．０μｍ以下
が普通であり、一段目のリセス幅も２．０μｍ程度のた
め、０．１μｍの位置ズレでも特性に大きな影響を及ぼ
す。現在の位置合わせ技術をもってしても、この精度で
ゲート電極の位置合わせを行なうことは容易ではなく、
このため素子特性が損なわれ歩留まりの低下を招いてい
た。
【００１４】さらに上に述べた製造方法では、ソースお
よびドレイン電極に加えて一段目のリセスの段差のため
ゲート形成領域内で半導体基板の段差が大きくなる。こ
の結果、ゲート形成のためのフォトレジストを基板面内
で均一な厚さで塗布できなくなり、形成されるゲート長
がばらついていた。
よびドレイン電極に加えて一段目のリセスの段差のため
ゲート形成領域内で半導体基板の段差が大きくなる。こ
の結果、ゲート形成のためのフォトレジストを基板面内
で均一な厚さで塗布できなくなり、形成されるゲート長
がばらついていた。
【００１５】本発明は上記の問題を解決するためになさ
れたもので、動作層の高濃度化とドレイン耐圧向上の両
立を達成する二段リセス構造を形成するに際し、二段リ
セス構造形成の精度を大幅に向上することにより、高性
能で特性の均一なＦＥＴを歩留まりよく製造できる製造
方法を提供することを目的とする。
れたもので、動作層の高濃度化とドレイン耐圧向上の両
立を達成する二段リセス構造を形成するに際し、二段リ
セス構造形成の精度を大幅に向上することにより、高性
能で特性の均一なＦＥＴを歩留まりよく製造できる製造
方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、半絶縁性半導体基板に第一の絶縁膜を形成
する工程と、前記第一の絶縁膜のゲート電極形成予定域
を含む第一の領域に等方性エッチングにより第一の開口
部を形成する工程と、前記第一の開口部を通して前記半
絶縁性半導体基板をエッチングして凹部を形成する工程
と、前記ゲート電極形成予定域にダミーゲートを形成す
る工程と、前記ダミーゲートをマスクとして前記半絶縁
性半導体基板にイオン注入を施して不純物層を形成する
工程と、前記凹部を含む半絶縁性半導体基板および前記
ダミーゲート上に第二の絶縁膜を形成する工程と、前記
第二の絶縁膜の前記ゲート電極予定域を含む第二の領域
に異方性エッチングにより第二の開口部を形成する工程
と、前記ダミーゲートを除去する工程と、前記第二の開
口部からイオン注入を施して不純物層を形成する工程
と、前記半絶縁性半導体基板に熱処理を施し注入イオン
を活性化させる工程と、前記ゲート電極形成予定域にゲ
ート電極を形成する工程とを含むことを特徴とする電界
効果トランジスタの製造方法である。
に本発明は、半絶縁性半導体基板に第一の絶縁膜を形成
する工程と、前記第一の絶縁膜のゲート電極形成予定域
を含む第一の領域に等方性エッチングにより第一の開口
部を形成する工程と、前記第一の開口部を通して前記半
絶縁性半導体基板をエッチングして凹部を形成する工程
と、前記ゲート電極形成予定域にダミーゲートを形成す
る工程と、前記ダミーゲートをマスクとして前記半絶縁
性半導体基板にイオン注入を施して不純物層を形成する
工程と、前記凹部を含む半絶縁性半導体基板および前記
ダミーゲート上に第二の絶縁膜を形成する工程と、前記
第二の絶縁膜の前記ゲート電極予定域を含む第二の領域
に異方性エッチングにより第二の開口部を形成する工程
と、前記ダミーゲートを除去する工程と、前記第二の開
口部からイオン注入を施して不純物層を形成する工程
と、前記半絶縁性半導体基板に熱処理を施し注入イオン
を活性化させる工程と、前記ゲート電極形成予定域にゲ
ート電極を形成する工程とを含むことを特徴とする電界
効果トランジスタの製造方法である。
【００１７】また半絶縁性半導体基板がＧａＡｓである
ことを特徴とする。
ことを特徴とする。
【００１８】またダミーゲートをＡｌで形成することを
特徴とする。
特徴とする。
【００１９】また第一の絶縁膜および第二の絶縁膜がそ
れぞれシリコン酸化膜およびシリコン窒化膜であること
を特徴とする。
れぞれシリコン酸化膜およびシリコン窒化膜であること
を特徴とする。
【００２０】また異方性エッチングの手段がプラズマド
ライエッチングであることを特徴とする。
ライエッチングであることを特徴とする。
【００２１】またダミーゲートを除去する手段がプラズ
マを用いたドライエッチング法であることを特徴とす
る。
マを用いたドライエッチング法であることを特徴とす
る。
【００２２】またゲート電極を蒸着法により形成するこ
とを特徴とする。
とを特徴とする。
【００２３】本発明による製造方法によりゲート電極を
セルフアライン的に、一段目のリセス内部の所望の位置
に形成することが可能となり、半導体基板面内でＦＥＴ
特性のばらつきを低減することができるため、高性能な
ＦＥＴを歩留まりよく製造することが可能になる。
セルフアライン的に、一段目のリセス内部の所望の位置
に形成することが可能となり、半導体基板面内でＦＥＴ
特性のばらつきを低減することができるため、高性能な
ＦＥＴを歩留まりよく製造することが可能になる。
【００２４】
【発明の実施の形態】以下、この発明における電界効果
トランジスタの製造方法の実施の一形態について図１〜
図３によって説明する。図１〜図３は電界効果トランジ
スタの製造方法を工程順に示す断面図である。
トランジスタの製造方法の実施の一形態について図１〜
図３によって説明する。図１〜図３は電界効果トランジ
スタの製造方法を工程順に示す断面図である。
【００２５】先ず図１（ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板１にＣＶＤシリコン酸化膜１１を堆積し、そ
の後フォトレジスト２１を塗布しゲート電極形成予定域
を含む領域に対応する部分に開口部が形成されている概
略１．０μｍのゲート用パターンをフォトレジスト２１
に形成する。
ａＡｓ基板１にＣＶＤシリコン酸化膜１１を堆積し、そ
の後フォトレジスト２１を塗布しゲート電極形成予定域
を含む領域に対応する部分に開口部が形成されている概
略１．０μｍのゲート用パターンをフォトレジスト２１
に形成する。
【００２６】その後シリコン酸化膜１１を等方性エッチ
ング技術（ここではウェットエッチングを用いる）でエ
ッチングし、その際のサイドエッチングを利用して概略
２．０μｍ幅の一段目のリセス領域に対応する開口部を
シリコン酸化膜１１に形成する。その後半絶縁性ＧａＡ
ｓ基板を約１５０ｎｍエッチングし幅約２．０μｍの一
段目のリセスを形成する。
ング技術（ここではウェットエッチングを用いる）でエ
ッチングし、その際のサイドエッチングを利用して概略
２．０μｍ幅の一段目のリセス領域に対応する開口部を
シリコン酸化膜１１に形成する。その後半絶縁性ＧａＡ
ｓ基板を約１５０ｎｍエッチングし幅約２．０μｍの一
段目のリセスを形成する。
【００２７】続いて図１（ｂ）に示すように通常の蒸着
法およびリフトオフ法により、例えばＡｌのダミーゲー
ト２を形成した後レジスト２１を除去する。次に図１
（ｃ）に示すようにフォトレジスト３に通常のＰＥＰ工
程によって形成したパターンを通してフォトレジスト３
の開口部に対応するシリコン酸化膜１１を除去した後に
選択イオン注入を行ない、ソースおよびドレイン形成域
に対応したｎ+ 層４を形成する。
法およびリフトオフ法により、例えばＡｌのダミーゲー
ト２を形成した後レジスト２１を除去する。次に図１
（ｃ）に示すようにフォトレジスト３に通常のＰＥＰ工
程によって形成したパターンを通してフォトレジスト３
の開口部に対応するシリコン酸化膜１１を除去した後に
選択イオン注入を行ない、ソースおよびドレイン形成域
に対応したｎ+ 層４を形成する。
【００２８】続いて図２（ａ）に示すように、レジスト
３およびシリコン酸化膜１１を除去し、ダミーゲート２
をマスクとしてｎ型不純物をイオン注入し、電子濃度
２．０×１０17ｃｍ-3程度のｎ型半導体層５を形成す
る。
３およびシリコン酸化膜１１を除去し、ダミーゲート２
をマスクとしてｎ型不純物をイオン注入し、電子濃度
２．０×１０17ｃｍ-3程度のｎ型半導体層５を形成す
る。
【００２９】この後図２（ｂ）に示すように、プラズマ
ＣＶＤシリコン窒化膜６を約５０ｎｍの厚さで堆積させ
た後、フォトレジスト７を塗布し概略１．５μｍの凹状
の開口部を形成する。そしてこの開口部から開口部周辺
にプラズマＣＶＤシリコン窒化膜６が見えるようにす
る。
ＣＶＤシリコン窒化膜６を約５０ｎｍの厚さで堆積させ
た後、フォトレジスト７を塗布し概略１．５μｍの凹状
の開口部を形成する。そしてこの開口部から開口部周辺
にプラズマＣＶＤシリコン窒化膜６が見えるようにす
る。
【００３０】さらに図２（ｃ）に示すように、ダミーゲ
ート上および側壁のシリコン窒化膜６をダミーゲート側
壁の下端までケミカルドライエッチングＣＤＥによって
エッチング除去する。続いてダミーゲート２もリアクテ
ィブイオンエッチングＲＩＥによりドライエッチング除
去する。その後ダミーゲートがあった開口部にｎ型不純
物をイオン注入し概略２．０×１０17ｃｍ-3のｎ型動作
層８を形成する。
ート上および側壁のシリコン窒化膜６をダミーゲート側
壁の下端までケミカルドライエッチングＣＤＥによって
エッチング除去する。続いてダミーゲート２もリアクテ
ィブイオンエッチングＲＩＥによりドライエッチング除
去する。その後ダミーゲートがあった開口部にｎ型不純
物をイオン注入し概略２．０×１０17ｃｍ-3のｎ型動作
層８を形成する。
【００３１】続いて図３（ａ）に示すように、レジスト
７を除去後熱処理を行なって注入不純物を活性化させた
後、ソースおよびドレイン電極形成部のプラズマＣＶＤ
シリコン窒化膜６をパターニングし、蒸着法、リフトオ
フ法を用いてＡｕＧｅ／Ｐｔからなるソースおよびドレ
イン電極９を形成する。
７を除去後熱処理を行なって注入不純物を活性化させた
後、ソースおよびドレイン電極形成部のプラズマＣＶＤ
シリコン窒化膜６をパターニングし、蒸着法、リフトオ
フ法を用いてＡｕＧｅ／Ｐｔからなるソースおよびドレ
イン電極９を形成する。
【００３２】その後図３（ｂ）に示すようにシリコン窒
化膜６の開口部を通して動作層８を所定の量例えば約５
０ｎｍエッチングして二段目のリセスを形成した後、通
常知られているＰＥＰおよびリフトオフ法を用いてＡｌ
からなるゲート電極１０を形成してＦＥＴが完成する。
化膜６の開口部を通して動作層８を所定の量例えば約５
０ｎｍエッチングして二段目のリセスを形成した後、通
常知られているＰＥＰおよびリフトオフ法を用いてＡｌ
からなるゲート電極１０を形成してＦＥＴが完成する。
【００３３】なお上に述べた実施の形態の製造方法にお
いてはダミーゲートにＡｌを使用したが、これはＡｌに
限らず例えばＴｉやＷＮx でもよい。また、シリコン窒
化膜６の代わりに例えばプラズマＳｉＯ2 膜又はＳｉＯ
Ｎ膜を用いてもよく、これを除去するエッチング方法も
ＣＤＥに限らずＲＩＥ等によるドライエッチングやウェ
ットエッチングを用いてもよい。さらに上に述べた実施
の形態はＧａＡｓ ＭＥＳ ＦＥＴの場合について説明
したが、例えばＩｎＰ等の半絶縁性基板が得られる半導
体を用いてもよい。
いてはダミーゲートにＡｌを使用したが、これはＡｌに
限らず例えばＴｉやＷＮx でもよい。また、シリコン窒
化膜６の代わりに例えばプラズマＳｉＯ2 膜又はＳｉＯ
Ｎ膜を用いてもよく、これを除去するエッチング方法も
ＣＤＥに限らずＲＩＥ等によるドライエッチングやウェ
ットエッチングを用いてもよい。さらに上に述べた実施
の形態はＧａＡｓ ＭＥＳ ＦＥＴの場合について説明
したが、例えばＩｎＰ等の半絶縁性基板が得られる半導
体を用いてもよい。
【００３４】
【発明の効果】以上説明したように本発明によれば、一
段目のリセス内にセルフアライン的に二段目のリセスお
よびゲート電極を形成できるため、電気的特性のばらつ
きを大幅に低減することが可能となり歩留まりを向上さ
せることができる。
段目のリセス内にセルフアライン的に二段目のリセスお
よびゲート電極を形成できるため、電気的特性のばらつ
きを大幅に低減することが可能となり歩留まりを向上さ
せることができる。
【図面の簡単な説明】
【図１】本発明の電界効果トランジスタの製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図２】本発明の電界効果トランジスタの製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図３】本発明の電界効果トランジスタの製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図４】従来の電界効果トランジスタの製造方法を工程
順に示す断面図である。
順に示す断面図である。
【図５】従来の電界効果トランジスタの製造方法を工程
順に示す断面図である。
順に示す断面図である。
１…半絶縁性ＧａＡｓ基板 ２…ダミーゲート ３、７、２１…フォトレジスト ４…ｎ+ 層 ５…ｎ層 ６…プラズマＣＶＤシリコン窒化膜 ８…動作層 ９…ソースおよびドレイン電極 １０…ゲート電極 １１…ＣＶＤシリコン酸化膜 １２…フォトレジスト １３…ｎ+ 層 １４…フォトレジスト １５…動作層（ｎ層） １６…ソースおよびドレイン電極 １７…酸化膜 １８…フォトレジスト １９…ゲート電極
Claims (7)
- 【請求項１】 半絶縁性半導体基板に第一の絶縁膜を形
成する工程と、前記第一の絶縁膜のゲート電極形成予定
域を含む第一の領域に等方性エッチングにより第一の開
口部を形成する工程と、前記第一の開口部を通して前記
半絶縁性半導体基板をエッチングして凹部を形成する工
程と、前記ゲート電極形成予定域にダミーゲートを形成
する工程と、前記ダミーゲートをマスクとして前記半絶
縁性半導体基板にイオン注入を施して不純物層を形成す
る工程と、前記凹部を含む半絶縁性半導体基板および前
記ダミーゲート上に第二の絶縁膜を形成する工程と、前
記第二の絶縁膜の前記ゲート電極予定域を含む第二の領
域に異方性エッチングにより第二の開口部を形成する工
程と、前記ダミーゲートを除去する工程と、前記第二の
開口部からイオン注入を施して不純物層を形成する工程
と、前記半絶縁性半導体基板に熱処理を施し注入イオン
を活性化させる工程と、前記ゲート電極形成予定域にゲ
ート電極を形成する工程とを含むことを特徴とする電界
効果トランジスタの製造方法。 - 【請求項２】 半絶縁性半導体基板がＧａＡｓであるこ
とを特徴とする請求項１記載の電界効果トランジスタの
製造方法。 - 【請求項３】 ダミーゲートをＡｌで形成することを特
徴とする請求項１記載の電界効果トランジスタの製造方
法。 - 【請求項４】 第一の絶縁膜および第二の絶縁膜がそれ
ぞれシリコン酸化膜およびシリコン窒化膜であることを
特徴とする請求項１記載の電界効果トランジスタの製造
方法。 - 【請求項５】 異方性エッチングの手段がプラズマケミ
カルドライエッチングであることを特徴とする請求項１
記載の電界効果トランジスタの製造方法。 - 【請求項６】 ダミーゲートを除去する手段がプラズマ
を用いたドライエッチング法であることを特徴とする請
求項１記載の電界効果トランジスタの製造方法。 - 【請求項７】 ゲート電極を蒸着法により形成すること
を特徴とする請求項１記載の電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2761796A JPH09223702A (ja) | 1996-02-15 | 1996-02-15 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2761796A JPH09223702A (ja) | 1996-02-15 | 1996-02-15 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223702A true JPH09223702A (ja) | 1997-08-26 |
Family
ID=12225911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2761796A Pending JPH09223702A (ja) | 1996-02-15 | 1996-02-15 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09223702A (ja) |
-
1996
- 1996-02-15 JP JP2761796A patent/JPH09223702A/ja active Pending
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