JPH01251668A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH01251668A JPH01251668A JP7946588A JP7946588A JPH01251668A JP H01251668 A JPH01251668 A JP H01251668A JP 7946588 A JP7946588 A JP 7946588A JP 7946588 A JP7946588 A JP 7946588A JP H01251668 A JPH01251668 A JP H01251668A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate
- ion implantation
- substrate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000005468 ion implantation Methods 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 14
- 150000002500 ions Chemical class 0.000 claims abstract description 10
- 238000000059 patterning Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 10
- 238000001312 dry etching Methods 0.000 abstract description 6
- 229910052681 coesite Inorganic materials 0.000 abstract description 5
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 5
- 229910052682 stishovite Inorganic materials 0.000 abstract description 5
- 229910052905 tridymite Inorganic materials 0.000 abstract description 5
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000001020 plasma etching Methods 0.000 description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関し、特に
ショットキ障壁ゲート型電界効果トランジスタの製造方
法に関する。
ショットキ障壁ゲート型電界効果トランジスタの製造方
法に関する。
ショットキ障壁ゲート型電界効果トランジスタ（以下Ｍ
ＥＳＦＥＴと称す）の良好なマイクロ波特性を得るため
には、ゲートの短小化、ソース・ゲート間及びトレイン
・ゲート間の寄生抵抗の低減が必要である。またドレイ
ン耐圧の向上には、オフセットゲート型やドレイン側に
低導電層と高導電層の領域を設けた所謂ＬＤＤ （ライ
トリ−・ドープド・ドレイン）構造などがある。
ＥＳＦＥＴと称す）の良好なマイクロ波特性を得るため
には、ゲートの短小化、ソース・ゲート間及びトレイン
・ゲート間の寄生抵抗の低減が必要である。またドレイ
ン耐圧の向上には、オフセットゲート型やドレイン側に
低導電層と高導電層の領域を設けた所謂ＬＤＤ （ライ
トリ−・ドープド・ドレイン）構造などがある。
次に従来のＭＥＳＦＥＴの製造方法について第２図（ａ
）〜（ｄ）を参照して説明する。
）〜（ｄ）を参照して説明する。
まず第２図（ａ）に示すように、例えば半絶縁性のＧａ
Ａｓ基板１表面にイオン注入法により動作層２を設け、
次にこの基板上にゲート金属膜、例えばタングステン・
シリコン合金（ＷＳｉ）膜を０．５μｍの膜厚にスパッ
タ法で形成し、次にホトリソグラフィーによりホトレジ
スト膜４を所定の領域にドライエツチングのマスクとし
て設ける０次に異方性ドライエツチング法、例えばリア
クティブ・イオン・エツチング（ＲＩＥと称す）により
前記ホトレジスト膜４を利用してゲート金属膜を基板に
垂直方向よりエツチングし、ゲート長Ｌｇが１μｍのゲ
ート３を形成する。
Ａｓ基板１表面にイオン注入法により動作層２を設け、
次にこの基板上にゲート金属膜、例えばタングステン・
シリコン合金（ＷＳｉ）膜を０．５μｍの膜厚にスパッ
タ法で形成し、次にホトリソグラフィーによりホトレジ
スト膜４を所定の領域にドライエツチングのマスクとし
て設ける０次に異方性ドライエツチング法、例えばリア
クティブ・イオン・エツチング（ＲＩＥと称す）により
前記ホトレジスト膜４を利用してゲート金属膜を基板に
垂直方向よりエツチングし、ゲート長Ｌｇが１μｍのゲ
ート３を形成する。
次に第２図（ｂ）に示すように、全面に絶縁膜５を、例
えば５ｉ０２膜をＣＶＤ法またはスパッタ法などにより
０．５μｍの膜厚に形成する。
えば５ｉ０２膜をＣＶＤ法またはスパッタ法などにより
０．５μｍの膜厚に形成する。
次に第２図（ｃ）に示すように、基板に垂直方向から異
方性ＲＩＥによりエツチングし、ゲート３側面にのみ前
記絶縁膜を残置して所謂側壁６を設ける０次にイオン注
入法によりゲート３と側壁６をマスクとして基板に垂直
方向から高濃度のイオン照射７を行ない、ＧａＡｓ基板
１に高濃度イオン注入層８を形成する。
方性ＲＩＥによりエツチングし、ゲート３側面にのみ前
記絶縁膜を残置して所謂側壁６を設ける０次にイオン注
入法によりゲート３と側壁６をマスクとして基板に垂直
方向から高濃度のイオン照射７を行ない、ＧａＡｓ基板
１に高濃度イオン注入層８を形成する。
次に第２図（ｄ）に示すように、側壁６をフッ化水素酸
等でエツチング除去し、そして次にゲート３をマスクと
して、再びイオン注入法により、基板に低濃度イオン注
入層９を形成する。次にそれらにアニール保護膜を設け
てアニールし、前記高濃度イオン注入層および低濃度イ
オン注入層を活性化して低導電性及び高導電性とする。
等でエツチング除去し、そして次にゲート３をマスクと
して、再びイオン注入法により、基板に低濃度イオン注
入層９を形成する。次にそれらにアニール保護膜を設け
てアニールし、前記高濃度イオン注入層および低濃度イ
オン注入層を活性化して低導電性及び高導電性とする。
次に高導電性領域の所定の位置にソース１０およびドレ
イン１１を設けてＬＤＤ構造を有するＭＥＳＦＥＴを完
成させる。
イン１１を設けてＬＤＤ構造を有するＭＥＳＦＥＴを完
成させる。
然しなから上述したような電界効果トランジスタの製造
方法ではレジスト膜をマスクに用いゲート金属膜をエツ
チングしてゲートを形成しているため、ゲート長が０．
５μｍ以下に微小化されると、レジスト膜によるマスク
寸法が不均一になること、またこのような微小なマスク
によりＲＩＥ法によりエツチングすると、ゲート金属膜
が厚くなるほど、良好なゲート長Ｌｇが得られない、更
にＬＤＤ構造として問題なのは、従来の側壁形成方法で
は、側壁はゲートの両側に均等に形成され、従ってこれ
をマスクにイオン注入層を形成すれば低導電性領域がソ
ース側にも同等に形成されてしまい、ソース寄生抵抗を
増加させるという問題点がある。
方法ではレジスト膜をマスクに用いゲート金属膜をエツ
チングしてゲートを形成しているため、ゲート長が０．
５μｍ以下に微小化されると、レジスト膜によるマスク
寸法が不均一になること、またこのような微小なマスク
によりＲＩＥ法によりエツチングすると、ゲート金属膜
が厚くなるほど、良好なゲート長Ｌｇが得られない、更
にＬＤＤ構造として問題なのは、従来の側壁形成方法で
は、側壁はゲートの両側に均等に形成され、従ってこれ
をマスクにイオン注入層を形成すれば低導電性領域がソ
ース側にも同等に形成されてしまい、ソース寄生抵抗を
増加させるという問題点がある。
本発明は上述の欠点を改善し、短小なゲートでしかもＬ
ＤＤ構造を有する電界効果トランジスタの製造方法を提
供することを目的とする。
ＤＤ構造を有する電界効果トランジスタの製造方法を提
供することを目的とする。
本発明の電界効果トランジスタの製造方法は、半導体基
板上に第１の膜を形成したのち異方性エツチング法によ
りパターニングし半導体基板に垂直な壁面を有する第１
の膜を設ける工程と、全面にゲート金属膜を形成したの
ち異方性エツチング法によりパターニングし前記第１の
膜の側面及び半導体基板表面に接するゲートを形成する
工程と、前記第１の膜及びゲートをマスクとし不純物を
イオン注入して前記半導体基板に低濃度イオン注入層を
形成する工程と、前記低濃度イオン注入層を含む全面に
第２の膜を形成したのち異方性エツチング法によりパタ
ーニングし前記ゲートの側面に第２の膜からなる側壁を
形成する工程と、前記ゲートに接する前記第１の膜を除
去したのちゲートと第２の膜からなる側壁をマスクとし
て不純物をイオン注入し前記半導体基板に高濃度イオン
注入層を形成する工程とを含んで構成される。
板上に第１の膜を形成したのち異方性エツチング法によ
りパターニングし半導体基板に垂直な壁面を有する第１
の膜を設ける工程と、全面にゲート金属膜を形成したの
ち異方性エツチング法によりパターニングし前記第１の
膜の側面及び半導体基板表面に接するゲートを形成する
工程と、前記第１の膜及びゲートをマスクとし不純物を
イオン注入して前記半導体基板に低濃度イオン注入層を
形成する工程と、前記低濃度イオン注入層を含む全面に
第２の膜を形成したのち異方性エツチング法によりパタ
ーニングし前記ゲートの側面に第２の膜からなる側壁を
形成する工程と、前記ゲートに接する前記第１の膜を除
去したのちゲートと第２の膜からなる側壁をマスクとし
て不純物をイオン注入し前記半導体基板に高濃度イオン
注入層を形成する工程とを含んで構成される。
動作層が設けられた半導体基板上に第１の膜として例え
ばシリコン窒化膜（Ｓ ｉ Ｎ）を形成し、これにゲー
ト領域が開口されたホトレジスト膜によるマスクを設け
て異方性ドライエツチングすれば窒化膜に垂直な壁面が
得られる。次に全面にゲートとなる金属膜をスパッタに
より被着し、再度異方性ドライエツチングすれば、金属
膜は窒化膜の垂直面にのみ残され他の平面上の金属膜は
除去される。この垂直面に残置された金属膜をゲートに
用いれば、従来のようにホトレジスト膜によるマスクを
必要としない。従ってマスク形成における制御性の問題
が全く介在せずにゲートが得られ、しかもホトレジスト
の影響なしに微小なゲート長が得られる。
ばシリコン窒化膜（Ｓ ｉ Ｎ）を形成し、これにゲー
ト領域が開口されたホトレジスト膜によるマスクを設け
て異方性ドライエツチングすれば窒化膜に垂直な壁面が
得られる。次に全面にゲートとなる金属膜をスパッタに
より被着し、再度異方性ドライエツチングすれば、金属
膜は窒化膜の垂直面にのみ残され他の平面上の金属膜は
除去される。この垂直面に残置された金属膜をゲートに
用いれば、従来のようにホトレジスト膜によるマスクを
必要としない。従ってマスク形成における制御性の問題
が全く介在せずにゲートが得られ、しかもホトレジスト
の影響なしに微小なゲート長が得られる。
次に、ＬＤＤｍ造の形成は、前記ゲートと窒化膜をマス
クにして露出している基板の所定の位置にイオン注入し
て低濃度イオン注入層を形成し、次に第２の膜からなる
側壁をゲート側面に設ける。この時側壁はゲートの露出
された一方の側だけに形成される。そして第１の膜を除
去したのち、ゲートと側壁をマスクにイオン注入により
高濃度イオン注入層を設けて、ドレイン側がゲート端か
ら低濃度イオン注入層で、続いて高濃度イオン注入層が
形成されたＬＤＤ構造が得られる。−方ソース側はゲー
ト端より高濃度イオン注入層が形成された真にＬＤＤ構
造のＭＥＳＦＴＥＴが得られる。
クにして露出している基板の所定の位置にイオン注入し
て低濃度イオン注入層を形成し、次に第２の膜からなる
側壁をゲート側面に設ける。この時側壁はゲートの露出
された一方の側だけに形成される。そして第１の膜を除
去したのち、ゲートと側壁をマスクにイオン注入により
高濃度イオン注入層を設けて、ドレイン側がゲート端か
ら低濃度イオン注入層で、続いて高濃度イオン注入層が
形成されたＬＤＤ構造が得られる。−方ソース側はゲー
ト端より高濃度イオン注入層が形成された真にＬＤＤ構
造のＭＥＳＦＴＥＴが得られる。
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの製造工程順に示した半導体チップの断面図である。
めの製造工程順に示した半導体チップの断面図である。
まず第１図（ａ）に示すように、ＧａＡｓ基板１の上層
に動作層２となるイオン注入層を＋５１２８イオン源に
より加速電圧４０ｋｅＶ、３ Ｘ １０１２ＣＩｎ−２
濃度で設ける。次にこの表面に第１の膜３０として、例
えばシリコン窒化膜（ＳｉＮ）を気相成長法により１μ
ｍの厚さに形成する。次ぎにゲート領域にホトリソグラ
フィにより、ホトレジス［ｉ４０でマスクを設け、異方
性ドライエツチング、例えばＲＩＥによりＣＦ４ガスを
用いて、前記窒化膜をエツチングして、ゲート領域に窒
化膜に垂直な壁面３１を形成する。
に動作層２となるイオン注入層を＋５１２８イオン源に
より加速電圧４０ｋｅＶ、３ Ｘ １０１２ＣＩｎ−２
濃度で設ける。次にこの表面に第１の膜３０として、例
えばシリコン窒化膜（ＳｉＮ）を気相成長法により１μ
ｍの厚さに形成する。次ぎにゲート領域にホトリソグラ
フィにより、ホトレジス［ｉ４０でマスクを設け、異方
性ドライエツチング、例えばＲＩＥによりＣＦ４ガスを
用いて、前記窒化膜をエツチングして、ゲート領域に窒
化膜に垂直な壁面３１を形成する。
次に第１図（ｂ）に示すように、ホトレジスト膜４０を
有機溶剤又は０２ガスを用いた灰化装置により除去した
のち、ゲート金属膜５０として、例えば高耐熱性のタン
グステンシリコン合金（ＷＳ ｉ ）膜をスパッタ法に
より全面に被着形成する。この時当実施例によれば基板
上および窒化膜上に０．３μｍ被着した場合、窒化膜の
垂直な壁面３１には平面の約１／２の膜厚に被着される
。即ち壁面には０．１５μｍの膜厚のＷＳｉが形成され
る。
有機溶剤又は０２ガスを用いた灰化装置により除去した
のち、ゲート金属膜５０として、例えば高耐熱性のタン
グステンシリコン合金（ＷＳ ｉ ）膜をスパッタ法に
より全面に被着形成する。この時当実施例によれば基板
上および窒化膜上に０．３μｍ被着した場合、窒化膜の
垂直な壁面３１には平面の約１／２の膜厚に被着される
。即ち壁面には０．１５μｍの膜厚のＷＳｉが形成され
る。
次に第１図（ｃ）に示すように、再び異方性ＲＩＥによ
りＳＦ６ガスを用いて基板に垂直方向からゲート金属膜
５０であるＷＳｉ膜をエツチングして、基板表面が露出
されるまでエツチングする。この結果平面上のＷＳｉは
エツチング除去されて、窒化膜の壁面３１だけにＷＳｉ
膜が残置され、これをゲートとする。従ってゲート形成
に従来用いられていたホトレジスト膜によるマスクを必
要とせずに壁面の高さ（窒化膜の厚さ）に等しい１μｍ
の高さで膜厚（Ｌｇに相当）０．１５μｍのゲート５１
が簡単に得られる。従ってここでのＲＩＥによるゲート
金属のエツチングは０．３μｍで１μｍの高さのゲート
５１が形成されることになる。またホトレジストを用い
ず、全面が同一金属膜のためそれの悪影響がないために
ＲＩＥの不均一性がなく、ゲート５１を寸法変化なく良
好に得ることが出来る。ここではゲート長は被着膜厚に
より決定されるが、従来の製造方法ではホトレジスト膜
によるマスクとそれによるＲＩＥの変化によりゲート長
が決定付けられていた点が最も異なる所である。
りＳＦ６ガスを用いて基板に垂直方向からゲート金属膜
５０であるＷＳｉ膜をエツチングして、基板表面が露出
されるまでエツチングする。この結果平面上のＷＳｉは
エツチング除去されて、窒化膜の壁面３１だけにＷＳｉ
膜が残置され、これをゲートとする。従ってゲート形成
に従来用いられていたホトレジスト膜によるマスクを必
要とせずに壁面の高さ（窒化膜の厚さ）に等しい１μｍ
の高さで膜厚（Ｌｇに相当）０．１５μｍのゲート５１
が簡単に得られる。従ってここでのＲＩＥによるゲート
金属のエツチングは０．３μｍで１μｍの高さのゲート
５１が形成されることになる。またホトレジストを用い
ず、全面が同一金属膜のためそれの悪影響がないために
ＲＩＥの不均一性がなく、ゲート５１を寸法変化なく良
好に得ることが出来る。ここではゲート長は被着膜厚に
より決定されるが、従来の製造方法ではホトレジスト膜
によるマスクとそれによるＲＩＥの変化によりゲート長
が決定付けられていた点が最も異なる所である。
次にゲートと窒化膜をマスクにして、イオン注入法によ
り基板に垂直方向より＋５１２８のイオン照射９０を行
ない低濃度イオン注入層９１を設ける。＋５１２８のイ
オン注入は加速電圧５０ｋｅＶ、 ドーズ量５ＸＩＱ１
ｚΩの条件で行なう。
り基板に垂直方向より＋５１２８のイオン照射９０を行
ない低濃度イオン注入層９１を設ける。＋５１２８のイ
オン注入は加速電圧５０ｋｅＶ、 ドーズ量５ＸＩＱ１
ｚΩの条件で行なう。
次に第１図（ｄ）に示すように、気相成長法により、第
２の膜６０としてシリコン酸化膜（Ｓｉ０２）を全面に
０，２μｍの厚さに設ける。
２の膜６０としてシリコン酸化膜（Ｓｉ０２）を全面に
０，２μｍの厚さに設ける。
当実施例ではＳｉＯ□膜の厚さは平面上とゲート側とで
は同等であった。従ってゲート側面の５ｉ０２膜厚は０
．２μｍである。
は同等であった。従ってゲート側面の５ｉ０２膜厚は０
．２μｍである。
次に第１図（ｅ）に示すように、異方性ＲＩＥによりＣ
Ｆ４ガスを用いて基板垂直方向より５ｉ０２膜を基板表
面が露出されるまでエツチングしてＳｉＯ２による側壁
６１を形成する。
Ｆ４ガスを用いて基板垂直方向より５ｉ０２膜を基板表
面が露出されるまでエツチングしてＳｉＯ２による側壁
６１を形成する。
次に第１図（ｆ）に示すように、前工程から更に引き続
いてＲＩＥを進めると窒化膜からなる第１の膜３０はエ
ツチング除去され基板表面が露出される。またこのとき
側壁６１は引き続きエツチングされて側壁の高さが減少
する。しかしＳｉＮは５ｉ０２に対して３倍以上エツチ
ング速度が早いため、ＳｉＮ膜が完全に除去された時点
でも側壁６１に支障はない。またゲート高さが低い場合
には第１の膜と第２の膜を個別にエツチングしても良い
。次にゲート５１と側壁６１をマスクとして、イオン注
入法により＋５ｉ２８のイオン照射７１を行い高濃度イ
オン注入層８１を形成する。イオン注入の条件としては
、加速電圧１００ｋｅＶ、 ドーズ量３ Ｘ １０１
３ｃｍ−２等である。
いてＲＩＥを進めると窒化膜からなる第１の膜３０はエ
ツチング除去され基板表面が露出される。またこのとき
側壁６１は引き続きエツチングされて側壁の高さが減少
する。しかしＳｉＮは５ｉ０２に対して３倍以上エツチ
ング速度が早いため、ＳｉＮ膜が完全に除去された時点
でも側壁６１に支障はない。またゲート高さが低い場合
には第１の膜と第２の膜を個別にエツチングしても良い
。次にゲート５１と側壁６１をマスクとして、イオン注
入法により＋５ｉ２８のイオン照射７１を行い高濃度イ
オン注入層８１を形成する。イオン注入の条件としては
、加速電圧１００ｋｅＶ、 ドーズ量３ Ｘ １０１
３ｃｍ−２等である。
次に第１図（ｇ）に示すように、全面にアニール保護膜
としてＳ ｉ ０２膜等を設けたのち、Ｈ２ガス雰囲気
中８００℃でアニールしてイオン注入層を活性化させて
高導電性領域８２および低導電性領域９２を形成する。
としてＳ ｉ ０２膜等を設けたのち、Ｈ２ガス雰囲気
中８００℃でアニールしてイオン注入層を活性化させて
高導電性領域８２および低導電性領域９２を形成する。
次に高導電性領域８２の所定の位置にソース１０および
ドレイン１１を設けて本願発明によるゲート長が０．１
５μｍと短小で且つソース側はゲート端まで高導電性領
域８２が設けられ、一方ドレイン側はゲート端から側壁
の膜厚即ち０．２μｍが低導電性領域９２で次に連続し
て高導電性領域８２が設けられたＬＤＤ構造の電界効果
トランジスタが完成する。
ドレイン１１を設けて本願発明によるゲート長が０．１
５μｍと短小で且つソース側はゲート端まで高導電性領
域８２が設けられ、一方ドレイン側はゲート端から側壁
の膜厚即ち０．２μｍが低導電性領域９２で次に連続し
て高導電性領域８２が設けられたＬＤＤ構造の電界効果
トランジスタが完成する。
尚上記実施例ではショットキ障壁ゲート型電界効果トラ
ンジスタで基板にＧａＡｓを用いて、第１の膜に窒化膜
（Ｓ ｉ Ｎ）を用い第２の膜に酸化膜（ＳｉＯ□）を
用いて説明したが、これらに限定されず絶縁膜ばかりで
なく金属膜を用いても良い。又基板についても他の化合
物半導体やＳｉ等を用いることも可能である。
ンジスタで基板にＧａＡｓを用いて、第１の膜に窒化膜
（Ｓ ｉ Ｎ）を用い第２の膜に酸化膜（ＳｉＯ□）を
用いて説明したが、これらに限定されず絶縁膜ばかりで
なく金属膜を用いても良い。又基板についても他の化合
物半導体やＳｉ等を用いることも可能である。
以上説明したように本発明の製造方法によれば、短小な
ゲート長で且つソース側は高導電性領域でドレイン側が
低導電性領域と高導電性領域を有したＬＤＤ構造の電界
効果トランジスタを生産性良く容易に得ることが出来る
。
ゲート長で且つソース側は高導電性領域でドレイン側が
低導電性領域と高導電性領域を有したＬＤＤ構造の電界
効果トランジスタを生産性良く容易に得ることが出来る
。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップのｍ１面図、第２図（
ａ）〜（ｄ）は従来の電界効果トランジスタの製造方法
を説明するなめに工程順に示した半導体チップの断面図
である。 １・・・ＧａＡｓ基板、２・・・動作層、３・・・ゲー
ト、４・・・レジスト膜、５・・・絶縁膜、６・・・側
壁、８・・・高濃度イオン注入層、９・・・低濃度イオ
ン注入層、１０・・・ソース、１１・・・ドレイン、３
ｏ・・・第１の膜、３１・・・壁面、４０・・・ホトレ
ジスト膜、５ｏ・・・ゲート金属膜、５１・・・ゲート
、６ｏ・・・第２の膜、６１・・・側壁、８１・・・高
濃度イオン注入層、８２・・・高導電性領域、９１・・
・低濃度イオン注入層、９２・・・低導電性領域。
めの工程順に示した半導体チップのｍ１面図、第２図（
ａ）〜（ｄ）は従来の電界効果トランジスタの製造方法
を説明するなめに工程順に示した半導体チップの断面図
である。 １・・・ＧａＡｓ基板、２・・・動作層、３・・・ゲー
ト、４・・・レジスト膜、５・・・絶縁膜、６・・・側
壁、８・・・高濃度イオン注入層、９・・・低濃度イオ
ン注入層、１０・・・ソース、１１・・・ドレイン、３
ｏ・・・第１の膜、３１・・・壁面、４０・・・ホトレ
ジスト膜、５ｏ・・・ゲート金属膜、５１・・・ゲート
、６ｏ・・・第２の膜、６１・・・側壁、８１・・・高
濃度イオン注入層、８２・・・高導電性領域、９１・・
・低濃度イオン注入層、９２・・・低導電性領域。
Claims (1)
- 半導体基板上に第１の膜を形成したのち異方性エッチ
ング法によりパターニングし半導体基板に垂直な壁面を
有する第１の膜を設ける工程と、全面にゲート金属膜を
形成したのち異方性エッチング法によりパターニングし
前記第１の膜の側面及び半導体基板表面に接するゲート
を形成する工程と、前記第１の膜及びゲートをマスクと
し不純物をイオン注入して前記半導体基板に低濃度イオ
ン注入層を形成する工程と、前記低濃度イオン注入層を
含む全面に第２の膜を形成したのち異方性エッチング法
によりパターニングし前記ゲートの側面に第２の膜から
なる側壁を形成する工程と、前記ゲートに接する前記第
１の膜を除去したのちゲートと第２の膜からなる側壁を
マスクとして不純物をイオン注入し前記半導体基板に高
濃度イオン注入層を形成する工程とを含むことを特徴と
する電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7946588A JPH01251668A (ja) | 1988-03-30 | 1988-03-30 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7946588A JPH01251668A (ja) | 1988-03-30 | 1988-03-30 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251668A true JPH01251668A (ja) | 1989-10-06 |
Family
ID=13690634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7946588A Pending JPH01251668A (ja) | 1988-03-30 | 1988-03-30 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251668A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02253632A (ja) * | 1989-03-27 | 1990-10-12 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタの製造方法 |
| JPH02271538A (ja) * | 1989-04-12 | 1990-11-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5548132A (en) * | 1994-10-24 | 1996-08-20 | Micron Technology, Inc. | Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions |
| US5994728A (en) * | 1995-11-15 | 1999-11-30 | Matsushita Electronics Corporation | Field effect transistor and method for producing the same |
-
1988
- 1988-03-30 JP JP7946588A patent/JPH01251668A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02253632A (ja) * | 1989-03-27 | 1990-10-12 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタの製造方法 |
| JPH02271538A (ja) * | 1989-04-12 | 1990-11-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| FR2649535A1 (fr) * | 1989-04-12 | 1991-01-11 | Mitsubishi Electric Corp | Procede de fabrication d'une grille en metal refractaire d'un transistor a effet de champ |
| US5548132A (en) * | 1994-10-24 | 1996-08-20 | Micron Technology, Inc. | Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions |
| US5904513A (en) * | 1994-10-24 | 1999-05-18 | Micron Technology, Inc. | Method of forming thin film transistors |
| US5936262A (en) * | 1994-10-24 | 1999-08-10 | Micron Technology, Inc. | Thin film transistors |
| US6017782A (en) * | 1994-10-24 | 2000-01-25 | Micron Technology, Inc. | Thin film transistor and method of forming thin film transistors |
| US6214652B1 (en) | 1994-10-24 | 2001-04-10 | Micron Technology, Inc. | Thin film transistors and method of forming thin film transistors |
| US6420219B2 (en) | 1994-10-24 | 2002-07-16 | Micron Technology, Inc. | Thin film transistors and method of forming thin film transistors |
| US5994728A (en) * | 1995-11-15 | 1999-11-30 | Matsushita Electronics Corporation | Field effect transistor and method for producing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7250658B2 (en) | Hybrid planar and FinFET CMOS devices | |
| US4149307A (en) | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts | |
| US4728621A (en) | Fabricating a field effect transistor utilizing a dummy gate | |
| US4136434A (en) | Fabrication of small contact openings in large-scale-integrated devices | |
| JPS6182482A (ja) | ＧａＡｓ電界効果トランジスタの製造方法 | |
| JP2553699B2 (ja) | 半導体装置の製造方法 | |
| JPH0817184B2 (ja) | 化合物半導体装置の製造方法 | |
| JPH01251668A (ja) | 電界効果トランジスタの製造方法 | |
| JPS5923476B2 (ja) | 半導体装置の製造方法 | |
| JPS62122170A (ja) | Ｍｉｓトランジスタ及びその製造方法 | |
| JP3277434B2 (ja) | トランジスタの製造方法 | |
| JPS62285468A (ja) | Ｌｄｄ電界効果トランジスタの製造方法 | |
| US7186603B2 (en) | Method of forming notched gate structure | |
| JPH01251667A (ja) | 電界効果トランジスタの製造方法 | |
| JPH02192172A (ja) | 超伝導トランジスタ | |
| JPH01251669A (ja) | 電界効果トランジスタの製造方法 | |
| JP3224432B2 (ja) | 半導体装置の製造方法 | |
| JP2544767B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS63308382A (ja) | Ｌｄｄ構造を有するトランジスタの製造方法 | |
| JPH05110071A (ja) | 半導体装置 | |
| JPH03171671A (ja) | 半導体装置及びその製造方法 | |
| KR920002517B1 (ko) | 이중측벽 기술에 의한 bpldd 구조의 금속-반도체 전계효과트랜지스터 및 그의 제조방법 | |
| JPH01253968A (ja) | 電界効果トランジスタの製造方法 | |
| JPH01161873A (ja) | 半導体装置の製造方法 | |
| JPH01251670A (ja) | 電界効果トランジスタの製造方法 |