JPH0964065A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0964065A JPH0964065A JP22030095A JP22030095A JPH0964065A JP H0964065 A JPH0964065 A JP H0964065A JP 22030095 A JP22030095 A JP 22030095A JP 22030095 A JP22030095 A JP 22030095A JP H0964065 A JPH0964065 A JP H0964065A
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Abstract
(57)【要約】
【課題】 低ドレイン電流領域において低歪で飽和出力
が大きく、信頼性の優れたマイクロ波電力用ＭＥＳＦＥ
Ｔの製造。 【解決手段】 ＧａＡｓ半絶縁性基板１０に選択的にイ
オン注入を施して、不純物層を形成しその一部を選択的
にエッチングし凹部１７を形成する工程と、熱処理を施
す工程と、前記凹部１７を含む不純物層表面に選択的に
イオン注入を施し不純物層を形成する工程と、前記凹部
を含むＧａＡｓ表面に絶縁膜１９を形成し前記凹部底面
のゲート形成予定域に開口フォトレジストマスクを形成
しその開口部の絶縁膜を反応性イオンエッチングし除去
する工程と、不純物層を熱処理し前記凹部底部の絶縁膜
開口部１８を介してゲート電極１５を形成することを特
徴とする電界効果トランジスタの製造方法。
が大きく、信頼性の優れたマイクロ波電力用ＭＥＳＦＥ
Ｔの製造。 【解決手段】 ＧａＡｓ半絶縁性基板１０に選択的にイ
オン注入を施して、不純物層を形成しその一部を選択的
にエッチングし凹部１７を形成する工程と、熱処理を施
す工程と、前記凹部１７を含む不純物層表面に選択的に
イオン注入を施し不純物層を形成する工程と、前記凹部
を含むＧａＡｓ表面に絶縁膜１９を形成し前記凹部底面
のゲート形成予定域に開口フォトレジストマスクを形成
しその開口部の絶縁膜を反応性イオンエッチングし除去
する工程と、不純物層を熱処理し前記凹部底部の絶縁膜
開口部１８を介してゲート電極１５を形成することを特
徴とする電界効果トランジスタの製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タの製造方法に係り、特に低歪みで高周波特性及び信頼
性に優れたマイクロ波電力用電界効果トランジスタの製
造方法に関する。
タの製造方法に係り、特に低歪みで高周波特性及び信頼
性に優れたマイクロ波電力用電界効果トランジスタの製
造方法に関する。
【０００２】
【従来の技術】砒化ガリウム（ＧａＡｓ）を用いたマイ
クロ波電力用電界効果トランジスタ（ＭＥＳＦＥＴ）の
低ドレイン電流領域の歪特性を改善するには、ピンチオ
フ近傍のゲート電圧（Ｖｇ）−相互コンダクタンス（ｇ
ｍ）曲線を急峻にすることが有効である。イオン注入法
を用いて電力用ＭＥＳＦＥＴに於て急峻なｇｍ曲線を得
るには動作層の電子濃度分布を急峻にすれば良い。電子
濃度分布を急峻にする方法として動作層形成を低エネル
ギでイオン注入を行うことによって実現できる。
クロ波電力用電界効果トランジスタ（ＭＥＳＦＥＴ）の
低ドレイン電流領域の歪特性を改善するには、ピンチオ
フ近傍のゲート電圧（Ｖｇ）−相互コンダクタンス（ｇ
ｍ）曲線を急峻にすることが有効である。イオン注入法
を用いて電力用ＭＥＳＦＥＴに於て急峻なｇｍ曲線を得
るには動作層の電子濃度分布を急峻にすれば良い。電子
濃度分布を急峻にする方法として動作層形成を低エネル
ギでイオン注入を行うことによって実現できる。
【０００３】以下、イオン注入法により低ドレイン電流
領域での歪特性を改善するために動作層を低エネルギで
形成した電力用ＭＥＳＦＥＴの従来例について図面を参
照して説明する。
領域での歪特性を改善するために動作層を低エネルギで
形成した電力用ＭＥＳＦＥＴの従来例について図面を参
照して説明する。
【０００４】まず、図６（ａ）に示すようにＧａＡｓ半
絶縁性基板２０上にオーム性接触層（Ｎ+ 層）２１形成
予定域に加速エネルギ１２０ｋｅＶと２５０ｋｅＶ、ド
ーズ量各２×１０13ｃｍ-2のシリコン（Ｓｉ）イオンを
選択的に注入する。次に、チャネル（Ｎ層）２２形成予
定域に加速エネルギ、例えば、１００ｋｅＶ、ドーズ量
５×１０12ｃｍ-2の低エネルギでＳｉイオンを選択的に
注入する。続いてアニールを施し、Ｓｉ+ イオンを活性
化し、Ｎ+ 層２１、動作層２２を形成する。
絶縁性基板２０上にオーム性接触層（Ｎ+ 層）２１形成
予定域に加速エネルギ１２０ｋｅＶと２５０ｋｅＶ、ド
ーズ量各２×１０13ｃｍ-2のシリコン（Ｓｉ）イオンを
選択的に注入する。次に、チャネル（Ｎ層）２２形成予
定域に加速エネルギ、例えば、１００ｋｅＶ、ドーズ量
５×１０12ｃｍ-2の低エネルギでＳｉイオンを選択的に
注入する。続いてアニールを施し、Ｓｉ+ イオンを活性
化し、Ｎ+ 層２１、動作層２２を形成する。
【０００５】次に、Ｎ+ 層２１上に写真蝕刻法でソース
・ドレイン電極のパターニングを行い、ソース・ドレイ
ン金属として例えば、金ゲルマニウム（ＡｕＧｅ）を蒸
着する。続いて、リフトオフを行い、熱処理を施して図
６（ｂ）のソース電極２３、ドレイン電極２４を形成す
る。次に、写真蝕刻法によりゲート電極形成のためのパ
ターニングを行い、動作層２２を所望のドレイン電流が
得られるまで、リセスッチングする。最後にゲート金属
として例えばアルミニウム（Ａｌ）を蒸着し、リフトオ
フを行ってゲート電極２５を形成し、図６（ｃ）に示す
電力用ＭＥＳＦＥＴを完成する。
・ドレイン電極のパターニングを行い、ソース・ドレイ
ン金属として例えば、金ゲルマニウム（ＡｕＧｅ）を蒸
着する。続いて、リフトオフを行い、熱処理を施して図
６（ｂ）のソース電極２３、ドレイン電極２４を形成す
る。次に、写真蝕刻法によりゲート電極形成のためのパ
ターニングを行い、動作層２２を所望のドレイン電流が
得られるまで、リセスッチングする。最後にゲート金属
として例えばアルミニウム（Ａｌ）を蒸着し、リフトオ
フを行ってゲート電極２５を形成し、図６（ｃ）に示す
電力用ＭＥＳＦＥＴを完成する。
【０００６】
【発明が解決しようとする課題】上記方法によって得ら
れた電力用ＭＥＳＦＥＴは、図７のＶｇ−ｇｍ曲線に示
すように、ピンチオフ近傍で急峻なｇｍ曲線が得られ、
低ドレイン電流領域で良好な歪特性が得られる。しか
し、この電力用ＭＥＳＦＥＴは飽和出力が小さい欠点が
あった。これは、低エネルギで動作層を形成したため動
作層が薄く、わずかなリセスエッチング量で所望のドレ
イン電流となるために、リセスが浅くなり、この結果、
表面空乏層等の影響を受けやすくなり、ソース抵抗（Ｒ
ｓ）等が増大し、飽和出力が低下する。
れた電力用ＭＥＳＦＥＴは、図７のＶｇ−ｇｍ曲線に示
すように、ピンチオフ近傍で急峻なｇｍ曲線が得られ、
低ドレイン電流領域で良好な歪特性が得られる。しか
し、この電力用ＭＥＳＦＥＴは飽和出力が小さい欠点が
あった。これは、低エネルギで動作層を形成したため動
作層が薄く、わずかなリセスエッチング量で所望のドレ
イン電流となるために、リセスが浅くなり、この結果、
表面空乏層等の影響を受けやすくなり、ソース抵抗（Ｒ
ｓ）等が増大し、飽和出力が低下する。
【０００７】上記Ｒｓを低減させるには、図８のように
動作層を厚くしてリセスを深くすれば良いが、そのため
に高エネルギ、例えば２００ｋｅＶで動作層を形成しな
ければならず、図９のＶｇ−ｇｍ曲線に示すように、ピ
ンチオフ近傍で急峻なｇｍ曲線が得られなくなり、今度
は歪特性が損なわれる。さらに、イオン注入法特有の問
題で動作層表面付近の電子濃度が下がるため、空乏層が
広がり易くなり、比較的低電圧でゲート空乏層端がドレ
イン電極にまで達し、ドレイン耐圧が低下し信頼性が損
なわれる。この現象はリセスが浅くなるに従って顕著に
なる。
動作層を厚くしてリセスを深くすれば良いが、そのため
に高エネルギ、例えば２００ｋｅＶで動作層を形成しな
ければならず、図９のＶｇ−ｇｍ曲線に示すように、ピ
ンチオフ近傍で急峻なｇｍ曲線が得られなくなり、今度
は歪特性が損なわれる。さらに、イオン注入法特有の問
題で動作層表面付近の電子濃度が下がるため、空乏層が
広がり易くなり、比較的低電圧でゲート空乏層端がドレ
イン電極にまで達し、ドレイン耐圧が低下し信頼性が損
なわれる。この現象はリセスが浅くなるに従って顕著に
なる。
【０００８】上記問題を回避するため、低抵抗層をイオ
ン注入法で予め形成し、そこにエッチング等で凹部を形
成した後、続いてゲート領域となる凹部の底部に低エネ
ルギで第２の不純物層を形成し、アニールを施して第１
及び第２の不純物層を活性化して動作層を形成する。こ
の場合、低エネルギによりながらもリセスを深くするこ
とができ、さらにＲｓを極力小さくすることができ、ま
たドレイン耐圧の低下を防止することができることか
ら、低ドレイン電流領域の動作に於て、低歪で高周波特
性及び信頼性に優れた電力用ＭＥＳＦＥＴを再現性良く
製造できる。
ン注入法で予め形成し、そこにエッチング等で凹部を形
成した後、続いてゲート領域となる凹部の底部に低エネ
ルギで第２の不純物層を形成し、アニールを施して第１
及び第２の不純物層を活性化して動作層を形成する。こ
の場合、低エネルギによりながらもリセスを深くするこ
とができ、さらにＲｓを極力小さくすることができ、ま
たドレイン耐圧の低下を防止することができることか
ら、低ドレイン電流領域の動作に於て、低歪で高周波特
性及び信頼性に優れた電力用ＭＥＳＦＥＴを再現性良く
製造できる。
【０００９】しかし、一般的に基板結晶へのダメージが
なく等方性にエッチングが進行するウェットエッチング
法でも凹部側壁が６０°近く立つ（図１０）ことにより
低エネルギでイオン注入された動作層と凹部周辺の低抵
抗部との電気的な接触が不完全となり（図１１の２６）
Ｒｓの増大を招いたり、ときには電気的に導通しない場
合が生じる。この現象は、低抵抗化のため凹部段差を大
きくするに従い、また、高効率化のため動作層のイオン
注入条件を低エネルギにするに従い顕著になる。また、
反応性イオンエッチング法等を用いてもこの傾向があ
り、しかも表面へのプラズマダメージを伴う欠点があっ
た。
なく等方性にエッチングが進行するウェットエッチング
法でも凹部側壁が６０°近く立つ（図１０）ことにより
低エネルギでイオン注入された動作層と凹部周辺の低抵
抗部との電気的な接触が不完全となり（図１１の２６）
Ｒｓの増大を招いたり、ときには電気的に導通しない場
合が生じる。この現象は、低抵抗化のため凹部段差を大
きくするに従い、また、高効率化のため動作層のイオン
注入条件を低エネルギにするに従い顕著になる。また、
反応性イオンエッチング法等を用いてもこの傾向があ
り、しかも表面へのプラズマダメージを伴う欠点があっ
た。
【００１０】この発明は叙上の問題点に鑑みて、低ドレ
イン電流領域に於て低歪で飽和出力が大きく、信頼性に
優れたマイクロ波電力用ＭＥＳＦＥＴを再現性良く製造
方法を提供することを目的の１とする。
イン電流領域に於て低歪で飽和出力が大きく、信頼性に
優れたマイクロ波電力用ＭＥＳＦＥＴを再現性良く製造
方法を提供することを目的の１とする。
【００１１】従来のＧａＡｓ表面に凹部（リセス部）を
形成するためのエッチングには、フォトレジスト又は絶
縁膜等をマスクとしてハロゲン系のガスを用いた反応性
イオンエッチングを用いるか、ＨＣｌ等の酸処理により
表面の酸化物を除去し、その後溶存酸素を含まない流水
で洗浄することにより均一に疎水化して密着性を高めた
表面にフォトレジスト又は絶縁膜を形成し、これらをマ
スクとしたウェットエッチング法を用いるのが一般的で
あった。
形成するためのエッチングには、フォトレジスト又は絶
縁膜等をマスクとしてハロゲン系のガスを用いた反応性
イオンエッチングを用いるか、ＨＣｌ等の酸処理により
表面の酸化物を除去し、その後溶存酸素を含まない流水
で洗浄することにより均一に疎水化して密着性を高めた
表面にフォトレジスト又は絶縁膜を形成し、これらをマ
スクとしたウェットエッチング法を用いるのが一般的で
あった。
【００１２】しかし、前者の反応性イオンエッチング法
は加工異方法があり、凹部（リセス部）側壁のテーパ角
は深くなる傾向が強かった。一方、後者のウェットエッ
チング法は等方性エッチングであるため、前者に比べる
とテーパ角は若干浅くなるが通常絶縁膜マスクで６０°
程度であり、疎水化して密着性を高めたフォトレジスト
マスクでも３０°以上のテーパ角となりテーパを浅く形
成することは困難であった。
は加工異方法があり、凹部（リセス部）側壁のテーパ角
は深くなる傾向が強かった。一方、後者のウェットエッ
チング法は等方性エッチングであるため、前者に比べる
とテーパ角は若干浅くなるが通常絶縁膜マスクで６０°
程度であり、疎水化して密着性を高めたフォトレジスト
マスクでも３０°以上のテーパ角となりテーパを浅く形
成することは困難であった。
【００１３】本発明は、浅いテーパ角の凹部を形成する
方法として化合物半導体表面の均一な親水化前処理方法
を伴うウェットエッチング方法を提供することを目的の
２とする。
方法として化合物半導体表面の均一な親水化前処理方法
を伴うウェットエッチング方法を提供することを目的の
２とする。
【００１４】また、従来の化合物半導体の表面に凹部形
成後のテーパ角を浅くするための化合物半導体表面段差
部の平滑化方法を提供することを目的の３とする。
成後のテーパ角を浅くするための化合物半導体表面段差
部の平滑化方法を提供することを目的の３とする。
【００１５】
【課題を解決するための手段】本発明に係る電界効果ト
ランジスタの製造方法は、化合物半導体基板上に形成さ
れたソース領域及びドレイン領域と、前記ソース領域及
びドレイン領域との間に形成されたチャネル領域と、前
記チャネル形成領域内に形成されたリセスと、前記リセ
ス内底部に形成されたゲート電極とを具備して構成され
るＭＥＳ型電界効果トランジスタの製造方法において、
化合物半導体表面にチャネルを形成するにあたり、前記
化合物半導体表層に選択的に第１のイオン注入を施し第
１の不純物層を形成する工程と、前記第１の不純物層に
エッチングを施して浅いテーパ角の凹部を形成する工程
と、前記凹部を含む第１の不純物層に第２のイオン注入
を施し第２の不純物層を形成する工程と、前記凹部を含
む化合物半導体表層に絶縁膜を堆積させる工程と、前記
凹部の底面のゲート形成予定域にゲートパターンを開口
したフォトレジストマスクを形成する工程と、前記開口
部の絶縁膜を反応性イオンエッチングにより除去する工
程と、前記第２の不純物層を活性化すると同時に前記反
応性イオンエッチングの加工ダメージを緩和するための
熱処理を施す工程と、前記を凹部底部の絶縁膜開口部を
介してゲート電極を形成する工程を特徴とする。
ランジスタの製造方法は、化合物半導体基板上に形成さ
れたソース領域及びドレイン領域と、前記ソース領域及
びドレイン領域との間に形成されたチャネル領域と、前
記チャネル形成領域内に形成されたリセスと、前記リセ
ス内底部に形成されたゲート電極とを具備して構成され
るＭＥＳ型電界効果トランジスタの製造方法において、
化合物半導体表面にチャネルを形成するにあたり、前記
化合物半導体表層に選択的に第１のイオン注入を施し第
１の不純物層を形成する工程と、前記第１の不純物層に
エッチングを施して浅いテーパ角の凹部を形成する工程
と、前記凹部を含む第１の不純物層に第２のイオン注入
を施し第２の不純物層を形成する工程と、前記凹部を含
む化合物半導体表層に絶縁膜を堆積させる工程と、前記
凹部の底面のゲート形成予定域にゲートパターンを開口
したフォトレジストマスクを形成する工程と、前記開口
部の絶縁膜を反応性イオンエッチングにより除去する工
程と、前記第２の不純物層を活性化すると同時に前記反
応性イオンエッチングの加工ダメージを緩和するための
熱処理を施す工程と、前記を凹部底部の絶縁膜開口部を
介してゲート電極を形成する工程を特徴とする。
【００１６】また、上記不純物層の凹部のテーパ角が３
０°以下であることを特徴とする。
０°以下であることを特徴とする。
【００１７】上記第１の不純物層に浅いテーパ角の凹部
の形成工程が、第１の不純物層を含む化合物半導体に予
め表面処理を施し、その後フォトレジストマスクを用い
たウェットエッチングであることを特徴とする。
の形成工程が、第１の不純物層を含む化合物半導体に予
め表面処理を施し、その後フォトレジストマスクを用い
たウェットエッチングであることを特徴とする。
【００１８】上記化合物半導体の表面処理が、該化合物
半導体を溶存酸素または微量の酸化剤または過酸化水素
を含む２０〜１００℃の水又は水溶液に浸漬し該化合物
半導体表面を酸化後、引上げ乾燥し、親水化することを
特徴とする。
半導体を溶存酸素または微量の酸化剤または過酸化水素
を含む２０〜１００℃の水又は水溶液に浸漬し該化合物
半導体表面を酸化後、引上げ乾燥し、親水化することを
特徴とする。
【００１９】上記化合物半導体の表面処理後の引上げ乾
燥が、該温水又は水溶液表面張力を利用して該化合物半
導体に接する該温水又は水溶液面が一定になるような速
度で引き上げ均一に乾燥することを特徴とする。
燥が、該温水又は水溶液表面張力を利用して該化合物半
導体に接する該温水又は水溶液面が一定になるような速
度で引き上げ均一に乾燥することを特徴とする。
【００２０】上記第１の不純物層に浅いテーパ角の凹部
の形成工程が、化合物半導体表面段差部形成後の段差部
の上部の角の該化合物半導体元素の除去と下部の再結晶
化を伴う熱処理による化合物半導体表面段差部の平滑化
を特徴とする。
の形成工程が、化合物半導体表面段差部形成後の段差部
の上部の角の該化合物半導体元素の除去と下部の再結晶
化を伴う熱処理による化合物半導体表面段差部の平滑化
を特徴とする。
【００２１】上記化合物半導体がIII-V 族を主成分とす
る元素で構成され、請求項６の熱処理が該化合物半導体
を構成するＶ族元素を含むガス圧雰囲気中で８００〜
１，０００℃のキャップレスアニールであることを特徴
とする。
る元素で構成され、請求項６の熱処理が該化合物半導体
を構成するＶ族元素を含むガス圧雰囲気中で８００〜
１，０００℃のキャップレスアニールであることを特徴
とする。
【００２２】上記化合物半導体の表面処理が、該化合物
半導体を加熱し３５０℃以下で加熱しながら紫外線で励
起した酸素（オゾン）中に放置することを特徴とする。
半導体を加熱し３５０℃以下で加熱しながら紫外線で励
起した酸素（オゾン）中に放置することを特徴とする。
【００２３】上記第１の不純物層に浅いテーパ角の凹部
の形成が、上記ウェットエッチング方法、上記化合物半
導体表面段差部の平滑化方法、またはそれぞれを組合わ
せることを特徴とする。
の形成が、上記ウェットエッチング方法、上記化合物半
導体表面段差部の平滑化方法、またはそれぞれを組合わ
せることを特徴とする。
【００２４】
【発明の実施の形態】本発明は、まずＧａＡｓ半絶縁性
基板表面に選択的に第１のイオン注入を行い、Ｎ層とな
る第２の不純物層より高濃度の第１の不純物層を予め設
け、表面空乏層の影響を極力小さくなるようにし、Ｒｓ
の低減を図る。
基板表面に選択的に第１のイオン注入を行い、Ｎ層とな
る第２の不純物層より高濃度の第１の不純物層を予め設
け、表面空乏層の影響を極力小さくなるようにし、Ｒｓ
の低減を図る。
【００２５】次に、第１の不純物層を選択的に所望の深
さまでエッチングして凹部（リセス）を形成する。この
リセス構造によりドレイン耐圧の向上が図れる。この
際、リセスエッチング前処理に微量の酸化剤を添加した
温水処理を施し親水化させたＧａＡｓ表面にフォトレジ
ストを用いてウェットエッチングを行い、リセステーパ
角を比較的浅く形成する。続いて凹部側壁の傾斜角をさ
らに小さくし凹部底辺の距離を短縮するための熱処理を
施す。
さまでエッチングして凹部（リセス）を形成する。この
リセス構造によりドレイン耐圧の向上が図れる。この
際、リセスエッチング前処理に微量の酸化剤を添加した
温水処理を施し親水化させたＧａＡｓ表面にフォトレジ
ストを用いてウェットエッチングを行い、リセステーパ
角を比較的浅く形成する。続いて凹部側壁の傾斜角をさ
らに小さくし凹部底辺の距離を短縮するための熱処理を
施す。
【００２６】上記熱処理はＡｓＨ3 雰囲気等でＡｓ圧を
かけ、８００〜１，０００℃の熱処理を施すことによ
り、エッチングで形成した凹部側壁の上部の結晶部が取
れると同時に、リセス側壁下部に再結晶化を促すこと
で、凹部側壁の傾斜角を小さくし、凹部底辺の距離の短
縮化を図る。この熱処理により同時に第１の不純物層を
活性化させる。
かけ、８００〜１，０００℃の熱処理を施すことによ
り、エッチングで形成した凹部側壁の上部の結晶部が取
れると同時に、リセス側壁下部に再結晶化を促すこと
で、凹部側壁の傾斜角を小さくし、凹部底辺の距離の短
縮化を図る。この熱処理により同時に第１の不純物層を
活性化させる。
【００２７】次に凹部を含む第１の不純物層に第２のイ
オン注入を施し、チャネル層（Ｎ層）となる第２の不純
物層を形成する。
オン注入を施し、チャネル層（Ｎ層）となる第２の不純
物層を形成する。
【００２８】次に、絶縁膜を形成し、ゲートパターン形
成後第２の不純物層に熱処理を施し活性化させる。最後
に凹部底部にゲート電極を形成する。この方法によれ
ば、高いドレイン耐圧がえられるリセス構造によりなが
らも表面空乏層の影響などによるＲｓの増大及び第２の
イオン注入層の凹部側壁での段切れによる不連続に伴う
Ｒｓの増大を回避でき、しかもＲＩＥのダメージをイオ
ン注入層活性化の熱処理で回復することができるため、
高ドレイン耐圧化、高ゲート耐圧化を図ることが可能と
なる。
成後第２の不純物層に熱処理を施し活性化させる。最後
に凹部底部にゲート電極を形成する。この方法によれ
ば、高いドレイン耐圧がえられるリセス構造によりなが
らも表面空乏層の影響などによるＲｓの増大及び第２の
イオン注入層の凹部側壁での段切れによる不連続に伴う
Ｒｓの増大を回避でき、しかもＲＩＥのダメージをイオ
ン注入層活性化の熱処理で回復することができるため、
高ドレイン耐圧化、高ゲート耐圧化を図ることが可能と
なる。
【００２９】以下、この発明の一実施例について第１図
を参照して説明する。
を参照して説明する。
【００３０】ＧａＡｓ半絶縁性基板１０上にＮ+ 層１１
形成予定域に加速エネルギー１２０ｋｅＶと２５０ｋｅ
Ｖ、ドーズ量各々２×１０13ｃｍ-2のＳｉイオンを選択
的に注入する。次に表面空乏層などによる動作層のＲｓ
を極力低下させるため、第１のイオン注入を加速エネル
ギー例えば１５０ｋｅＶ、ドーズ量６×１０12ｃｍ-2の
条件でＳｉ+ イオンを選択的に注入し、第１の不純物層
１６を形成する（図１（ａ））。
形成予定域に加速エネルギー１２０ｋｅＶと２５０ｋｅ
Ｖ、ドーズ量各々２×１０13ｃｍ-2のＳｉイオンを選択
的に注入する。次に表面空乏層などによる動作層のＲｓ
を極力低下させるため、第１のイオン注入を加速エネル
ギー例えば１５０ｋｅＶ、ドーズ量６×１０12ｃｍ-2の
条件でＳｉ+ イオンを選択的に注入し、第１の不純物層
１６を形成する（図１（ａ））。
【００３１】次に写真蝕刻法により第１の不純物層１６
の消耗の領域に例えば幅２μｍのフォトレジストパター
ンを形成する。ここで、この開口の幅でリセス幅が決定
される。続いて開口部のＧａＡｓ表面のリセスエッチン
グを基板と比較的密着性の弱いポジ型のフォトレジスト
例えば、ＴＨＭＲ−ｉｐ１８００（商品名、東京応化
製）をエッチングマスクに用い、例えばＨ3 ＰＯ4 系エ
ッチング液で深さ１，５００オングストローム（以下、
Ａと表記）のエッチングを施し、凹部（リセス）１７を
形成する（図１（ｂ））。
の消耗の領域に例えば幅２μｍのフォトレジストパター
ンを形成する。ここで、この開口の幅でリセス幅が決定
される。続いて開口部のＧａＡｓ表面のリセスエッチン
グを基板と比較的密着性の弱いポジ型のフォトレジスト
例えば、ＴＨＭＲ−ｉｐ１８００（商品名、東京応化
製）をエッチングマスクに用い、例えばＨ3 ＰＯ4 系エ
ッチング液で深さ１，５００オングストローム（以下、
Ａと表記）のエッチングを施し、凹部（リセス）１７を
形成する（図１（ｂ））。
【００３２】上記によりリセス近傍の不純物濃度は５×
１７17ｃｍ-3と高くすることが可能になり、第１の不純
物層１６によりＲｓを低減できる。さらに幅２μｍのリ
セスによりドレイン耐圧の低下を防ぐことができる。
１７17ｃｍ-3と高くすることが可能になり、第１の不純
物層１６によりＲｓを低減できる。さらに幅２μｍのリ
セスによりドレイン耐圧の低下を防ぐことができる。
【００３３】次に、このＧａＡｓ表面を例えばＨＣｌ処
理により自然酸化物を除去後、例えば酸素２０ｍｉｌ／
秒で３分間バブリングした９０℃の温水に４分間浸漬
し、３００Ａ程度の均一な酸化層を形成後、引上げる際
にこの温水の表面張力を利用し、ＧａＡｓ表面に接する
該温水又は水溶液面２０３が一定に後退するような速度
でＧａＡｓ表面に水滴を残さずに引き上げて乾燥する
（図３（ａ），（ｂ））。または、水銀灯３０３等の紫
外線３０７で酸素３０５を励起しオゾン化３０６した雰
囲気中で３００℃で約１５分間放置する（図４）。
理により自然酸化物を除去後、例えば酸素２０ｍｉｌ／
秒で３分間バブリングした９０℃の温水に４分間浸漬
し、３００Ａ程度の均一な酸化層を形成後、引上げる際
にこの温水の表面張力を利用し、ＧａＡｓ表面に接する
該温水又は水溶液面２０３が一定に後退するような速度
でＧａＡｓ表面に水滴を残さずに引き上げて乾燥する
（図３（ａ），（ｂ））。または、水銀灯３０３等の紫
外線３０７で酸素３０５を励起しオゾン化３０６した雰
囲気中で３００℃で約１５分間放置する（図４）。
【００３４】上記いずれかの方法で、ＧａＡｓ表面に酸
化層２０２，３０２を形成し親水化処理を施した後、レ
ジストマスクを用いた場合、燐酸系エッチャント（例え
ばＨ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝３：１：５０）のウ
ェットエッチングによりリセス側面傾斜角は約２０°の
浅い傾斜角で形成される。次に、ＡｓＨ3 雰囲気中で例
えば８５０℃で１５分熱処理による、リセス上部の除去
とリセス下部の再結晶効果により傾斜角を約８°に緩和
しリセス底辺ｄ２は約１μｍ短縮化してｄ３となる（図
５）と同時に、再結晶部も含めイオン注入層とオーミッ
ク部のＮ+ 層を活性化することができる（図１
（ｃ））。
化層２０２，３０２を形成し親水化処理を施した後、レ
ジストマスクを用いた場合、燐酸系エッチャント（例え
ばＨ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝３：１：５０）のウ
ェットエッチングによりリセス側面傾斜角は約２０°の
浅い傾斜角で形成される。次に、ＡｓＨ3 雰囲気中で例
えば８５０℃で１５分熱処理による、リセス上部の除去
とリセス下部の再結晶効果により傾斜角を約８°に緩和
しリセス底辺ｄ２は約１μｍ短縮化してｄ３となる（図
５）と同時に、再結晶部も含めイオン注入層とオーミッ
ク部のＮ+ 層を活性化することができる（図１
（ｃ））。
【００３５】リセス内の再結晶部はマイクロＸ線回折法
により基板と同じ結晶性を有しており、ＥＤＸ法の分析
から周辺と同一のイオン注入不純物を有し、物理的に均
一に活性化されている。次にリセス１７部にゲート領域
（Ｎ層）１２となる第２のイオン注入として例えば加速
エネルギー１００ｋｅＶ、ドーズ量３×１０12ｃｍ-2の
低エネルギーでＳｉ+ イオンを注入し、第２の不純物層
１２を形成する（図１（ｄ））。
により基板と同じ結晶性を有しており、ＥＤＸ法の分析
から周辺と同一のイオン注入不純物を有し、物理的に均
一に活性化されている。次にリセス１７部にゲート領域
（Ｎ層）１２となる第２のイオン注入として例えば加速
エネルギー１００ｋｅＶ、ドーズ量３×１０12ｃｍ-2の
低エネルギーでＳｉ+ イオンを注入し、第２の不純物層
１２を形成する（図１（ｄ））。
【００３６】続いて、例えばＣＶＤ法により絶縁膜とし
て酸化膜（ＳｉＯ2 ）１９を１，０００Ａ堆積する。次
に前記熱処理で約１μｍに狭めたリセス部底部に写真蝕
刻法によりフォトレジスト膜に例えば幅１μｍの開口部
１８を形成し、エッチングの精密制御可能なＲＩＥによ
りＳｉＯ2 １９をエッチングする（図２（ａ））。
て酸化膜（ＳｉＯ2 ）１９を１，０００Ａ堆積する。次
に前記熱処理で約１μｍに狭めたリセス部底部に写真蝕
刻法によりフォトレジスト膜に例えば幅１μｍの開口部
１８を形成し、エッチングの精密制御可能なＲＩＥによ
りＳｉＯ2 １９をエッチングする（図２（ａ））。
【００３７】次にフォトレジスト膜を例えばプラズマ灰
化法により除去した後、例えばＡｓＨ3 雰囲気で温度８
５０℃の熱処理を施し、第２の不純物層のＳｉ+ イオン
を活性化させ、Ｎ+ 層１１、Ｒｓ低減のための半導体層
（Ｎ- 層）１６、Ｎ層１２を形成する（図２（ｂ））。
同時に、この熱処理でＲＩＥのエッチングで生じたＧａ
Ａｓ結晶のダメージ１１１を回復することができ、ゲー
ト耐圧の低下を防止できる。次にＮ- 層１１上に写真蝕
刻法でソース、ドレイン電極のパターニングを行い、Ｓ
ｉＯ2 １９を例えばＮＨ4 Ｆ液でエッチングした後、
例えばソース、ドレイン電極金属としてＡｕＧｅを蒸着
し、リフトオフを行って、温度例えば４５０℃で熱処理
を施してソース電極１３、ドレイン電極１４を形成する
（図２（ｃ））。
化法により除去した後、例えばＡｓＨ3 雰囲気で温度８
５０℃の熱処理を施し、第２の不純物層のＳｉ+ イオン
を活性化させ、Ｎ+ 層１１、Ｒｓ低減のための半導体層
（Ｎ- 層）１６、Ｎ層１２を形成する（図２（ｂ））。
同時に、この熱処理でＲＩＥのエッチングで生じたＧａ
Ａｓ結晶のダメージ１１１を回復することができ、ゲー
ト耐圧の低下を防止できる。次にＮ- 層１１上に写真蝕
刻法でソース、ドレイン電極のパターニングを行い、Ｓ
ｉＯ2 １９を例えばＮＨ4 Ｆ液でエッチングした後、
例えばソース、ドレイン電極金属としてＡｕＧｅを蒸着
し、リフトオフを行って、温度例えば４５０℃で熱処理
を施してソース電極１３、ドレイン電極１４を形成する
（図２（ｃ））。
【００３８】最後にＳｉＯ2 １９の開口部上に写真蝕
刻法により、ゲート電極のパターニングを行い、ゲート
電極金属として例えばＡｌを厚さ６，０００Ａ蒸着し、
リフトオフを行ってゲート電極１５を形成して図２
（ｄ）に示す電力用ＭＥＳＦＥＴを完成する。
刻法により、ゲート電極のパターニングを行い、ゲート
電極金属として例えばＡｌを厚さ６，０００Ａ蒸着し、
リフトオフを行ってゲート電極１５を形成して図２
（ｄ）に示す電力用ＭＥＳＦＥＴを完成する。
【００３９】上記のようにして得られた電力用ＭＥＳＦ
ＥＴは、ドレイン耐圧の低下を防ぐリセス構造ながらも
リセス近傍に形成した第１の不純物層１６によりＲｓの
増大を極力小さくすることができ、第２の不純物層のリ
セス側壁段差での連続性が保たれることでＲｓの増大を
回避することができ、さらにＲＩＥで生じたＧａＡｓ結
晶のダメージ１１１をイオン注入層活性化の熱処理で同
時に回復することができる。
ＥＴは、ドレイン耐圧の低下を防ぐリセス構造ながらも
リセス近傍に形成した第１の不純物層１６によりＲｓの
増大を極力小さくすることができ、第２の不純物層のリ
セス側壁段差での連続性が保たれることでＲｓの増大を
回避することができ、さらにＲＩＥで生じたＧａＡｓ結
晶のダメージ１１１をイオン注入層活性化の熱処理で同
時に回復することができる。
【００４０】なお、上記実施例ではリセス１７幅を決定
するフォトレジスト膜の開口幅を２μｍ、ゲート電極の
フォトレジスト膜の開口幅を１μｍとしたが何等これら
の値に限定されることはないが、リセス幅についてはゲ
ート長より広いことが条件となる。また、リセス深さを
１，５００Ａとしたが、この値に限定されることはない
が、リセス底部の表面電子濃度が１×１０17ｃｍ-3以上
を保つリセス深さが望ましい。さらに絶縁膜にＳｉＯ2
１９を用いたが、この種類に限定されることははく、
例えばシリコン窒化膜（Ｓｉ3 Ｎ4 ）、酸化窒化シリコ
ン（ＳｉＯＮ）等を用いても良い。
するフォトレジスト膜の開口幅を２μｍ、ゲート電極の
フォトレジスト膜の開口幅を１μｍとしたが何等これら
の値に限定されることはないが、リセス幅についてはゲ
ート長より広いことが条件となる。また、リセス深さを
１，５００Ａとしたが、この値に限定されることはない
が、リセス底部の表面電子濃度が１×１０17ｃｍ-3以上
を保つリセス深さが望ましい。さらに絶縁膜にＳｉＯ2
１９を用いたが、この種類に限定されることははく、
例えばシリコン窒化膜（Ｓｉ3 Ｎ4 ）、酸化窒化シリコ
ン（ＳｉＯＮ）等を用いても良い。
【００４１】
【発明の効果】以上述べたようにこの発明によれば、ド
レイン耐圧の向上を図れるリセス構造ながらも表面空乏
層などによるＲｓの増大を極力小さくすることができ、
リセス構造の段差不連続部によるＲｓ増加もないことか
ら、低ドレイン領域に於いてドレイン耐圧及びゲート耐
圧が高く、しかも低歪で高効率な電力用ＭＥＳＦＥＴを
高歩留りで再現性良く製造することができる。
レイン耐圧の向上を図れるリセス構造ながらも表面空乏
層などによるＲｓの増大を極力小さくすることができ、
リセス構造の段差不連続部によるＲｓ増加もないことか
ら、低ドレイン領域に於いてドレイン耐圧及びゲート耐
圧が高く、しかも低歪で高効率な電力用ＭＥＳＦＥＴを
高歩留りで再現性良く製造することができる。
【図１】（ａ）ないし（ｄ）は本発明に係る電力用ＭＥ
ＳＦＥＴの製造方法の一実施例を工程順に一部を示すい
ずれも断面図、
ＳＦＥＴの製造方法の一実施例を工程順に一部を示すい
ずれも断面図、
【図２】（ａ）ないし（ｄ）は本発明に係る電力用ＭＥ
ＳＦＥＴの製造方法の一実施例を工程順に図１に引続き
一部を示すいずれも断面図、
ＳＦＥＴの製造方法の一実施例を工程順に図１に引続き
一部を示すいずれも断面図、
【図３】（ａ）および（ｄ）は本発明に係る電力用ＭＥ
ＳＦＥＴの製造方法の一実施例を工程順に図２に引続き
一部を示すいずれも断面図、
ＳＦＥＴの製造方法の一実施例を工程順に図２に引続き
一部を示すいずれも断面図、
【図４】本発明に係る一実施例のオゾン雰囲気中でＧａ
Ａｓ表層酸化層形成を説明するための図、
Ａｓ表層酸化層形成を説明するための図、
【図５】本発明に係るリセス形状を示すウェーハ断面
図、
図、
【図６】（ａ）ないし（ｃ）は従来例の電力用ＭＥＳＦ
ＥＴの製造方法の一部を工程順に示すいずれも断面図、
ＥＴの製造方法の一部を工程順に示すいずれも断面図、
【図７】Ｖｇ−ｇｍ曲線図、
【図８】従来例の電力用ＭＥＳＦＥＴの製造方法の一部
を示す断面図、
を示す断面図、
【図９】Ｖｇ−ｇｍ曲線図、
【図１０】従来例のリセス形状を示すウェーハ断面図、
【図１１】従来例の電力用ＭＥＳＦＥＴの製造方法の一
部を示す断面図。
部を示す断面図。
１０，２０，２０１，３０１…ＧａＡｓ半絶縁性基板 １１，２１…オーム性接触層（Ｎ- 層） １６…第１の不純物層（Ｎ- 層） １２，２２…第２の不純物層（Ｎ層） １９…絶縁膜（ＳｉＯ2 ） ２６…イオン注入層段切れ箇所 １３，２３…ソース電極 １４，２４…ドレイン電極 １５，２５…ゲート電極 １８…開口部（幅１μｍ） １７…凹部（リセス） １１１…ＲＩＥダメージ部 １１２…熱処理によるリセス上部の除去部 １１３…熱処理によるリセス下部の再結晶部 ２０２，３０２…表面酸化層 ２０３…温水 ２０４，３０４…温水表面 ２０５…加熱台 ２０６…Ｏ2 バブリング ２０７…引上げ方向 ３０３…水銀灯 ３０５…酸素 ３０６…オゾン ３０７…紫外線
【手続補正書】
【提出日】平成７年１２月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】（ａ）および（ｂ）は本発明に係る電力用ＭＥ
ＳＦＥＴの製造方法の一実施例を工程順に図２に引続き
一部を示すいずれも断面図、
ＳＦＥＴの製造方法の一実施例を工程順に図２に引続き
一部を示すいずれも断面図、
Claims (9)
- 【請求項１】 化合物半導体基板上に形成されたソース
領域及びドレイン領域と、前記ソース領域及びドレイン
領域との間に形成されたチャネル領域と、前記チャネル
形成領域内に形成されたリセスと、前記リセス内底部に
形成されたゲート電極とを具備して構成されるＭＥＳ型
電界効果トランジスタの製造方法において、 化合物半
導体表面にチャネルを形成するにあたり、前記化合物半
導体表層に選択的に第１のイオン注入を施し第１の不純
物層を形成する工程と、前記第１の不純物層にエッチン
グを施して浅いテーパ角の凹部を形成する工程と、前記
凹部を含む第１の不純物層に第２のイオン注入を施し第
２の不純物層を形成する工程と、前記凹部を含む化合物
半導体表層に絶縁膜を堆積させる工程と、前記凹部の底
面のゲート形成予定域にゲートパターンを開口したフォ
トレジストマスクを形成する工程と、前記開口部の絶縁
膜を反応性イオンエッチングにより除去する工程と、前
記第２の不純物層を活性化すると同時に前記反応性イオ
ンエッチングの加工ダメージを緩和するための熱処理を
施す工程と、前記を凹部底部の絶縁膜開口部を介してゲ
ート電極を形成する工程を特徴とする電界効果トランジ
スタの製造方法。 - 【請求項２】 不純物層の凹部のテーパ角が３０°以下
であることを特徴とする請求項１記載の電界効果トラン
ジスタの製造方法。 - 【請求項３】 第１の不純物層に浅いテーパ角の凹部の
形成工程が、第１の不純物層を含む化合物半導体に予め
表面処理を施し、その後フォトレジストマスクを用いた
ウェットエッチングであることを特徴とする請求項１ま
たは請求項２のいずれかに記載の電界効果トランジスタ
の製造方法。 - 【請求項４】 化合物半導体の表面処理が、該化合物半
導体を溶存酸素または微量の酸化剤または過酸化水素を
含む２０〜１００℃の水又は水溶液に浸漬し該化合物半
導体表面を酸化後、引上げ乾燥し、親水化することを特
徴とする請求項１ないし請求項３のいずれかに記載の電
界効果トランジスタの製造方法。 - 【請求項５】 化合物半導体の表面処理後の引上げ乾燥
が、該温水又は水溶液表面張力を利用して該化合物半導
体に接する該温水又は水溶液面が一定になるような速度
で引き上げ均一に乾燥することを特徴とする請求項４記
載の電界効果トランジスタの製造方法。 - 【請求項６】 第１の不純物層に浅いテーパ角の凹部の
形成工程が、化合物半導体表面段差部形成後の段差部の
上部の角の該化合物半導体元素の除去と下部の再結晶化
を伴う熱処理による化合物半導体表面段差部の平滑化を
特徴とする請求項１ないし請求項３のいずれかに記載の
電界効果トランジスタの製造方法。 - 【請求項７】 化合物半導体がIII-V 族を主成分とする
元素で構成され、請求項６の熱処理が該化合物半導体を
構成するＶ族元素を含むガス圧雰囲気中で８００〜１，
０００℃のキャップレスアニールであることを特徴とす
る請求項１記載の電界効果トランジスタの製造方法。 - 【請求項８】 化合物半導体の表面処理が、該化合物半
導体を加熱し３５０℃以下で加熱しながら紫外線で励起
した酸素（オゾン）中に放置することを特徴とする請求
項３記載の電界効果トランジスタの製造方法。 - 【請求項９】 第１の不純物層に浅いテーパ角の凹部の
形成が、請求項４に記載のウェットエッチング方法か、
請求項６に記載の化合物半導体表面段差部の平滑化方法
か、またはそれぞれを組合わせることを特徴とする請求
項３記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22030095A JPH0964065A (ja) | 1995-08-29 | 1995-08-29 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22030095A JPH0964065A (ja) | 1995-08-29 | 1995-08-29 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964065A true JPH0964065A (ja) | 1997-03-07 |
Family
ID=16749003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22030095A Pending JPH0964065A (ja) | 1995-08-29 | 1995-08-29 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964065A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150170A (ja) * | 2005-11-30 | 2007-06-14 | Sharp Corp | 半導体装置の製造方法、半導体レーザ装置、光伝送モジュールおよび光ディスク装置 |
-
1995
- 1995-08-29 JP JP22030095A patent/JPH0964065A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150170A (ja) * | 2005-11-30 | 2007-06-14 | Sharp Corp | 半導体装置の製造方法、半導体レーザ装置、光伝送モジュールおよび光ディスク装置 |
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