JP3101455B2 - 電界効果トランジスタ及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電界効果トランジス
タ（以下、ＦＥＴと称す。）及びその製造方法に関し、
特に、ゲートリセス構造の改良に関するものである。

【０００２】

【従来の技術】図１４は、従来の１段リセスにゲート電
極を形成したＦＥＴの構造を示す断面図であり、図にお
いて、１は半絶縁性基板および半絶縁性バッファ層、２
は例えばＧａＡｓからなるｎ型活性層、２ａは１段リセ
ス、３，４はソース及びドレイン電極、５はゲート電極
である。ここで、ゲート電極５は、活性層２に形成され
た１段の凹部、即ち、１段のリセス２ａ内に形成されて
いる。また、図１５は従来の２段リセスにゲート電極を
形成したＦＥＴの構造を示す断面図であり、図におい
て、図１４と同一符号は同一または相当する部分を示
し、２ｂは２段リセスである。ここで、ゲート電極５は
活性層２に形成された２段の凹部、即ち、２段のリセス
２ｂ内に形成されている。

【０００３】次に、動作について説明する。図１６は、
上記図１４に示した１段リセスにゲート電極を形成した
ＦＥＴと図１５に示した２段リセスにゲート電極を形成
したＦＥＴの動作特性を比較して説明するために、これ
らのゲート電極部を同時に描いた拡大断面図であり、図
において、点線は図１４に示したＦＥＴの１段リセスを
表し、実線は図１５に示したＦＥＴの２段リセスを示し
ている。尚、図中、Ｅ1 ，Ｄ1 ，Ｉ1 はそれぞれ１段リ
セスのＦＥＴにおけるゲート・ドレイン間にかかる電
界，空乏層の形状，ソース・ドレイン間を流れる電流パ
スを示し、Ｅ2 ，Ｄ2 ，Ｉ2 はそれぞれ２段リセスのＦ
ＥＴにおけるゲート・ドレイン間にかかる電界，空乏層
の形状，ソース・ドレイン間を流れる電流パスを示して
いる。

【０００４】２段リセスのＦＥＴと１段リセスのＦＥＴ
の動作を比較した場合、図に示すように、２段リセスの
ＦＥＴのゲート・ドレイン間にかかる電界Ｅ2 は、１段
リセスのＦＥＴのそれ（Ｅ1 ）に比べて横方向（図中ｘ
方向）の電界が大きくなるため、その空之層形状Ｄ2 が
１段リセスのＦＥＴのそれ（Ｄ1 ）に比べて、より横方
向（図中矢印ｘ方向）に延びることになる。これによ
り、２段リセスのＦＥＴでは１段リセスのＦＥＴに比べ
てゲート耐圧（ＢＶg ）が向上するとともに、出力抵抗
が増大することから、ドレインコンダクタンス（Ｇd ）
やピンチオフ特性（Ｖｐ特性）が改善される。一方、２
段リセスのＦＥＴのソース・ドレイン間を流れる電流パ
スＩ2 は図に示す経路で流れる。これは、リセスが２段
になり、１段のリセスに比べて図に示す活性層２の領域
Ａが減った分だけ、この間の抵抗が増大することにな
り、同一のリセス深さでは、２段リセスのＦＥＴでは１
段リセスのＦＥＴに比べて入力側の寄生抵抗、即ち、ソ
ース寄生抵抗（Ｒs ）が増大する傾向となる。尚、この
ソース寄生抵抗（Ｒs ）の増大はＦＥＴの特性上好まし
くない。

【０００５】一方、図１３は、上記図１５に示した従来
の２段リセスにゲート電極を形成したＦＥＴの製造工程
を示す工程別断面図であり、図において、図１５と同一
符号は同一または相当する部分を示し、５ａはゲート電
極形成用金属、１０は誘電体層、１１はレジスト膜、１
１ａは開口部である。

【０００６】以下、製造工程を説明する。先ず、図１３
(a) に示すように、半絶縁性基板及びバッファ層１上に
形成された例えばＧａＡｓからなるｎ型活性層２の上面
の所定領域にソース，ドレイン電極３，４を形成した
後、誘電体膜１０，レジスト膜１１を形成し、通常の写
真製版技術により該レジスト膜１１の所定領域に所定幅
の開口部１１ａを形成する。次に、図１３(b) に示すよ
うに、この開口部１１ａが形成されたレジスト膜１１を
マスクにして誘電体膜１０の一部を反応性イオンエッチ
ング（以下、ＲＩＥと称す。）により除去した後、該誘
電体膜１０をマスクにして活性層２に第１回目のウエッ
トエッチングを施して、活性層２を所定量除去する。次
に、図１３(c)に示すように、誘電体膜１０をサイドエ
ッチングして、その開口部１０ｅの幅を更に拡げた後、
図１３(d) に示すように、活性層２に第２回目のウエッ
トエッチングを施して、ドレイン電流が所望の値となる
まで活性層２を所定量エッチング除去すると、２段リセ
ス２ｂが形成される。この後、図１３(e) に示すよう
に、ゲート電極形成用金属５ａを蒸着し、リフトオフす
ると、図１３(f) に示すように、２段リセス２ｂに対し
てゲート電極５が形成され、続いて誘電体膜１０を除去
すると図１５に示したＦＥＴが得られる。

【０００７】

【発明が解決しようとする課題】従来の２段リセスにゲ
ート電極を形成したＦＥＴでは、上述したように、その
構造上、１段リセスにゲート電極を形成したＦＥＴに比
べてゲート耐圧（ＢＶｇ）とドレインコンダクタンス
（Ｇｄ）をより改善することはできるものの、ゲート耐
圧（ＢＶｇ）とドレインコンダクタンス（Ｇｄ）の改善
とソース抵抗（Ｒs）の低減とがトレードオフの関係に
あり、ゲート耐圧（ＢＶｇ），ドレインコンダクタンス
（Ｇｄ）の改善と、ソース抵抗（Ｒs ）の低減とを同時
に図ることができないという問題点があった。

【０００８】一方、その製造工程においては、図１３に
示すように、２段目のリセスの幅はマスクとなる誘電体
膜１０の開口部１０ｅの開口幅Ｗに依存し、この開口幅
Ｗは誘電体膜をウエットエッチングする際のサイドエッ
チ量（ΔＷ）、即ち、エッチャントの横方向へのシミ込
み量によって制御される。しかるに、このエッチャント
の横方向へのシミ込み量は、誘電体膜１０の上面に接す
るレジスト１１と誘電体膜１０の下面に接する活性層
（半導体結晶層）２との各々の接着力によって決まり、
必ずしも再現性のあるものではない。このように、従来
の製造工程では、サイドエッチ量（ΔＷ）を一定に制御
することは困難で、２段リセスを一定の形状に再現性良
く形成することができないという問題点があった。

【０００９】この発明は上記のような問題点を解消する
ためになされたものであり、一定形状の２段リセスを再
現性よく形成できるＦＥＴの製造方法を得ることを目的
とする。更に、この発明の他の目的は、ゲート耐圧（Ｂ
Ｖｇ），ドレインコンダクタンス（Ｇｄ）の改善と、ソ
ース寄生抵抗（Ｒs ）の低減とを同時に達成できるリセ
ス構造を有するＦＥＴとその製造方法を得ることにあ
る。

【００１０】更に、この発明の他の目的は、２段リセス
にゲート電極を形成したＦＥＴと同等の動作特性が得ら
れる、１段リセスにゲート電極を形成したＦＥＴとその
製造方法を得ることにある。

【００１１】

【課題を解決するための手段】この発明にかかるＦＥＴ
の製造方法は、活性層上に、その開口幅が２段目のリセ
スのリセス幅を規定する開口部を有する第１の誘電体膜
と、その開口幅が１段目のリセスの幅を規定する開口部
を有する第２の誘電体膜と、その開口幅がゲート長を規
定する開口部を有するレジスト膜とをこの順に、それぞ
れの開口部がゲート電極の形成位置に対応するように形
成した後、上記第２の誘電体膜をマスクにして上記活性
層をエッチングして１段目のリセスを形成し、次いで、
サイドエッチングにより上記第２の誘電体膜の開口部の
開口幅を、上記第１の誘電体膜の開口部の開口幅以上の
開口幅に拡げた後、上記第１の誘電体膜をマスクにして
活性層をエッチングして２段目のリセスを形成し、次い
で、上記レジスト膜をマスクにしてゲート電極を形成す
るものである。

【００１２】更に、この発明にかかるＦＥＴの製造方法
は、活性層上にその幅が２段目のリセスのリセス幅を規
定する誘電体膜パターンを形成し、更にこの上にその開
口幅がゲート長を規定する開口部を有するレジスト膜
を、該開口部が上記誘電体膜パターンの上方に位置する
ように形成し、該レジスト膜をマスクとして上記誘電体
膜パターンにその開口幅が１段目のリセスの幅を規定す
る開口部を形成した後、上記誘電体膜パターンをマスク
に活性層をエッチングして１段目のリセスを形成し、次
いで、サイドエッチングにより該誘電体膜パターンを完
全にエッチング除去した後、上記レジスト膜をマスクに
して２段目のリセスを形成し、次いで、該レジスト膜を
マスクにしてゲート電極を形成するものである。

【００１３】更に、この発明にかかるＦＥＴの製造方法
は、上記誘電体膜パターンをソース，ドレイン電極に対
してセルフアライメントで形成するものである。更に、
この発明にかかるＦＥＴの製造方法は、上記ゲート長を
規定する開口部と上記１段目のリセスの幅を規定する開
口部を、ソース，ドレイン電極間のソース側に位置づけ
て形成するものである。

【００１４】更に、この発明にかかるＦＥＴは、２段リ
セスの２段目のリセスのソース電極側のリセス幅を、ド
レイン電極側のリセス幅より小さくしたものである。更
に、この発明にかかるＦＥＴ及びその製造方法は、活性
層表面に対してソース電極とドレイン電極を形成し、該
活性層のソース電極とドレイン電極間の所定領域に、そ
のソース電極側とドレイン電極側の両サイドに、該活性
層よりキャリア濃度が低い低キャリア濃度領域が隣接す
るよう１段リセスを形成し、この１段リセスにゲート電
極を形成したものである。

【００１５】更に、この発明にかかるＦＥＴ及びその製
造方法は、上記ソース電極側の低キャリア濃度領域の幅
を、上記ドレイン電極側の低キャリア濃度領域の幅より
も小さくしたものである。

【００１６】更に、この発明にかかるＦＥＴ及びその製
造方法は、活性層上に該活性層よりキャリア濃度が低い
低キャリア濃度層を形成し、該活性層と低キャリア濃度
層のソース，ドレイン電極を形成すべき所定領域に、上
記活性層よりキャリア濃度が高い２つの高キャリア濃度
領域を形成し、ソース，ドレイン電極をこの高キャリア
濃度領域上に形成し、この２つの高キャリア濃度領域の
間の上記該活性層と低キャリア濃度層の所定領域に１段
リセスを形成し、この１段リセスにゲート電極を形成し
たものである。

【００１７】更に、この発明にかかるＦＥＴ及びその製
造方法は、上記１段リセスを、上記ドレイン電極側の高
キャリア濃度領域よりもソース電極側の高キャリア濃度
領域に近づけて形成したものである。

【００１８】

【作用】この発明においては、２段リセスの２段目のリ
セスの幅が、活性層に対してゲート電極形成用のレジス
ト膜を成膜する前に、該活性層上に形成しておいた所定
開口幅の開口部を有する誘電体膜の該開口部の幅によっ
て規定されるため、２段リセスの２段目のリセスの幅を
一定幅に再現性良く形成することができる。

【００１９】更に、この発明においては、２段リセスの
２段目のリセスの幅が、活性層に対してゲート電極形成
用のレジスト膜を成膜する前に、該活性層上に形成して
おいた所定幅の誘電体膜パターンの幅によって規定され
るため、２段リセスの２段目のリセスの幅を一定幅に再
現性良く形成することができる。

【００２０】更に、この発明においては、上記誘電体膜
パターンをソース，ドレイン電極に対してセルフアライ
メントで形成したから、該誘電体膜パターンを形成する
ための写真製版工程を省くことができる。

【００２１】更に、この発明においては、２段リセスの
２段目のリセスのソース電極側のリセス幅を、ドレイン
電極側のリセス幅より小さくしたから、ソース側のリセ
ス形状は１段リセスの形状に近似することになり、ソー
ス寄生抵抗（Ｒs ）を低減し、且つ、ゲート耐圧（ＢＶ
ｇ）とドレインコンダクタンス（Ｇｄ）を改善すること
ができる。

【００２２】更に、この発明においては、活性層のソー
ス電極とドレイン電極間の所定領域に、そのソース電極
側とドレイン電極側の両サイドに、該活性層よりキャリ
ア濃度が低い低キャリア濃度領域を隣接させた１段リセ
スを形成したから、該１段リセスにゲート電極を形成す
ることにより、２段リセスにゲート電極を形成した場合
と同じ動作特性でもってＦＥＴを動作させることができ
る。

【００２３】更に、この発明においては、上記ソース電
極側の低キャリア濃度領域の幅を、上記ドレイン電極側
の低キャリア濃度領域の幅よりも小さくしたから、ソー
ス寄生抵抗（Ｒs ）を低減し、且つ、ゲート耐圧（ＢＶ
ｇ）とドレインコンダクタンス（Ｇｄ）を改善すること
ができる。

【００２４】更に、この発明においては、活性層と該活
性層上に形成された該活性層よりキャリア濃度が低い低
キャリア濃度層のソース，ドレイン電極を形成すべき所
定領域に不純物をトーピングし、この領域のキャリア濃
度を活性層のそれより高くして、ソース，ドレイン電極
をこの高キャリア濃度領域上に形成し、この２つの高キ
ャリア濃度領域の間の上記活性層と低キャリア濃度層の
所定領域に１段リセスを形成したから、該１段リセスに
ゲート電極を形成することにより、２段リセスにゲート
電極を形成した場合と同じ動作特性でもってＦＥＴを動
作させることができる。

【００２５】更に、この発明においては、上記１段リセ
スを、上記ドレイン電極側の高キャリア濃度領域よりも
ソース電極側の高キャリア濃度領域に近づけて形成した
から、ソース寄生抵抗（Ｒs ）を低減し、且つ、ゲート
耐圧（ＢＶｇ）とドレインコンダクタンス（Ｇｄ）を改
善することができる。

【００２６】

【実施例】

実施例１．図１は、この発明の第１の実施例による２段
リセスにゲート電極を形成したＦＥＴの製造工程を示す
工程別断面図であり、図において、図１３と同一符号は
同一または相当する部分を示し、１０ａは誘電体膜１０
に比べてエッチングレートが遅い誘電体膜である。

【００２７】以下、製造工程を説明する。先ず、従来と
同様にして半絶縁性基板及びバッファ層１上に形成され
た例えばＧａＡｓからなるｎ型活性層２の上面の所定領
域にソース，ドレイン電極３，４を形成した後、図１
(a) に示すように、ＳｉＮ或いはＳｉＯ2 等からなる第
１の誘電体膜１０ａをプラズマＣＶＤ法等を用いて形成
し、通常の写真製版と異方性エッチング技術（例えば、
ＲＩＥ）により、この誘電体膜１０ａの所定領域に、そ
の開口幅が後の２段リセスの形成時における２段目のリ
セスの幅を決定する所定開口幅の開口部１０ｂを形成す
る。次に、上記誘電体膜１０ａ及び開口部１０ｂを覆う
ように、後のエッチング工程時におけるそのエッチング
レートが上記誘電体膜１０ａよりも速くなるよう、Ｓｉ
Ｎ或いはＳｉＯ2 等からなる誘電体膜１０をプラズマＣ
ＶＤ法等を用いて形成し、更に、レジスト膜１１を形成
する。そして、この後、図１(b) に示すように、通常の
写真製版技術により、該レジスト膜１１の上記開口部１
０ｂの中央部の上方に位置する部分を除去して、後に形
成するゲート電極のゲート長を規定する開口部１１ａを
形成し、更に、この開口部１１ａが形成されたレジスト
膜１１をマスクにして第２の誘電体膜１０にＲＩＥ等の
異方性エッチングを施し、開口部１０ｃを形成した後、
レジスト膜１１及び第２の誘電体膜１０をマスクにして
活性層２に、例えば、酒石酸と過酸化水素水の混合液を
エッチャントとする第１回目のウエットエッチングを施
して１段目のリセス２ｃを形成する。

【００２８】ここで、上記ＳｉＮ或いはＳｉＯ2 等から
なる第１の誘電体膜１０ａと第２の誘電体膜１０は、プ
ラズマＣＶＤ法等による形成時の形成条件、例えば、温
度等を変更することにより、第１の誘電体膜１０ａを第
２の誘電体膜１０よりも緻密に（第２の誘電体膜１０を
第１の誘電体膜１０ａより粗に）形成し、後のエッチン
グ工程における第１の誘電体膜１０ａのエッチングレー
トが第２の誘電体膜１０のそれに比べて１０倍以上遅く
（第２の誘電体膜１０のエッチングレートが第１の誘電
体膜１０ａのそれに比べて１０倍以上速く）なるように
形成している。

【００２９】次に、図１(c) に示すように、レジスト膜
１１をマスクにして、上記第１の誘電体膜１０ａと第２
の誘電体膜１０に、例えばフッ酸とフッ化アンモニウム
の混合液をエッチャントとするウエットエッチングを施
すと、第２の誘電体膜１０は急速にエッチングされ、第
１の誘電体膜１０ａは殆どエッチングされず、この状態
で、第２の誘電体膜１０の開口部１０ｃの開口幅が第１
の誘電体膜１０ａの開口部１０ｂの開口幅より大きくな
るまでエッチングを行った後、第１の誘電体膜１０ａを
マスクにして活性層２に、例えば、酒石酸と過酸化水素
水の混合液をエッチャントとする第２回目のウエットエ
ッチングを施すと、２段目のリセスが形成され、２段リ
セス２ｂが形成される。そして、この後、従来と同様に
してゲート電極形成用金属を蒸着し、リフトオフする
と、２段リセス２ｂにゲート電極が形成された図１５に
示したＦＥＴと同じ構造のＦＥＴが得られる。

【００３０】このような本実施例のＦＥＴの製造工程で
は、２段リセス２ｂを形成する際のエッチングマスクと
なる第１の誘電体膜１０ａの開口部１０ｂの開口幅は、
該第１の誘電体膜１０ａの成膜後に直ちに行われた該開
口部１０ｂを形成するための異方性エッチングによって
規定されることになり、その幅を再現性良く一定幅に形
成することができる。従って、この開口部１０ｂの開口
幅でもってその幅が規定される２段リセスの幅も、その
活性層２をウエットエッチングする際のエッチング条件
を制御することにより、所望の幅に高精度に制御するこ
とができ、その結果、その形状が一定の形状に形成され
た２段リセスを有するＦＥＴを再現性良く製造すること
ができる。

【００３１】実施例２．図２は、この発明の第２の実施
例による２段リセスにゲート電極を形成したＦＥＴの製
造工程の一工程を示した断面図であり、図において、図
１と同一符号は同一または相当する部分を示している。

【００３２】この図に示す工程は、上記第１の実施例の
製造工程における図１(b) で示した工程に対応し、この
実施例では、レジスト１１に形成される、ゲート電極と
１段目のリセスの形成位置を規定するための開口部１１
ａを、第１の誘電体膜１０ａに形成された開口部１０ｂ
内のソース側に位置付けて形成し、他は上記第１の実施
例と同様の工程により２段リセスにゲート電極を形成し
てＦＥＴを形成する。図５は、この製造工程によって得
られたＦＥＴの断面図である。

【００３３】このような本実施例のＦＥＴの製造工程で
は、２段目のリセスの幅を上記第１の実施例と同様に、
第１の誘電体膜１０ａの開口幅１０ｂの幅によって規定
するようにしたので、上記第１の実施例と同様の効果を
得ることができ、しかも、ゲート電極と１段目のリセス
の形成位置を規定するための開口部１１ａを、第１の誘
電体膜１０ａに形成された開口部１０ｂ内のソース側に
位置付けて形成するようにしたので、得られるＦＥＴの
２段リセスの形状が、図５に示すように、２段目のリセ
スのソース側のリセス幅（Ｗ1S）が、ドレイン側のリセ
ス幅（Ｗ1d）より小さくなった形状になり、これによ
り、ゲート耐圧（ＢＶｇ）とドレインコンダクタンス
（Ｇｄ）の改善とソース寄生抵抗（Ｒs ）の低減とを同
時に達成することができる。

【００３４】実施例３．図３は、この発明の第３の実施
例による２段リセスにゲート電極を形成したＦＥＴの製
造工程を示す工程別断面図であり、図において、図１と
同一符号は同一または相当する部分を示し、１０ｄは所
定幅にパターニングされた誘電体膜である。

【００３５】以下、製造工程を説明する。先ず、上記第
１の実施例と同様に、ｎ型活性層２の上面の所定領域に
ソース，ドレイン電極３，４を形成した後、これらを覆
うようにしてＳｉＮ或いはＳｉＯ2 等からなる誘電体膜
を例えばプラズマＣＶＤ法等で形成した後、通常の写真
製版と異方性エッチング技術（例えば、ＲＩＥ）によ
り、該誘電体膜の所定領域を除去して、図３(a) に示す
ように、その幅が後の工程において２段リセスの横幅を
規定する、所定幅にパターニングされた誘電体膜１０ｄ
を、ソース，ドレイン電極３，４間のほぼ中央部に形成
する。次に、図３(b) に示すように、ｎ型活性層２の全
面に対してレジスト１１を形成し、通常の写真製版技術
により、該レジスト１１の上記誘電体膜１０ｄの中央部
の上方に位置する部分にその開口幅がゲート長を規定す
る所定開口幅の開口部１１ａを形成した後、該レジスト
膜１１をマスクにして誘電体膜１０ｄにＲＩＥ等の異方
性エッチングによって開口部１０ｃを形成し、更に、こ
のレジスト膜１１及び第２の誘電体膜１０ｄをマスクに
して活性層２に、例えば、酒石酸と過酸化水素水の混合
液をエッチャントとする第１回目のウエットエッチング
を施して、１段目のリセス２ｃを形成する。次に、図３
(c) に示すように、例えばフッ酸とフッ化アンモニウム
の混合液をエッチャントとするウエットエッチングによ
って誘電体膜１０ｄを完全に除去した後、レジスト１１
をマスクにして活性層２に、例えば、酒石酸と過酸化水
素水の混合液をエッチャントとする第２回目のウエット
エッチングを施すと２段目のリセスが形成され、２段リ
セス２ｂが形成される。そして、この後、従来と同様に
してゲート電極形成用金属を蒸着し、リフトオフする
と、２段リセス２ｂにゲート電極が形成された図１５に
示したＦＥＴと同じ構造のＦＥＴが得られる。

【００３６】このような本実施例のＦＥＴの製造工程で
は、２段目のリセスを形成する際のマスクはレジスト１
１であり、その幅はあらかじめ異方性エッチングによっ
てその幅を規定した誘電体膜１０ｂの幅で規定されるこ
とになるため、２段目のリセス幅にばらつきを生ずるこ
となく、一定形状の２段リセスを再現性良く形成するこ
とができる。また、上記第１の実施例ではリセス形成の
ために２回誘電体膜を形成しなければならず、従来に比
べて製造工程数が大幅に多くなるという難点があった
が、この製造工程では、工程数は従来に比べて１工程増
えるだげであり、上記第１の実施例に比べて製造時間を
短縮できる。

【００３７】実施例４．図４は、この発明の第４の実施
例による２段リセスにゲート電極を形成したＦＥＴの製
造工程の一工程を示した断面図であり、図において、図
３と同一符号は同一または相当する部分を示している。

【００３８】この図に示す工程は、上記第３の実施例の
製造工程における図３(b) で示した工程に対応し、この
実施例では、レジスト１１の開口部１１ａを誘電体膜１
０ｄのソース側に位置づけて形成し、他は上記第１の実
施例と同様の工程により２段リセスを形成し、ゲート電
極を形成したものである。

【００３９】このような本実施例のＦＥＴの製造工程で
は、上記第３の実施例と同様に２段目のリセスを形成す
る際のマスクはレジスト１１になり、その幅はあらかじ
め異方性エッチングによってその幅を規定した誘電体膜
１０ｂの幅で規定されることになるため、上記第３の実
施例と同様の効果が得られる。また、ゲート電極と１段
目のリセスの形成位置を規定するためのレジスト１１の
開口部１１ａを、誘電体膜１０ｄのソース側に位置付け
て形成しているので、得られるＦＥＴの２段リセスの形
状が、２段目のリセスのソース側のリセス幅が、ドレイ
ン側のリセス幅より小さくなった形状になり、即ち、図
５に示した第２の実施例のＦＥＴと同様の構造になり、
ゲート耐圧（ＢＶｇ）とドレインコンダクタンス（Ｇ
ｄ）の改善とソース寄生抵抗（Ｒs ）の低減とを同時に
達成することができる。尚、この実施例では、誘電体膜
１０ｄをソース，ドレイン電極間のほぼ中央部に形成し
ているが、誘電体膜１０ｄ自体もソース側に位置づけて
形成してもよい。

【００４０】実施例５．図６は、この発明の第５の実施
例による２段リセスにゲート電極を形成したＦＥＴの製
造工程を示す工程別断面図であり、図において、図３と
同一符号は同一または相当する部分を示し、３ａはソー
ス，ドレイン電極形成用金属、１２はレジストパターン
である。

【００４１】以下、製造工程を説明する。先ず、図６
(a) に示すように、従来と同様にして半絶縁性基板及び
バッファ層１上に例えばＧａＡｓからなるｎ型活性層２
を形成し、次いで、ＳｉＮ或いはＳｉＯ2 等からなる誘
電体膜１０を例えばプラズマＣＶＤ法等で形成した後、
ソース，ドレイン電極形成用のレジストパターン１２を
通常の写真製版技術により形成する。次に、図６(b) に
示すように、上記レジストパターン１２をマスクとし
て、例えばフッ酸とフッ化アンモニウムの混合液をエッ
チャントとするウエットエッチングによって誘電体膜１
０をサイドエッチングして、その幅を所定幅に調整して
誘電体膜１０ｄを得た後、ソース，ドレイン電極形成用
金属３ａを蒸着し、リフトオフによりソース，ドレイン
電極を形成する。この後、上記レジストパターン１２及
び不要なソース，ドレイン電極形成用金属３ａを除去す
ると、図３(a) に示す状態になる。そして、この後は第
３の実施例と同様にしてリセスの形成及びゲート電極の
形成を行う。

【００４２】この実施例の製造工程では、誘電体膜１０
ｄを得るためのパターニングが、ソース，ドレイン電極
３，４に対してセルフアライメントで形成されるため、
上記第３の実施例で行った、この誘電体膜１０ｄを得る
ための写真製版工程を省くことができ、その結果、上記
第３の実施例と同様の効果が得られるとともに、上記第
３の実施例に比べて製造時間を短縮することができる。

【００４３】実施例６．図７は、この発明の第６の実施
例によるＦＥＴの製造工程を示す工程別断面図であり、
図において、図３と同一符号は同一または相当する部分
を示し、１００，１００ａ，１００ｂは活性層２内に形
成された該活性層２よりキャリア濃度が低い不活性領域
である。

【００４４】以下、製造工程を説明する。従来と同様に
して半絶縁性基板及びバッファ層１上に例えばＧａＡｓ
からなるｎ型活性層２を形成した後、図７(a) に示すよ
うに、ｎ型活性層２内のリセスを形成すべき領域とその
周囲の領域とにイオン注入によりＨ⁺ 等を注入して不活
性領域１００を形成し、ソース，ドレイン電極３，４を
形成し、これらを覆うようにレジスト１１を形成した
後、該レジスト１１の所定領域にその開口幅がゲート電
極のゲート長を規定する開口部１１ａを形成する。次
に、図７(b) に示すように、この開口部１１ａが形成さ
れたレジスト１１をマスクとして、例えば、酒石酸と過
酸化水素水の混合液をエッチャントとするウエットエッ
チングにより、その底が不活性領域１００を貫いて、そ
の両側部に不活性領域１００ａと１００ｂが形成される
ように、１段のリセス２ｄを形成する。そして、この
後、ゲート形成用金属を蒸着し、リフトオフすると、図
８に示すＦＥＴが形成される。ここで、上記不活性領域
とは活性層２に比べてキャリア濃度が低い領域を意味
し、必ずしもノンドープ状態となるまでキャリア濃度を
低下させる必要はない。

【００４５】このような本実施例のＦＥＴの製造工程で
は、ｎ型活性層２内のリセスを形成すべき領域とその周
囲部とを不活性化し、この状態で１段のリセス２ｄを形
成するだけで、そのソース電極側とドレイン電極側の側
部に不活性領域１００ａと１００ｂが形成された、２段
リセスと同等の機能を有する１段リセスを得ることがで
き、従来のように、２段リセスを形成するために誘電体
膜を形成し、これをサイドエッチングして２段目のリセ
ス幅を規定するような、面倒な作業を行う必要がなくな
るため、従来に比べて簡略化した作業でもって、２段リ
セスにゲート電極を形成したＦＥＴと同等の動作特性を
備えたＦＥＴを得ることができる。また、リセスの形状
が１段リセスであるため、リセス形状も再現性良く一定
の形状に形成することができ、製造歩留りも向上でき
る。

【００４６】実施例７．図９は、この発明の第７の実施
例によるＦＥＴの構造を示す断面図であり、図におい
て、図８と同一符号は同一または相当する部分を示して
いる。このＦＥＴは、上記第６の実施例の製造工程にお
いて、レジスト１１に形成する開口部１１ａの位置を不
活性領域１００のソース側に位置づけて形成し、リセス
２ｄのソース側の不活性領域１００ａが小さく、ドレイ
ン側の不活性領域１００ｂが大きくなるようにリセス２
ｄを形成して得られたものである。

【００４７】このような本実施例のＦＥＴでは、２段リ
セスと同等の機能を有する１段リセス２ｄを得ることが
でき、しかも、該１段リセス２ｄのソース側の側部の不
活性領域１００ａを小さく、ドレイン側の側部の不活性
領域１００ｂを大きくしたたので、ソース寄生抵抗（Ｒ
s ）の低減とゲート耐圧（ＢＶｇ）とドレインコンダク
タンス（Ｇｄ）の改善が同時になされる。

【００４８】実施例８．図１０は、この発明の第８の実
施例によるＦＥＴの製造工程を示す工程別断面図であ
り、図において、図９と同一符号は同一または相当する
部分を示し、１００ｃはｎ型活性層２より低いキャリア
濃度或いはノンドープの低キャリア濃度層、１１０ａ，
１１０ｂはｎ型活性層２よりキャリア濃度が高いｎ⁺ 拡
散領域である。

【００４９】以下、製造工程を説明する。先ず、従来と
同様にして半絶縁性基板及びバッファ層１上に例えばＧ
ａＡｓからなるｎ型活性層２を形成した後、図１０(a)
に示すように、該ｎ型活性層２上に、該ｎ型活性層２よ
りキャリア濃度が低いＧａＡｓからなるｎ型低キャリア
濃度層１００ｃを形成する。次に、図１０(b) に示すよ
うに、ｎ型低キャリア濃度層１００ｃの表面のソース，
ドレイン電極が形成されるべき領域から半絶縁性基板及
びバッファ層１に届くように、選択的にイオン注入を行
って、ｎ型活性層２とｎ型低キャリア濃度層１００ｃの
所定領域にｎ⁺ 拡散領域１１０ａ，１１０ｂを形成す
る。次に、図１０(c) に示すように、ｎ⁺ 拡散領域１１
０ａ，１１０ｂに対して、ソース、ドレイン電極３，４
をリフトオフ法により形成した後、ｎ型低キャリア濃度
層１００ｃの全面に対してレジスト１１を形成し、該レ
ジストの所定領域にその開口幅がゲート電極のゲート長
を規定する開口部１１ａを形成し、この開口部１１ａが
形成されたレジスト１１をマスクとして、例えば、酒石
酸と過酸化水素水の混合液をエッチャントとするウエッ
トエッチングにより、その底が活性層２に届くように１
段のリセス２ｄを形成する。そして、この後、ゲート形
成用金属を蒸着し、リフトオフすると、図１１に示すＦ
ＥＴが形成される。

【００５０】このような本実施例のＦＥＴの製造工程で
は、ｎ型活性層２と低キャリア濃度層１００ｃの所定領
域に形成した該ｎ型活性層２よりキャリア濃度が大きい
ｎ⁺拡散領域１１０ａ，１１０ｂにソース，ドレイン電
極３，４を形成し、これらｎ⁺ 拡散領域１１０ａ，１１
０ｂの間に１段のリセス２ｄとゲート電極５を形成する
だけで、２段リセスにゲート電極を形成したＦＥＴと同
等の動作特性を備えたＦＥＴを得ることができ、従来に
比べてその製造工程を簡略化することができる。また、
リセスの形状が１段リセスであるため、リセス形状も再
現性良く一定の形状に形成することができ、製造歩留り
も向上できる。

【００５１】実施例９．図１２は、この発明の第９の実
施例によるＦＥＴの構造を示す断面図であり、図におい
て、図１０，１１と同一符号は同一または相当する部分
を示し、１００ｓはソース側の低キャリア濃度層，１０
０ｄはドレイ側の低キャリア濃度層である。

【００５２】このＦＥＴは、上記第８の実施例の製造工
程において、レジスト１１に形成する開口部１１ａの位
置をソース，ドレイン電極間のソース側に位置づけて形
成し、ソース側の低キャリア濃度層１００ｓの幅を小さ
く、ドレイン側の低キャリア濃度層１００ｄの幅が大き
くなるようにリセス２ｄを形成して、得られたものであ
る。

【００５３】このような本実施例のＦＥＴでは、従来の
２段リセスにゲート電極を形成したＦＥＴと同等のゲー
ト耐圧（ＢＶｇ）とドレインコンダクタンス（Ｇｄ）の
改善を図ることがてき、しかも、ソース寄生抵抗（Ｒs
）の低減も同時に達成することができる。

【００５４】

【発明の効果】この発明によれば、ゲート電極形成用の
レジスト膜を成膜する前に活性層上に形成する誘電体膜
の開口部幅で２段リセスの２段目のリセスの幅を規定す
るようにしたので、２段リセスの２段目のリセスの幅を
一定幅に再現性良く形成することができ、高歩留りに動
作特性が均一なＦＥＴを製造できる効果がある。

【００５５】更に、この発明によれば、活性層に対して
ゲート電極形成用のレジスト膜を成膜する前に該活性層
上に形成する誘電体膜パターンの幅によって２段リセス
の２段目のリセスの幅を規定するようにしたので、２段
リセスの２段目のリセスの幅を一定幅に再現性良く形成
することができ、高歩留りに動作特性が均一なＦＥＴを
製造できる効果がある。

【００５６】更に、この発明によれば、上記誘電体膜パ
ターンをソース，ドレイン電極に対してセルフアライメ
ントで形成するようにしたので、該誘電体膜パターンを
形成するための写真製版工程を省くことができ、製造時
間を短縮できる効果がある。

【００５７】更に、この発明によれば、上記２段リセス
の２段目のリセスのソース電極側のリセス幅を、ドレイ
ン電極側のリセス幅より小さくしたので、ソース寄生抵
抗（Ｒs ）の低減と、ゲート耐圧（ＢＶｇ）及びドレイ
ンコンダクタンス（Ｇｄ）の改善とを同時に達成できる
効果がある。

【００５８】更に、この発明によれば、活性層のソース
電極とドレイン電極間の所定領域に、そのソース電極側
とドレイン電極側の両サイドに該活性層よりキャリア濃
度が低い低キャリア濃度領域を隣接させた１段リセスを
形成するようにしたので、該１段リセスにゲート電極を
形成することにより、２段リセスにゲート電極を形成し
た場合と同じ動作特性で動作する、リセス形状が均一で
動作特性が安定したＦＥＴを得ることができる効果があ
る。

【００５９】更に、この発明によれば、上記ソース電極
側の低キャリア濃度領域の幅を、上記ドレイン電極側の
低キャリア濃度領域の幅よりも小さくしたので、ソース
寄生抵抗（Ｒs ）の低減と、ゲート耐圧（ＢＶｇ）及び
ドレインコンダクタンス（Ｇｄ）の改善を同時に達成で
きる効果がある。

【００６０】更に、この発明によれば、活性層上に該活
性層よりキャリア濃度が低い低キャリア濃度層を形成
し、これらのソース，ドレイン電極を形成すべき所定領
域に不純物をトーピングし、ソース，ドレイン電極をこ
の高キャリア濃度領域上に形成し、且つ、この２つの高
キャリア濃度領域の間の上記活性層と低キャリア濃度層
の所定領域に１段リセスを形成するようにしたので、こ
の１段リセスにゲート電極を形成することにより、２段
リセスにゲート電極を形成した場合と同じ動作特性で動
作する、リセス形状が均一で動作特性が安定したＦＥＴ
を得ることができる効果がある。

【００６１】更に、この発明によれば、上記１段リセス
を、上記ドレイン電極側の高キャリア濃度領域よりもソ
ース電極側の高キャリア濃度領域に近づけて形成したの
で、ソース寄生抵抗（Ｒs ）の低減と、ゲート耐圧（Ｂ
Ｖｇ）及びドレインコンダクタンス（Ｇｄ）の改善を同
時に達成できる効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施例によるＦＥＴの製造工
程を示す工程別断面図である。

【図２】この発明の第２の実施例によるＦＥＴの製造工
程の一工程を示す断面図である。

【図３】この発明の第３の実施例によるＦＥＴの製造工
程を示す工程別断面図である。

【図４】この発明の第４の実施例によるＦＥＴの製造工
程の一工程を示す断面図である。

【図５】図２，図４で示した製造工程により形成される
ＦＥＴの構造を示す断面図である。

【図６】この発明の第５の実施例によるＦＥＴの製造工
程を示す工程別断面図である。

【図７】この発明の第６の実施例によるＦＥＴの製造工
程を示す工程別断面図である。

【図８】図７で示した製造工程により形成されるＦＥＴ
の構造を示す断面図である。

【図９】この発明の第７の実施例によるＦＥＴの構造を
示す断面図である。

【図１０】この発明の第８の実施例によるＦＥＴの製造
工程を示す工程別断面図である。

【図１１】図１０の製造工程により形成されるＦＥＴの
構造を示す断面図である。

【図１２】この発明の第９の実施例によるＦＥＴの構造
を示す断面図である。

【図１３】従来のＦＥＴの製造工程を示す工程別断面図
である。

【図１４】従来の１段リセスにゲート電極を形成したＦ
ＥＴの構造を示す断面図である。

【図１５】従来の２段リセスにゲート電極を形成したＦ
ＥＴの構造を示す断面図である。

【図１６】図１４に示したＦＥＴと図１５に示したＦＥ
Ｔの動作特性を比較して説明するため、これらのゲート
電極部を同時に描いた拡大断面図である。

【符号の説明】

１ 半絶縁性基板及びバッファ層 ２ ｎ型活性層 ２ａ，２ｄ １段リセス ２ｂ ２段リセス ２ｃ １段目のリセス ３ ソース電極 ３ａ ソース，ドレイン電極形成用金属 ４ ドレイン電極 ５ ゲート電極 ５ａ ゲート電極形成用金属 １０，１０ａ，１０ｄ 誘電体膜 １０ｂ，１０ｃ，１１ａ 開口部 １１ レジスト膜 １２ レジストパターン １００，１００ａ，１００ｂ 不活性領域 １００ｃ 低キャリア濃度層 １１０ａ，１１０ｂ ｎ⁺ 拡散領域 １００ｓ ソース側の低キャリア濃度層 １００ｄ ドレイン側の低キャリア濃度層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/812

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 活性層表面の所定領域にソース電極とド
   レイン電極を形成し、該活性層のソース電極とドレイン
   電極間の所定領域に２段リセスを形成し、該２段リセス
   に対してゲート電極を形成してなる電界効果トランジス
   タの製造方法であって、 半絶縁性基板上に形成された所定導電型の活性層上に誘
   電体膜を形成し、該誘電体膜上にソース，ドレイン電極
   を形成するためのレジストパターンを形成する工程と、 ソース，ドレイン電極の形成に先立って、上記レジスト
   パターンをマスクにして、上記誘電体膜をパターニング
   して、その幅が後の工程で形成される２段リセスの２段
   目のリセス幅を規定する誘電体膜パターンを形成し、こ
   の後、上記レジストパターンを用いてリフトオフ法によ
   りソース，ドレイン電極を形成する工程と、 上記活性層の全面に対してレジスト膜を形成し、該レジ
   スト膜の上記誘電体膜パターンの上方に位置する部分に
   その開口幅がゲート長を規定する第１の開口部を形成
   し、この第１の開口部が形成されたレジスト膜をマスク
   にして上記誘電体膜パターンをエッチング除去し、上記
   誘電体膜パターンに第２の開口部を形成する工程と、 上記第２の開口部が形成された誘電体膜パターンをマス
   クにして、上記活性層に対してウエットエッチングを施
   し、上記活性層に１段目のリセスを形成する工程と、 上記第１の開口部が形成されたレジスト膜をマスクにし
   て、上記誘電体膜パターンにウエットエッチングを施
   し、該誘電体膜パターンを完全に除去する工程と、 上記第１の開口部が形成されたレジスト膜をマスクにし
   て、上記活性層にウエットエッチングを施し、上記活性
   層に２段目のリセスを形成する工程と、 上記工程により得られた２段リセスの最底面にゲート電
   極を形成する工程とを含むことを特徴とする電界効果ト
   ランジスタの製造方法。
2. 【請求項２】 請求項１に記載の電界効果トランジスタ
   の製造方法において 、 上記レジストに形成する第１の開口部を、上記誘電体膜
   パターン上のソース電極側に位置づけて形成することを
   特徴とする電界効果トランジスタの製造方法。
3. 【請求項３】 活性層表面にソース電極とドレイン電極
   を形成し、該活性層のソース電極とドレイン電極間の所
   定領域に１段リセスを形成し、該１段リセスにゲート電
   極を形成してなる電界効果トランジスタであって、 上記活性層の上記１段リセスのソース電極側とドレイン
   電極側の両サイドに、該活性層よりキャリア濃度が低い
   低キャリア濃度領域を形成し、上記ソース電極側の低キ
   ャリア濃度領域の幅を、上記ドレイン電極側の低キャリ
   ア濃度領域の幅よりも小さくしたことを特徴とする電界
   効果トランジスタ。