JPS61154177A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61154177A JPS61154177A JP27735984A JP27735984A JPS61154177A JP S61154177 A JPS61154177 A JP S61154177A JP 27735984 A JP27735984 A JP 27735984A JP 27735984 A JP27735984 A JP 27735984A JP S61154177 A JPS61154177 A JP S61154177A
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Classifications
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、超高周波帯で動作する半導体装置、特に高出
力増幅素子や低雑音増幅素子等として用いられるＧａム
８電界効果盟トランジスタ（ＧａＡａＭ１８］Ｆｌ！ｔ
Ｔ）の如くに、・Ｇ＆ムａ基板上にオーミック電極とシ
ョットキー電極とを有する半導体装置の製造方法に関す
る。
力増幅素子や低雑音増幅素子等として用いられるＧａム
８電界効果盟トランジスタ（ＧａＡａＭ１８］Ｆｌ！ｔ
Ｔ）の如くに、・Ｇ＆ムａ基板上にオーミック電極とシ
ョットキー電極とを有する半導体装置の製造方法に関す
る。
（従来の技術）
超高周波帯で動作するＧａＡａ Ｍ１８１ＦＩＣＴ、特
に高出力（）ａム５Ｍ１８ＦＥＴｌｃ於いては年々高出
力化が進んでおシ、それに伴い素子の信頼度向上が要求
される。ショットキー接触をして設けられているゲート
電極（ショットキー電極）に用いられる金属材料の選択
及びゲート電極の形成方法がこの種の半導体装置の信頼
度向上に大きく影響する事は周知である。ま九高出力化
と共に高周波化も進み、２０３Ｈｚ以上の周波数で高性
能を維持する為には０．３μｍ以下のゲート長をもつゲ
ート電極の形成方法が課題となる。
に高出力（）ａム５Ｍ１８ＦＥＴｌｃ於いては年々高出
力化が進んでおシ、それに伴い素子の信頼度向上が要求
される。ショットキー接触をして設けられているゲート
電極（ショットキー電極）に用いられる金属材料の選択
及びゲート電極の形成方法がこの種の半導体装置の信頼
度向上に大きく影響する事は周知である。ま九高出力化
と共に高周波化も進み、２０３Ｈｚ以上の周波数で高性
能を維持する為には０．３μｍ以下のゲート長をもつゲ
ート電極の形成方法が課題となる。
従来技術では、高信頼度のゲート電極を得るためにゲー
ト電極材料としてＴｉ、／ム１を使用し、ゲート電極金
属被着時の有機物等の汚染を防ぐためにフォトレジスト
を使用せずエツチングレートの大きく異なるプラズマ窒
化膜及びＣＶＤ 酸化膜を２層構造に成長したものをマ
スクとしてリセス形成及びゲート電極形成を行なってい
た。
ト電極材料としてＴｉ、／ム１を使用し、ゲート電極金
属被着時の有機物等の汚染を防ぐためにフォトレジスト
を使用せずエツチングレートの大きく異なるプラズマ窒
化膜及びＣＶＤ 酸化膜を２層構造に成長したものをマ
スクとしてリセス形成及びゲート電極形成を行なってい
た。
第２図（’）ｔ （功は従来の半導体装置の製造方法に
おけるゲート電極形成工程を模式的に示す断面図である
。これらの図において、２１はＧａＡｓ基板、２２はＣ
ＴＤ 酸化膜、２３はプラズマ窒化膜、２４はＴｉ／ム
１である。本図（−）は、エツチングによ）窓２６及び
リセス２７を形成した後にゲート電極用のＴｉ／ム１を
被着した工程後のウニへの断面図である。また、本図（
りは同図（−）の工程の後にゲート電極以外のＴｉ／Ａ
ｊ並びにプラズマ窒化膜２３及びＣＴＤ 酸化膜２２を
除去した工程の後のクエハを示す断面図である。
おけるゲート電極形成工程を模式的に示す断面図である
。これらの図において、２１はＧａＡｓ基板、２２はＣ
ＴＤ 酸化膜、２３はプラズマ窒化膜、２４はＴｉ／ム
１である。本図（−）は、エツチングによ）窓２６及び
リセス２７を形成した後にゲート電極用のＴｉ／ム１を
被着した工程後のウニへの断面図である。また、本図（
りは同図（−）の工程の後にゲート電極以外のＴｉ／Ａ
ｊ並びにプラズマ窒化膜２３及びＣＴＤ 酸化膜２２を
除去した工程の後のクエハを示す断面図である。
（発明が解決しようとする問題点）
前述の従来技術では、リセスの寸法を決定するのはＣＶ
Ｄ 酸化［２２であるが、この際窓明けはウェットエツ
チングで行なわれるから窓２６の開口部の寸法がＣＶＤ
酸化膜２２のエツチングレート等のプロセス要因の影
響を大きく受けた。また、プラズマ窒化膜２３とＣＶＤ
酸化膜２２のエツチングレート比が１：１５〜２０程度
であるから、ゲート長を決定するプラズマ窒化膜２３の
開口部がＣＶＤ 酸化膜２２のウェットエツチング時に
０．１μｍ程度広がるという欠点があった。更に、従来
の技術では、ゲート電極はリセスの中央以外へは形成で
きないから、即ちオフセットゲート構造が形成できない
から、リセス幅は要求されるゲート耐圧によってほぼ決
定され、ソース抵抗Ｒｅがゲート耐圧から独立して設計
できなかった。
Ｄ 酸化［２２であるが、この際窓明けはウェットエツ
チングで行なわれるから窓２６の開口部の寸法がＣＶＤ
酸化膜２２のエツチングレート等のプロセス要因の影
響を大きく受けた。また、プラズマ窒化膜２３とＣＶＤ
酸化膜２２のエツチングレート比が１：１５〜２０程度
であるから、ゲート長を決定するプラズマ窒化膜２３の
開口部がＣＶＤ 酸化膜２２のウェットエツチング時に
０．１μｍ程度広がるという欠点があった。更に、従来
の技術では、ゲート電極はリセスの中央以外へは形成で
きないから、即ちオフセットゲート構造が形成できない
から、リセス幅は要求されるゲート耐圧によってほぼ決
定され、ソース抵抗Ｒｅがゲート耐圧から独立して設計
できなかった。
そこで、本発明の目的は、リセスやゲートの寸法にプロ
セス依存性が少なぐ、オフセットゲート構造が容易に形
成できる半導体装置の製造方法の提供にある。
セス依存性が少なぐ、オフセットゲート構造が容易に形
成できる半導体装置の製造方法の提供にある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する手段は
、ｃｋａＡ８基板上にオーミック電極とショットキー電
極とを有する半導体装置の製造方法であって、前記Ｇａ
Ａｓ基板に第１のフォトレジストで第１のパターンを形
成する工程と、プラズマ窒化膜を低温成長した後に前記
第１のフォトレジストによりリフトオフを行なう工程と
、ＣＶＩ）酸化膜及びプラズマ窒化膜を順次成長する工
程と、第２のフォトレジストによる第２パターン形成後
にドライプロセスにより前記窒化膜及び酸化膜を前記低
温成長プラズマ窒化膜に達するまでエツチングする工程
と、ウェットエッチングにより前記低温成長プラズマ窒
化膜を除去する工程と、前記第２のフォトレジスト除去
後に結晶エツチングによりリセスを形成する工程、ショ
ットキー電極金属を被着する工程と、ショットキー電極
のみをフォトレジストでおおい前記窒化膜及び酸化膜並
びに前記ショットキー電極部以外の部分の前記ショット
キー電極金属を除去する工程を順次に行なうことを特徴
とする。
、ｃｋａＡ８基板上にオーミック電極とショットキー電
極とを有する半導体装置の製造方法であって、前記Ｇａ
Ａｓ基板に第１のフォトレジストで第１のパターンを形
成する工程と、プラズマ窒化膜を低温成長した後に前記
第１のフォトレジストによりリフトオフを行なう工程と
、ＣＶＩ）酸化膜及びプラズマ窒化膜を順次成長する工
程と、第２のフォトレジストによる第２パターン形成後
にドライプロセスにより前記窒化膜及び酸化膜を前記低
温成長プラズマ窒化膜に達するまでエツチングする工程
と、ウェットエッチングにより前記低温成長プラズマ窒
化膜を除去する工程と、前記第２のフォトレジスト除去
後に結晶エツチングによりリセスを形成する工程、ショ
ットキー電極金属を被着する工程と、ショットキー電極
のみをフォトレジストでおおい前記窒化膜及び酸化膜並
びに前記ショットキー電極部以外の部分の前記ショット
キー電極金属を除去する工程を順次に行なうことを特徴
とする。
（作用）
本発明では、ゲート電極形成用のＣＶＤ酸化膜、プラズ
マ窒化膜の成長を行なう前にリセス形成用のプラズマ窒
化膜を選択的に形成する。このすセス形成用のプラズマ
窒化膜の形成においては、パターン形成精度を向上する
ためにボジレジス）Ｋよるリフトオフ工程を用い、プラ
ズマ窒化膜の成長はレジストの硬化を防ぐ為Ｋｌｌｏ℃
以下の低温で行なう。低温成長により形成したプラズマ
窒化膜の膜質は非常に粗であシ、ゲート電極形成用プラ
ズマ窒化膜とのエツチングレートは１：５０〜１００程
度得る事が可能となる。
マ窒化膜の成長を行なう前にリセス形成用のプラズマ窒
化膜を選択的に形成する。このすセス形成用のプラズマ
窒化膜の形成においては、パターン形成精度を向上する
ためにボジレジス）Ｋよるリフトオフ工程を用い、プラ
ズマ窒化膜の成長はレジストの硬化を防ぐ為Ｋｌｌｏ℃
以下の低温で行なう。低温成長により形成したプラズマ
窒化膜の膜質は非常に粗であシ、ゲート電極形成用プラ
ズマ窒化膜とのエツチングレートは１：５０〜１００程
度得る事が可能となる。
（実施例）
次に本発明の詳細な説明する。第１図０〜（１）は本発
明の一実施例における中間工程で製造されるウェハの模
式的な断面図である。先ずフォトレジストでＧａＡｓ基
板１にパターンを形成した後にプラズマ窒化膜を１１０
℃以下の低い温度で成長し、ポジレジストによるリフト
オフ処理を施す事によりリセス形成部分のみに低温成長
プラズマ窒化膜２を形成する（第１図（ａ））。次にＣ
ＶＤ 酸化膜３及び３００℃プラズマ窒化膜４を成長す
る（同図（す）。その後にＰＲ工程によりフオドレジス
ト５を形成しく同図（Ｃ））、ＣＦ、＋Ｈ，ガスでＲｒ
Ｋ（リアクティブ・イオン・エツチング）ヲ行ない上層
窒化膜４及び酸化１［３をエツチングする（同図（ｄ）
）。更にバッフアートフッ酸で低温成長プラズマ窒化［
２を除去し、またフォトレジスト５も除去する（同図（
ｅ））。この際窒化膜２のエツチングレートは非常に速
いので窒化膜２を除去する間に窒化膜４の開口部寸法は
ほとんど変化しない。次ピリン酸系エッチャントにより
リセス形成を行ない（同図（ｆ） ） 、ゲート電極金
属としてＴｉ／Ａ１５を真空蒸着法により被着する（同
図（Ｉ））。
明の一実施例における中間工程で製造されるウェハの模
式的な断面図である。先ずフォトレジストでＧａＡｓ基
板１にパターンを形成した後にプラズマ窒化膜を１１０
℃以下の低い温度で成長し、ポジレジストによるリフト
オフ処理を施す事によりリセス形成部分のみに低温成長
プラズマ窒化膜２を形成する（第１図（ａ））。次にＣ
ＶＤ 酸化膜３及び３００℃プラズマ窒化膜４を成長す
る（同図（す）。その後にＰＲ工程によりフオドレジス
ト５を形成しく同図（Ｃ））、ＣＦ、＋Ｈ，ガスでＲｒ
Ｋ（リアクティブ・イオン・エツチング）ヲ行ない上層
窒化膜４及び酸化１［３をエツチングする（同図（ｄ）
）。更にバッフアートフッ酸で低温成長プラズマ窒化［
２を除去し、またフォトレジスト５も除去する（同図（
ｅ））。この際窒化膜２のエツチングレートは非常に速
いので窒化膜２を除去する間に窒化膜４の開口部寸法は
ほとんど変化しない。次ピリン酸系エッチャントにより
リセス形成を行ない（同図（ｆ） ） 、ゲート電極金
属としてＴｉ／Ａ１５を真空蒸着法により被着する（同
図（Ｉ））。
この際、低温成長プラズマ窒化膜２により形成されたパ
ターンとフォトレジスト５との相対的位ｔの選択により
リセス内でのゲート電極のオフセットが可能となる。更
にフォトレジスト１５によりゲート電極部分をおおい（
同図（ロ））、不用な（ゲート電極部以外の部分の）Ｔ
１／ムｎ ６、窒化膜４、酸化膜３を除去する（同図（
ｉ））。
ターンとフォトレジスト５との相対的位ｔの選択により
リセス内でのゲート電極のオフセットが可能となる。更
にフォトレジスト１５によりゲート電極部分をおおい（
同図（ロ））、不用な（ゲート電極部以外の部分の）Ｔ
１／ムｎ ６、窒化膜４、酸化膜３を除去する（同図（
ｉ））。
この実施例の方法により形成された〇ａム８８８ＦＥＴ
に於いてはリセス幅は低温成長プラズマ窒化膜２により
、またゲート長は上層の窒化膜４により決定し、素子形
成後の寸法にプロセス依存性がなくなるし、ゲート電極
を高信頼度に出来るフォトレジストフリーのＴｉ／ム１
ゲート形成法を適用したままオフセットゲート構造を簡
単に得る事が可能となる。そこで、本実施例によれば、
０．５μｍ以下のゲート長をもつ高信頼度ＧａＡｓＭＩ
ｌｉ８１Ｆ］！ｆＴがプロセスに依存せず素子設計通シ
に′・製造できる。
に於いてはリセス幅は低温成長プラズマ窒化膜２により
、またゲート長は上層の窒化膜４により決定し、素子形
成後の寸法にプロセス依存性がなくなるし、ゲート電極
を高信頼度に出来るフォトレジストフリーのＴｉ／ム１
ゲート形成法を適用したままオフセットゲート構造を簡
単に得る事が可能となる。そこで、本実施例によれば、
０．５μｍ以下のゲート長をもつ高信頼度ＧａＡｓＭＩ
ｌｉ８１Ｆ］！ｆＴがプロセスに依存せず素子設計通シ
に′・製造できる。
（発明の効果）
以上説明したように、本発明によれば、リセスやゲート
の寸法にプロセス依存性が少なく、オフセットゲート構
造が容易に形成できる半導体装置の製造方法が提供でき
る。
の寸法にプロセス依存性が少なく、オフセットゲート構
造が容易に形成できる半導体装置の製造方法が提供でき
る。
第１図（−）〜（１）は本発明の一実施例の中間製造工
程において製造されるウェハの模式的な断面図、第２図
（−）、 （１））は従来の半導体装置の製造方法にお
ける中間工程のウェハを示す模式的な断面図である０ １−・・ＧａＡｓ基板、２・・・低温成長プラズマ窒化
膜、３・・・ＣＶＤ 酸化膜、４・・・プラズマ窒化膜
（３００℃成長）、５・・・フォトレジスト、６−Ｔｉ
／ム１．１５−−・フォトレジスト、２ｌ−ＧａＡｓ基
板、２２・・・ＣＶＤ 酸化膜、２３・−・プラズマ窒
化膜（ａＯＯ℃成長）、２４−Ｔｉ／Ａ１０ 第１図 第１図 第２図
程において製造されるウェハの模式的な断面図、第２図
（−）、 （１））は従来の半導体装置の製造方法にお
ける中間工程のウェハを示す模式的な断面図である０ １−・・ＧａＡｓ基板、２・・・低温成長プラズマ窒化
膜、３・・・ＣＶＤ 酸化膜、４・・・プラズマ窒化膜
（３００℃成長）、５・・・フォトレジスト、６−Ｔｉ
／ム１．１５−−・フォトレジスト、２ｌ−ＧａＡｓ基
板、２２・・・ＣＶＤ 酸化膜、２３・−・プラズマ窒
化膜（ａＯＯ℃成長）、２４−Ｔｉ／Ａ１０ 第１図 第１図 第２図
Claims (1)
- ＧａＡｓ基板上にオーミック電極とショットキー電極
とを有する半導体装置の製造方法に於いて、前記ＧａＡ
ｓ基板に第１のフォトレジストで第１のパターンを形成
する工程と、プラズマ窒化膜を低温成長した後に前記第
１のフォトレジストによりリフトオフを行なう工程と、
ＣＶＤ酸化膜及びプラズマ窒化膜を順次成長する工程と
、第２のフォトレジストによる第２パターン形成後にド
ライプロセスにより前記窒化膜及び酸化膜を前記低温成
長プラズマ窒化膜に達するまでエッチングする工程と、
ウェットエッチングにより前記低温成長プラズマ窒化膜
を除去する工程と、前記第２のフォトレジスト除去後に
結晶エッチングによりリセスを形成する工程、ショット
キー電極金属を被着する工程と、ショットキー電極のみ
をフォトレジストでおおい前記窒化膜及び酸化膜並びに
前記ショットキー電極部以外の部分の前記ショットキー
電極金属を除去する工程を順次に行なうことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27735984A JPS61154177A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27735984A JPS61154177A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154177A true JPS61154177A (ja) | 1986-07-12 |
Family
ID=17582421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27735984A Pending JPS61154177A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154177A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140942A (ja) * | 1988-11-22 | 1990-05-30 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH03227528A (ja) * | 1990-02-01 | 1991-10-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5500381A (en) * | 1994-03-30 | 1996-03-19 | Nec Corporation | Fabrication method of field-effect transistor |
-
1984
- 1984-12-27 JP JP27735984A patent/JPS61154177A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140942A (ja) * | 1988-11-22 | 1990-05-30 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH03227528A (ja) * | 1990-02-01 | 1991-10-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5500381A (en) * | 1994-03-30 | 1996-03-19 | Nec Corporation | Fabrication method of field-effect transistor |
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