KR100310424B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, PGI(profiled groove isolation)에 의한 소자격리와 전자빔에 의한 고해상도의 식각으로 플로팅게이트용 단전자점층 형성 부위를 정의하고 이를 도전층으로 충전시켜 단전자점층을 형성하므로서 초고속과 초저전력 및 초집적이 가능하도록 한 반도체장치의 비휘발성 메모리소자 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 제조방법은 활성영역과 격리영역을 정의하는 필드격리막이 형성된 반도체기판의 활성영역의 소정부위에 해당하는 반도체기판의 소정부위를 제거하여 홈을 형성하는 단계와, 홈의 표면에 제 1 게이트절연막을 형성하는 단계와, 제 1 게이트절연막상에 홈을 충전시키는 단전자점층을 도전성물질로 형성하는 단계와, 단전자점층을 덮으며 홈 영역 상부를 포함하는 반도체기판상에 제 2 절연막을 형성하는 단계와, 제 2 절연막상에 콘트롤게이트를 형성하는 단계와, 활성영역의 상기 반도체기판 소정부위에 불순물 확산영역을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, PGI(profiled groove isolation)에 의한 소자격리와 전자빔에 의한 고해상도의 식각으로 플로팅게이트용 단전자점층 형성 부위를 정의하고 이를 도전층으로 충전시켜 단전자점층을 형성하므로서 초고속과 초저전력 및 초집적이 가능하도록 한 반도체장치의 비휘발성 메모리소자 제조방법에 관한 것이다.
반도체장치의 비휘발성 메모리소자인 플래쉬 메모리는 플로팅게이트(floating gate)와 콘트롤게이트(control gate)가 적층된 구조를 가지며 메모리 어레이 셀들을 동시에 소거(erase)시킬 수 있으므로 소거 속도가 빠른 비활성 메모리 소자이다.
플래쉬 메모리 셀은 콘트롤게이트에 높은 전압을 인가하여 채널에서 형성되는 고온열전자(hot-electron)가 플로팅게이트로 주입되어 프로그램 동작이 이루어진다. 이 때, 콘트롤게이트에 인가되는 전압에 대해 플로팅게이트에 인가되는 전압의 비를 커플링 비(coupling ratio)라 하는 데, 이 커플링 비가 증대될수록 프로그램의 효율이 증가된다.
소거 동작은 깊은 접합을 가지는 소오스영역에 고전압을 인가하여 파울러-노드하임(Fowler-Nordheim) 터널링의 메카니즘에 의해 플로팅게이트의 전자가 소오스영역 또는 반도체기판으로 주입되도록 하므로써 이루어진다. 또한, 별도의 소거 게이트를 추가하여 플로팅게이트에 저장된 전자를 소거 게이트로 터넬링(tunneling)시키는 것에 의해 소거 동작이 이루어질 수도 있다.
초고속 저전력 메모리 소자인 단전자 메모리 소자의 기본적인 동작은 상술한 플래쉬 메모리소자와 대부분 동일하다. 다른 점은, 플로팅 게이트가 아주 작은 형태로 패터닝되기 때문에 프로그래밍시 기존의 플래쉬 메모리 소자보다 소요 전류가 작아 전력소비가 적다. 만약, 플로팅 게이트인 단전자점의 크기가 작아지면(예를 들어 100Å 미만이면) 상온에서 쿨롬 폐색(coulomb blockade)현상이 발생하여 문턱전압 쉬프트(threshold voltage shift)가 양자화(quantization)되어 멀티 비트의 저장이 가능하다.
종래 기술에 따른 단전자점 메모리의 동작은 비휘발성 메모리인 EEPROM의 동작원리와 동일하며, 기존의 MOSFET 소자에서와 동일하게 문턱전압보다 높은 라이트(write) 게이트전압을 걸면 채널에 반전층이 형성되어 소스쪽의 전자가 채널쪽으로 인듀스(induce)되어 채널 콘덕턴스를 감소시킨다. 이때, 채널의 반전층에서전자들이 얇은 절연막을 통해 직접 턴넬링 현상이 일어나고 턴넬링막위의 플로팅 단전자점으로 하나 이상의 전자가 턴넬링된다. 따라서, 터넬링된 전자의 차징에너지(charging energy)에 의하여 에너지장벽이 높아지며, 이는 다음 전자가 인입되는 것을 반발시킨다. 하나의 전자에 의한 차징에너지가 온도에 의한 전자의 열적 진동보다 높으면 이러한 현상은 상온에서도 가능하며, 단전자점에 하나의 전자가 인입될 때 그것에 의한 채널콘덕턴스는 감소하고, 그로 인해 문턱전압의 양의 방향으로 전자의 이동이 일어난다.
물론, 이상적으로는 실리콘 단전자점 하나당 하나의 전자를 사용하여 프로그래밍할 수 있지만, 그러한 경우에는 문턱전압의 쉬프트량이 작아 이를 감지하기 곤란하므로 일반적으로 3-4개 정도의 전자를 터넬링시키므로서 문턱전압의 쉬프트량을 감지하여 실용화한다.
전기한 관점에서 볼 때, 차징에너지를 높이기 위하여 단전자점의 셀프 캐패시턴스를 최대한 낮추어야하므로 단전자점의 표면적을 최소화하여야 한다. 또한, 일정한 문턱전압 쉬프트를 얻기 위해서는 단전자점의 균일성 및 형성공정의 제어용이성 및 재현성을 확보하여야 한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조방법을 도시한 공정 단면도이다.
도 1a를 참조하면, 국부산화법(LOCOS)에 의한 활성영역과 격리영역을 정의하는 필드산화막(11)을 반도체기판인 실리콘기판(10)의 소정 부위에 형성한 다음, 노출된 기판(10)의 표면을 열산화(thermal oxidation)시켜 터넬링용 제 1 절연막(12)을 형성한다.
그리고, 제 1 절연막(12)을 포함하는 기판(10)상에 플로팅게이트용 단전자점을 형성하기 위하여 도핑된 폴리실리콘층(13)을 화학기상증착법으로 증착하여 형성한다.
도 1b를 참조하면, 고해상도의 패터닝장비를 사용하여 도핑된 폴리실리콘층을 식각하여 EEPROM의 플로팅게이트 역할을 하게 되는 단전자점층 형성용 도전층 턴(130)을 형성한다.
도 1c를 참조하면, 도핑된 폴리실리콘으로 패터닝된 도전층패턴(130)의 표면을 산화시켜 패턴(130)의 표면에 얇은 산화막(도시안함)을 형성한다. 이때, 산화막은 열산화(thermal oxidation)공정으로 형성하며, 이는 도전층패턴의 표면적을 감소시키기 위하여 형성한다.
따라서, 도전층패턴은 산화막(도시안함)과 그 내부에 위치하는 단전자점층(131)이 된다. 이때, 단전자점층(131)은 그 표면적이 도전층패턴에 비하여 감소하며 플로팅게이트 역할을 하게 된다. 그러나, 단전자점층(131)의 직경을 5㎚ 이하로 형성하기는 거의 불가능하며, 산화공정으로 패터닝하게 되므로 소자의 재현성이 곤란하다.
그리고, 단전자점층(131) 표면의 산화막과 제 1 절연막(12)을 포함하는 기판(10) 상부에 단전자점층(131)과 콘트롤게이트와의 절연막을 형성하기 위하여 제 2 절연막(14)으로 산화막을 화학기상증착법으로 증착하여 형성한다.
도 1d를 참조하면, 제 2 절연막(14) 상에 콘트롤게이트용으로 도핑된 폴리실리콘층(15)을 화학기상증착법으로 증착하여 형성한다.
도 1e를 참조하면, 도핑된 폴리실리콘층과 제 2 절연막 그리고 제 1 절연막을 차례로 패터닝하여 잔류한 폴리실리콘층으로 이루어진 콘트롤게이트(150), 잔류한 제 2 절연막으로 이루어진 제 2 게이트절연막(140), 그리고 잔류한 제 1 절연막으로 이루어진 제 1 게이트절연막(120)을 형성한다.
그리고, 이러한 게이트패턴(150,140,131,120)을 이온주입 마스크로 이용하는 불순물 이온주입을 기판에 실시하여 소스/드레인용 고농도 도핑영역(16)을 형성하여 비휘발성 메모리소자인 단전자 메모리 트랜지스터를 제조한다.
이후, 도시되지는 않았지만, 게이트 패턴 구조를 덮는 층간절연층 및 평탄화층을 형성한 후 콘택홀을 형성하여 플러그를 형성한 다음 배선층을 형성한다.
그러나, 상술한 종래 기술은 원천적으로 폴리실리콘의 미세 패터닝이 불가능하므로 비교적 커다란 플로팅게이트용 단전자점층을 산화를 통해 구현하므로 안정성 및 재현성이 결여되고, 단전자점층의 크기가 상대적으로 크므로 양자화된 문턱전압의 쉬프트(쿨롬 장애, Coulomic blockade)가 불가능하므로 초전력/초고속 비휘발성 메모리 소자의 제조가 곤란하고, 또한, 국부산화법(LOCOS)을 이용한 소자격리방법을 이요하므로 인접 셀의 드레인에 의한 필드교란(field disturbance)를 유발하여 메모리 기능에 악영향을 초래하는 문제점이 있다.
따라서, 본 발명의 목적은 PGI(profiled groove isolation)에 의한 소자격리와 전자빔에 의한 고해상도의 식각으로 플로팅게이트용 단전자점층 형성 부위를 정의하고 이를 도전층으로 충전시켜 단전자점층을 형성하므로서 초고속과 초저전력 및 초집적이 가능하도록 한 반도체장치의 비휘발성 메모리소자 제조방법을 제공하는데있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 활성영역과 격리영역을 정의하는 필드격리막이 형성된 반도체기판의 활성영역의 소정부위에 해당하는 반도체기판의 소정부위를 제거하여 홈을 형성하는 단계와, 홈의 표면에 제 1 게이트절연막을 형성하는 단계와, 제 1 게이트절연막상에 홈을 충전시키는 단전자점층을 도전성물질로 형성하는 단계와, 단전자점층을 덮으며 홈 영역 상부를 포함하는 반도체기판상에 제 2 절연막을 형성하는 단계와, 제 2 절연막상에 콘트롤게이트를 형성하는 단계와, 활성영역의 상기 반도체기판 소정부위에 불순물 확산영역을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조방법을 도시한 공정 단면도
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 제조방법을 도시한 공정 단면도
본 발명은 초고속/저전력 실리콘 양자점 비휘발성 메모리 제조방법에 관한 것으로서, PGI(profiled groove isolation)에 의한 소자격리층을 형성한 다음, 활성영역에 미세 패터닝이 가능한 전자빔(electron beam)장치를 이용하여 소정의 점(spot) 형태로 다이렉트 라이팅(direct writing)하는 방법으로 실리콘기판의 활성영역 소정부위에 직경 약 20㎚ 정도의 홈을 형성한 후, 홈의 표면에 얇은 터넬링용 산화막을 형성하고, 홈을 충전시키는 도전층을 증착한 후 이를 홈을 충전하도록 국부적으로 잔류시킨 다음, 연속적으로 층간산화막 형성용 산화공정으로 산화막을 형성하여 게이트간 절연막을 형성하므로서 미세 단전자점층을 최적화 시키는 방법에 관한 것이다.
따라서, 본 발명은 10㎚ 이하의 아주 미세한 직경의 단전자점층을 제어할 수 있으므로 초고집적 기가(Giga)급의 스케일을 갖는 메모리 소자 구현이 가능하다.
본 발명에 따른 단전자점 메모리의 동작은 비휘발성 메모리인 EEPROM의 동작원리와 동일하며, 기존의 MOSFET 소자에서와 동일하게 문턱전압보다 높은 라이트(write) 게이트전압(+)을 걸면 채널에 반전층이 형성되어 소스쪽의 전자가 채널쪽으로 인듀스(induce)되어 채널 콘덕턴스를 감소시킨다. 이때, 채널의 반전층에서 전자들이 얇은 절연막을 통해 직접 턴넬링 현상이 일어나고 턴넬링막위의 플로팅 단전자점으로 하나 이상의 전자가 턴넬링된다. 따라서, 터넬링된 전자의 차징에너지(charging energy)에 의하여 에너지장벽이 높아지며, 이는 다음 전자가 인입되는 것을 반발시킨다. 하나의 전자에 의한 차징에너지가 온도에 의한 전자의 열적 진동보다 높으면 이러한 현상은 상온에서도 가능하며, 단전자점에 하나의 전자가 인입될 때 그것에 의한 채널콘덕턴스는 감소하고, 그로 인해 문턱전압의 양의 방향으로 전자의 이동이 일어난다.
물론, 이상적으로는 실리콘 단전자점 하나당 하나의 전자를 사용하여 프로그래밍할 수 있지만, 그러한 경우에는 문턱전압의 쉬프트량이 작아 이를 감지하기 곤란하므로 일반적으로 3-4개 정도의 전자를 터넬링시키므로서 문턱전압의 쉬프트량을 감지하여 실용화한다.
반대로, 소거동작(erase)은 콘트롤게이트에 단전자점층에서 전자가 빠져나올 수 있는 소정의 전압(-)을 인가하면 전자가 방출되어 문턱전압을 원래 수준으로 쉬프트하므로 '1'과 '0'을 용이하게 구분할 수 있다.
전기한 관점에서 볼 때, 본 발명은 차징에너지를 높이기 위하여 단전자점의 셀프캐패시턴스를 최대한 낮추어야하므로 단전자점의 표면적을 최소화하고, 또한, 일정한 문턱전압 쉬프트를 얻기 위한 단전자점의 균일성 및 형성공정의 제어용이성 및 재현성을 확보한다.
즉, 본 발명에서는 전자빔을 이용하여 실리콘기판의 소정부분을 제거한 다음, 제거된 공간에 폴리실리콘을 충전시킨 후, 도전층을 CMP(chemical mechanical polishing) 등으로 제어하여 단전자점층을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 제조방법을 도시한 공정 단면도이다.
도 2a를 참조하면, PGI(profiled groove isolation)에 의한 활성영역과 격리영역을 정의하는 필드산화막(21)을 반도체기판인 실리콘기판(20)의 소정 부위에 형성한다.
그리고, 전자빔(electron beam) 등의 초고해상도의 패터닝이 가능한 장비를 이용하여 활성영역의 기판의 소정부분을 제거하여 단전자층이 형성될 홈(G)을 형성한다. 이때, 홈(G)은 전자빔을 다이렉트 라이팅하는 방법으로 소정 크기의 스팟(spot) 형태를 갖도록 실리콘기판의 표면을 직경 약 20㎚ 정도로 제거하여 형성한다.
도 2b를 참조하면, 홈(G)을 포함하는 노출된 기판(20)의 표면을 열산화(thermal oxidation)시켜 산화막(22)으로 터넬링용 제 1 절연막(22)을 얇게 형성한다. 이때, 형성되는 제 1 절연막(22)은 홈(G) 부위에서 플로팅게이트인 단전자층과 채널사이의 터넬링 산화막이 된다.
도 2c를 참조하면, 제 1 절연막(22)을 포함하는 기판(20)상에 플로팅게이트용 단전자점층을 형성하기 위하여 도핑된 폴리실리콘층(23)을 화학기상증착법으로 증착하여 형성한다.
도 2d를 참조하면, 도핑된 폴리실리콘층(23)을 평탄화시켜 기판(20)상의 제 1 절연막(22) 표면을 노출시킨다. 이때, 평탄화공정은 홈 부위에만 도핑된 폴리실리콘층(230)을 잔류시키기 위하여 CMP 등으로 실시하며, 홈에 잔류한 폴리실리콘층(230)은 비휘발성 메모리소자의 플로팅 게이트 역할을 하는 단전자점층(230)이 된다. 이때, 산화막인 제 1 절연막(230)이 매우 얇게 형성되어 있으므로 정확한 평탄화공정을 제어하기 곤란하다 하여도, 이후, 제 2 절연막 공정에서 CMP공정으로 노출된 기판(20) 표면이 산화되어 역시 산화막을 형성하게 되므로 식각량제어의 문제가 해결된다.
도 2e를 참조하면, 노출된 단전자점층(230)의 표면을 포함하는 제 1 절연막(22)상에 역시 열산화공정을 실시하여 열산화막인 제 2 절연막(24)을 제 1 절연막(22)보다 상대적으로 두껍게 형성한다. 이때, 노출된 단전자점층(230)의 상부 표면도 일부 산화되어 단전자점층(230)의 표면적이 더욱 감소된다. 또한, 제 2 절연막(24)은 단전자점층(230) 표면의 산화막과 제 1 절연막(12)을 포함하는 기판(10) 상부에 단전자점층(131)과 콘트롤게이트와의 절연막이 된다.
도 2f를 참조하면, 제 2 절연막(24) 상에 콘트롤게이트용으로 도핑된 폴리실리콘층(25)을 화학기상증착법으로 증착하여 형성한다.
도 2g를 참조하면, 도핑된 폴리실리콘층과 제 2 절연막 그리고 제 1 절연막을 차례로 패터닝하여 잔류한 폴리실리콘층으로 이루어진 콘트롤게이트(250), 잔류한 제 2절연막으로 이루어진 제 2 게이트절연막(240), 그리고 잔류한 제 1 절연막으로 이루어진 제 1 게이트절연막(220)을 형성한다. 이때, 게이트패턴(250,240,230,220)의 패터닝은 포토리쏘그래피(photolithography)를 사용하여 형성한다. 즉, 최상부에 위치한 폴리실리콘층(25)상에 감광막(도시안함)을 도포한 다음, 활성영역의 콘트롤게이트 형성영역을 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 감광막패턴을 형성한 후, 감광막패턴으로 보호되지 않는 부위의 폴릿릴콘층, 제 2 절연막, 제 1 절연막을 비등방성식각으로 차례로 제거하여 형성한다. 이때, 노광마스크는 기판의 홈 부위에 형성된 단전자점층(230)을 포함하는 부위의 감광막 표면을 노출시키도록 정의한다.
그리고, 이러한 게이트패턴(250,240,230,220)을 이온주입 마스크로 이용하는 불순물 이온주입을 기판에 실시하여 소스/드레인용 고농도 도핑영역(26)을 형성하여 비휘발성 메모리소자인 단전자 메모리 트랜지스터를 제조한다.
이후, 도시되지는 않았지만, 게이트 패턴 구조를 덮는 층간절연층 및 평탄화층을 형성한 후 콘택홀을 형성하여 플러그를 형성한 다음 배선층을 형성한다.
따라서, 본 발명은 PGI 소자격리방법을 이용하므로 초고집적회로에서 나타나는 인접 셀의 드레인에 의한 필드교란을 감소시키고, 종래 기술에서 보다 균일하고 미세한 크기의 단전자점층을 형성하므로서 상온에서도 안정된 쿨롬 블록키드 현상이 가능하므로 4기가 이상의 초고집적 메모리의 구현이 가능하며, 단전자점에서 1-3개 정도의 전자가 터넬링막을 통하여 직접 터넬링되므로 초전압에서도 소자 동작이 가능하여 읽기/소거 동작속도가 초고속이되고, 종래의 메모리에 비해 초고집적이 가능하며, 또한, 상온에서의 쿨롬 블록키드 효과에 의하여 데이터 유지(retention)시간이 개선되는 장점이 있다.
Claims (6)
- 활성영역과 격리영역을 정의하는 필드격리막이 형성된 반도체기판의 상기 활성영역의 소정부위에 해당하는 상기 반도체기판의 소정부위를 제거하여 홈을 형성하는 단계와,상기 홈의 표면에 제 1 게이트절연막을 형성하는 단계와,상기 제 1 게이트절연막상에 상기 홈을 충전시키는 단전자점층을 도전성물질로 형성하는 단계와,상기 단전자점층을 덮으며 상기 홈 영역 상부를 포함하는 상기 반도체기판상에 제 2 절연막을 형성하는 단계와,상기 제 2 절연막상에 콘트롤게이트를 형성하는 단계와,상기 활성영역의 상기 반도체기판 소정부위에 불순물 확산영역을 형성하는 단계로 이루어진 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 홈은 초고해상도의 패터닝이 가능한 장비로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 홈은 20nm 이하의 직경을 갖는 점형태로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 홈은 전자빔으로 직접 상기 반도체기판의 소정부위를 제거하여 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 1 절연막과 상기 제 2 절연막은 열산화방법으로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 필드격리막은 프로파일드 그루브 아이솔레이션(profiled groove isolation)으로 형성하는 것이 특징인 반도체장치의 제조방법.
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