KR20100078498A - 불휘발성 메모리 소자 및 그 형성방법 - Google Patents

불휘발성 메모리 소자 및 그 형성방법 Download PDF

Info

Publication number
KR20100078498A
KR20100078498A KR1020080136777A KR20080136777A KR20100078498A KR 20100078498 A KR20100078498 A KR 20100078498A KR 1020080136777 A KR1020080136777 A KR 1020080136777A KR 20080136777 A KR20080136777 A KR 20080136777A KR 20100078498 A KR20100078498 A KR 20100078498A
Authority
KR
South Korea
Prior art keywords
pattern
conductive layer
dot structure
layer pattern
forming
Prior art date
Application number
KR1020080136777A
Other languages
English (en)
Inventor
김석구
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080136777A priority Critical patent/KR20100078498A/ko
Publication of KR20100078498A publication Critical patent/KR20100078498A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Abstract

본 발명의 불휘발성 메모리 소자의 형성방법은, 반도체 기판 상에 제1 폭을 갖는 돌출부 및 제1 폭보다 상대적으로 넓은 제2 폭의 홈이 연결된 제1 패턴을 형성하는 단계; 제1 패턴의 돌출부의 양 측벽에 일측은 수직 프로파일을 갖고, 타측은 경사 프로파일을 갖는 도전층 패턴을 형성하는 단계; 도전층 패턴을 마스크로 제1 패턴의 노출 부분을 제거하여 제2 패턴을 형성하는 단계; 제2 패턴, 도전층 패턴 및 반도체 기판상에 터널링층을 형성하는 단계; 도전층 패턴의 수직 프로파일 방향에 형성된 공간을 매립하는 나노 도트 구조의 플로팅게이트를 형성하는 단계; 나노 도트 구조의 플로팅 게이트, 도전층 패턴 및 터널링층 위에 상기 도전층 패턴의 경사 프로파일 방향으로 형성된 홀(hole)을 포함하는 절연층을 형성하는 단계; 및 홀을 매립하는 컨트롤게이트전극을 형성하는 단계를 포함한다.
나노 도트, 플로팅게이트, 커플링비

Description

불휘발성 메모리 소자 및 그 형성방법{Non-volatile memory device and the method for fabricating the same}
본 발명은 불휘발성 메모리 소자에 관한 것으로서, 보다 상세하게는 불휘발성 메모리 소자 및 그 형성방법에 관한 것이다.
불휘발성 메모리(Non-volatile emory) 소자는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 비휘발성 메모리 소자로서, 전원이 차단되었을 때에도 정보 유지가 요구되는 전자부품에서 폭 넓게 이용되고 있다. 불휘발성 메모리 소자의 단위 셀은 기본적인 구성이 플로팅 게이트와 컨트롤 게이트로 이루어지며, 플로팅 게이트의 전하 유무에 따라 정보의 기록 및 소거 기능을 수행한다.
플로팅 게이트를 구비한 불휘발성 메모리 소자는 반도체 기판 위에 터널링층, 플로팅 게이트, 차폐층 및 컨트롤 게이트가 적층된 구조로 이루어진다. 이러한 구조로 이루어진 불휘발성 메모리는 FN(Fowler-Nordheim) 터널링 방식으로 프로그램(program) 및 소거(erase)의 반복적인 동작이 이루어지고 있다. 여기서 플로팅 게이트를 구성하는 물질로는 일반적으로 폴리실리콘(polysilicon)을 이용하고 있다.
한편, 소자의 집적도가 높아지면서 소자의 크기 또한 작아지고 있다. 이에 따라 플로팅 게이트의 크기 또한 작아지고 있다. 소자의 고집적화에 따라 플로팅 게이트의 크기가 감소하면 플로팅 게이트 간의 간격이 감소하게 되면서 컨트롤 게이트에 인가된 전압에 대한 플로팅 게이트의 유도 전압비, 즉, 커플링비(coupling ratio)를 감소시킨다. 커플링비가 감소하면 프로그램 속도 및 소거 속도도 감소하면서 소자의 전기적 특성이 열화되는 문제가 발생한다. 커플링비를 증가시키기 위해 플로팅 게이트의 크기를 증가시키는 방법으로 플로팅 게이트를 이루는 폴리실리콘막을 두껍게 증착하고 있다. 그러나 폴리실리콘막을 두껍게 증착하면 커플링비를 증가시킬 수는 있지만, 소자분리공정, 게이트 공정 및 배선 연결 공정 등에서 마스크 공정에 의해 패턴을 형성하기 어려운 문제가 발생한다. 이에 따라 폴리실리콘막을 두껍게 증착하지 않고 커플링비를 증가시킬 수 있는 방법이 요구된다.
본 발명에 따른 불휘발성 메모리 소자의 형성방법은, 반도체 기판 상에 제1 폭을 갖는 돌출부 및 상기 제1 폭보다 상대적으로 넓은 제2 폭의 홈이 연결된 제1 패턴을 형성하는 단계; 상기 제1 패턴의 돌출부의 양 측벽에 일측은 수직 프로파일을 갖고, 타측은 경사 프로파일을 갖는 도전층 패턴을 형성하는 단계; 상기 도전층 패턴을 마스크로 상기 제1 패턴의 노출 부분을 제거하여 제2 패턴을 형성하는 단계; 상기 제2 패턴, 도전층 패턴 및 반도체 기판상에 터널링층을 형성하는 단계; 상기 도전층 패턴의 수직 프로파일 방향에 형성된 공간을 매립하는 나노 도트 구조의 플로팅게이트를 형성하는 단계; 상기 나노 도트 구조의 플로팅 게이트, 도전층 패턴 및 터널링층 위에 상기 도전층 패턴의 경사 프로파일 방향으로 형성된 홀(hole)을 포함하는 절연층을 형성하는 단계; 및 상기 홀을 매립하는 컨트롤게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 패턴은 30nm 내지 100nm의 두께의 산화막으로 형성할 수 있다.
상기 제2 패턴은 상기 도전층 패턴과 대등한 폭을 가지는 제1 간격 및 상기 제1 간격보다 상대적으로 넓은 제2 간격을 갖게 형성하는 것이 바람직하다.
상기 나노 도트 구조의 플로팅게이트를 형성하는 단계는, 상기 반도체 기판 상에 상기 제2 패턴 사이의 간격을 모두 매립하게 나노 도트 구조의 반도체층을 증착하는 단계; 및 상기 터널링층의 표면이 노출되게 상기 나노 도트 구조의 반도체층 상에 평탄화 공정을 진행하는 단계를 포함한다.
상기 나노 도트 구조의 반도체층은 스핀 코터 또는 스퍼터링 방식으로 증착하고, 폴리실리콘, 게르마늄 또는 금속막으로 형성하며, 상기 나노 도트 구조의 반도체층은 1nm 내지 5nm의 크기의 나노 도트로 형성하는 것이 바람직하다.
상기 컨트롤게이트전극 상에 바이어스를 인가하면 상기 나노 도트 구조의 플로팅게이트가 동작하여 프로그램 동작, 소거 동작 및 읽기 동작을 구현한다.
본 발명에 따른 불휘발성 메모리 소자는, 반도체 기판 상에 소정 간격으로 배치된 산화막 패턴; 상기 산화막 패턴 위에 정렬하게 형성된 도전층 패턴; 상기 도전층 패턴의 제1 측면 사이에 상기 도전층 패턴 높이의 수직 구조로 형성된 나노 도트 구조의 플로팅 게이트; 상기 도전층 패턴 및 상기 나노 도트 구조의 플로팅 게이트 위에 형성된 절연층; 상기 도전층 패턴의 제2 측면 사이에 상기 절연층의 높이로 형성된 컨트롤게이트전극; 및 상기 도전층 패턴 및 나노 도트 구조의 플로팅 게이트 사이와, 상기 도전층 패턴과 컨트롤게이트전극 사이에 삽입된 터널링층을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 산화막 패턴은 상기 도전층 패턴과 대등한 폭을 가지는 제1 간격 및 상기 제1 간격보다 상대적으로 넓은 제2 간격으로 배치된다.
상기 나노 도트 구조의 플로팅 게이트는 폴리실리콘, 게르마늄 또는 금속막으로 형성되고, 1nm 내지 5nm의 크기의 나노 도트로 형성된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 10은 본 발명에 따른 나노 플로팅게이트를 구비한 불휘발성 메모리 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 1을 참조하면, 반도체 기판(100) 위에 산화막(105)을 형성한다. 산화막(105)은 열산화방법 또는 산화 소스를 공급하여 증착하는 방법으로 형성할 수 있다. 이러한 산화막(105)의 두께는 채널의 폭과 관련이 있으며 30nm 내지 100nm의 두께로 형성한다. 다음에 산화막(105) 위에 레지스트막을 도포하고, 노광 공정 및 현상 공정을 포함하는 리소그래피 공정을 진행하여 산화막(105)의 일부 영역을 선택적으로 노출시키는 레지스트막 패턴(110)을 형성한다.
도 2를 참조하면, 레지스트막 패턴(110, 도 1 참조)을 마스크로 산화막(105)의 노출 부분을 식각하여 산화막(105) 내에 홈(groove) 형상의 제1 패턴(115)을 형성한다. 홈 형상의 패턴(115)은 제1 폭(W1)을 갖는 돌출부 및 제1 폭(W1)보다 상대적으로 넓은 제2 폭(W2)을 갖는 홈이 연결된 형성으로 이루어진다. 제1 폭(W1)을 갖는 돌출부는 이후 셀이 형성될 영역이다. 다음에 홈 형상의 제1 패턴(115)을 따라 도전층(120)을 증착한다.
도 3을 참조하면, 도전층(120) 상에 스페이서 식각(spacer etch) 공정을 진행하여 홈 형상의 제1 패턴(115)의 양 측벽에 스페이서 형상으로 도전층 패턴(125) 을 형성한다. 스페이서 형상으로 도전층 패턴(125)이 홈 형상의 제1 패턴(115) 양 측벽에 형성되면서 홈 형상의 제1 패턴(115)의 바닥면이 일부 노출된다.
도 4를 참조하면, 스페이서 형상의 도전층 패턴(125)을 마스크로 홈 형상의 제1 패턴(115)의 노출 부분을 제거하여 제2 패턴(134)을 형성한다. 제2 패턴(134)은 제1 패턴(115)의 노출 부분 상에 세정 공정을 진행하여 형성할 수 있다. 제2 패턴(134)에 의해 반도체 기판(100)의 표면이 일부 노출된다. 여기서 제2 패턴(134)의 폭은 스페이서 형상의 도전층 패턴(125)의 폭과 동일한 폭을 갖게 형성된다. 제2 패턴(134)에서 도전층 패턴(125)의 수직 프로파일이 서로 마주보는 제1 산화막 패턴(132) 및 제2 산화막 패턴(133) 사이의 제1 간격(W1)은 도 2의 홈 형상의 제1 패턴(115)의 돌출부의 폭과 동일하며, 도전층 패턴(125)의 경사 프로파일이 마주보는 제1 산화막 패턴(132) 사이의 제2 간격(W2)은 도2의 홈 형상의 제1 패턴(115)의 홈 부분의 폭과 동일하다. 여기서 제1 간격(W1)을 갖는 영역은 이후 셀이 형성될 영역이다.
도 5를 참조하면, 반도체 기판(100) 상에 터널링층(135)을 형성한다. 터널링층(135)은 일정한 바이어스 하에서 전자 또는 홀(hole)과 같은 전하 캐리어들이 플로팅게이트 내로 터널링하여 주입될 수 있도록 하는 역할을 한다. 여기서 터널링층(135)은 소정 두께의 산화막을 증착 또는 성장시켜 형성할 수 있다. 이 경우 터널링층(135)은 셀이 되는 부분은 얇게 증착되어 제1 산화막 패턴(132) 및 제2 산화막 패턴(133) 사이에 공간(137)이 배치되고, 셀보다 넓은 영역에 해당하는 제1 산화막 패턴(132) 사이는 공간 없이 터널링층(135)이 두껍게 증착된다.
도 6을 참조하면, 반도체 기판(100) 상에 나노 도트(nano dot) 구조의 반도체층(140)을 증착한다. 나노 도트 구조의 반도체층(140)은 스핀 코터(spin coater) 또는 스퍼터링 방식으로 폴리실리콘 또는 게르마늄(Ge)을 포함하여 증착할 수 있다. 또한 나노 도트 구조의 반도체층(140)은 금속막으로 형성할 수도 있다. 이러한 나노 도트 구조의 반도체층(140)의 나노 도트는 1nm 내지 5nm의 크기로 형성한다. 나노 도트 구조의 반도체층(140)은 터널링층(135) 위에 형성되며, 제1 산화막 패턴(132) 및 제2 산화막 패턴(133) 사이에 배치된 공간(137), 즉, 제1 간격을 모두 매립하게 증착한다.
도 7을 참조하면, 나노 도트 구조의 반도체층(140, 도 6 참조) 상에 평탄화 공정을 진행하여 제1 산화막 패턴(132) 및 제2 산화막 패턴(133) 사이에 배치된 나노 도트 구조의 플로팅 게이트(145)를 형성한다. 평탄화 공정은 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법으로 진행하며, 제1 산화막 패턴(132) 및 제2 산화막 패턴(133) 사이에 배치된 나노 도트 구조의 플로팅 게이트(145)를 제외한 나머지 영역의 나노 도트 구조의 반도체층(140)이 모두 제거되는 지점을 정지점으로 하여 진행한다.
도 8을 참조하면, 나노 도트 구조의 플로팅 게이트(145), 스페이서 형상의 도전층 패턴(125) 및 터널링층(135) 위에 절연층(150)을 형성한다.
도 9를 참조하면, 절연층(150)을 식각하여 컨트롤게이트전극이 형성될 영역을 정의하는 홀(hole, 155)을 형성한다. 컨트롤게이트전극이 형성될 영역을 정의하는 홀(155)은 제1 산화막 패턴(132) 및 제2 산화막 패턴(133) 사이의 터널링 층(135)을 산화막 패턴(134)의 상부 높이까지 식각되는 지점을 정지점으로 하여 식각 공정을 수행한다.
도 10을 참조하면, 제2 간격의 홀(155)을 컨트롤게이트전극용 물질로 매립하고, 평탄화 공정을 진행하여 컨트롤게이트전극(170)을 형성한다. 컨트롤게이트전극용 물질은 텅스텐(W) 또는 폴리실리콘을 포함한다. 평탄화 공정은 화학적기계적연마 방법으로 진행할 수 있다. 그러면 반도체 기판(100) 상에는 터널링층(135), 제1 산화막 패턴(132) 및 제2 산화막 패턴(133) 사이에 배치된 나노 도트 구조의 플로팅게이트(145) 및 제1 컨트롤게이트전극(160) 및 제2 컨트롤게이트전극(165)을 포함하는 컨트롤게이트전극(170)이 형성된다. 본 발명에 의해 형성된 불휘발성 메모리 소자는 반도체 기판 상에 소정 간격으로 배치된 산화막 패턴(134)과, 산화막 패턴(134) 위에 정렬하게 형성된 도전층 패턴(125)과, 도전층 패턴(125)의 제1 측면 사이에 도전층 패턴(125) 높이의 수직 구조로 형성된 나노 도트 구조의 플로팅 게이트(145)와, 도전층 패턴(135) 및 나노 도트 구조의 플로팅 게이트(145) 위에 형성된 절연층(150)와, 도전층 패턴(125)의 제2 측면 사이에 절연층(150)의 높이로 형성된 컨트롤게이트전극(170), 그리고 도전층 패턴(125) 및 나노 도트 구조의 플로팅 게이트(145) 사이와, 도전층 패턴(125)과 컨트롤게이트전극(170) 사이에 삽입된 터널링층(135)을 포함하여 이루어진다.
이러한 불휘발성 메모리 소자는 제1 컨트롤게이트전극(160) 및 제2 컨트롤게이트전극(165) 상에 바이어스를 인가하면 제1 산화막 패턴(132) 및 제2 산화막 패턴(133) 사이에 배치된 나노 도트 구조의 플로팅게이트(145)가 동작한다. 여기서 나노 도트는 바이스테이블(Bistable) 특성을 갖고 있으므로 프로그램 동작, 소거 동작 및 읽기 동작을 구현할 수 있다. 이러한 나노 도트 구조의 플로팅게이트에 의해 불휘발성 메모리 소자의 커플링비를 안정적으로 증가시키면서 고집적화를 구현할 수 있다.
도 1 내지 도 10은 본 발명에 따른 나노 플로팅게이트를 구비한 불휘발성 메모리 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.

Claims (12)

  1. 반도체 기판 상에 제1 폭을 갖는 돌출부 및 상기 제1 폭보다 상대적으로 넓은 제2 폭의 홈이 연결된 제1 패턴을 형성하는 단계;
    상기 제1 패턴의 돌출부의 양 측벽에 일측은 수직 프로파일을 갖고, 타측은 경사 프로파일을 갖는 도전층 패턴을 형성하는 단계;
    상기 도전층 패턴을 마스크로 상기 제1 패턴의 노출 부분을 제거하여 제2 패턴을 형성하는 단계;
    상기 제2 패턴, 도전층 패턴 및 반도체 기판상에 터널링층을 형성하는 단계;
    상기 도전층 패턴의 수직 프로파일 방향에 형성된 공간을 매립하는 나노 도트 구조의 플로팅게이트를 형성하는 단계;
    상기 나노 도트 구조의 플로팅 게이트, 도전층 패턴 및 터널링층 위에 상기 도전층 패턴의 경사 프로파일 방향으로 형성된 홀(hole)을 포함하는 절연층을 형성하는 단계; 및
    상기 홀을 매립하는 컨트롤게이트전극을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 형성방법.
  2. 제1항에 있어서,
    상기 제1 패턴은 30nm 내지 100nm의 두께의 산화막으로 형성하는 불휘발성 메모리 소자의 형성방법.
  3. 제1항에 있어서,
    상기 제2 패턴은 상기 도전층 패턴과 대등한 폭을 가지는 제1 간격 및 상기 제1 간격보다 상대적으로 넓은 제2 간격을 갖게 형성하는 불휘발성 메모리 소자의 형성방법.
  4. 제1항에 있어서, 상기 나노 도트 구조의 플로팅게이트를 형성하는 단계는,
    상기 반도체 기판 상에 상기 제2 패턴 사이의 간격을 모두 매립하게 나노 도트 구조의 반도체층을 증착하는 단계; 및
    상기 터널링층의 표면이 노출되게 상기 나노 도트 구조의 반도체층 상에 평탄화 공정을 진행하는 단계를 포함하는 불휘발성 메모리 소자의 형성방법.
  5. 제4항에 있어서,
    상기 나노 도트 구조의 반도체층은 스핀 코터 또는 스퍼터링 방식으로 증착하는 불휘발성 메모리 소자의 형성방법.
  6. 제4항에 있어서,
    상기 나노 도트 구조의 반도체층은 폴리실리콘, 게르마늄 또는 금속막으로 형성하는 불휘발성 메모리 소자의 형성방법.
  7. 제4항에 있어서,
    상기 나노 도트 구조의 반도체층은 1nm 내지 5nm의 크기의 나노 도트로 형성하는 불휘발성 메모리 소자의 형성방법.
  8. 제1항에 있어서,
    상기 컨트롤게이트전극 상에 바이어스를 인가하면 상기 나노 도트 구조의 플로팅게이트가 동작하여 프로그램 동작, 소거 동작 및 읽기 동작을 구현하는 불휘발성 메모리 소자의 형성방법.
  9. 반도체 기판 상에 소정 간격으로 배치된 산화막 패턴;
    상기 산화막 패턴 위에 정렬하게 형성된 도전층 패턴;
    상기 도전층 패턴의 제1 측면 사이에 상기 도전층 패턴 높이의 수직 구조로 형성된 나노 도트 구조의 플로팅 게이트;
    상기 도전층 패턴 및 상기 나노 도트 구조의 플로팅 게이트 위에 형성된 절연층;
    상기 도전층 패턴의 제2 측면 사이에 상기 절연층의 높이로 형성된 컨트롤게이트전극; 및
    상기 도전층 패턴 및 나노 도트 구조의 플로팅 게이트 사이와, 상기 도전층 패턴과 컨트롤게이트전극 사이에 삽입된 터널링층을 포함하는 불휘발성 메모리 소자.
  10. 제9항에 있어서,
    상기 산화막 패턴은 상기 도전층 패턴과 대등한 폭을 가지는 제1 간격 및 상기 제1 간격보다 상대적으로 넓은 제2 간격으로 배치된 불휘발성 메모리 소자.
  11. 제9항에 있어서,
    상기 나노 도트 구조의 플로팅 게이트는 폴리실리콘, 게르마늄 또는 금속막으로 형성된 불휘발성 메모리 소자.
  12. 제9항에 있어서,
    상기 나노 도트 구조의 플로팅 게이트는 1nm 내지 5nm의 크기의 나노 도트로 형성된 불휘발성 메모리 소자.
KR1020080136777A 2008-12-30 2008-12-30 불휘발성 메모리 소자 및 그 형성방법 KR20100078498A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080136777A KR20100078498A (ko) 2008-12-30 2008-12-30 불휘발성 메모리 소자 및 그 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080136777A KR20100078498A (ko) 2008-12-30 2008-12-30 불휘발성 메모리 소자 및 그 형성방법

Publications (1)

Publication Number Publication Date
KR20100078498A true KR20100078498A (ko) 2010-07-08

Family

ID=42639709

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080136777A KR20100078498A (ko) 2008-12-30 2008-12-30 불휘발성 메모리 소자 및 그 형성방법

Country Status (1)

Country Link
KR (1) KR20100078498A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789211A (zh) * 2014-12-24 2016-07-20 上海格易电子有限公司 一种闪存存储单元及制作方法
CN111968982A (zh) * 2020-10-20 2020-11-20 晶芯成(北京)科技有限公司 Nor闪存结构及其制作方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789211A (zh) * 2014-12-24 2016-07-20 上海格易电子有限公司 一种闪存存储单元及制作方法
CN105789211B (zh) * 2014-12-24 2018-10-30 上海格易电子有限公司 一种闪存存储单元及制作方法
CN111968982A (zh) * 2020-10-20 2020-11-20 晶芯成(北京)科技有限公司 Nor闪存结构及其制作方法
CN111968982B (zh) * 2020-10-20 2021-01-01 晶芯成(北京)科技有限公司 Nor闪存结构及其制作方法

Similar Documents

Publication Publication Date Title
KR100674958B1 (ko) 자기 정렬된 콘트롤 게이트를 갖는 스플릿 타입 플래쉬 메모리 소자 및 그 제조방법
US6051860A (en) Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit
US8106444B2 (en) Semiconductor device
JP2008503080A (ja) 分離領域上に消去ゲートを有する不揮発性メモリ
KR20080033100A (ko) 수직 채널 메모리, 이의 제조 방법 및 이를 이용하는 구동방법
CN101162736A (zh) 垂直沟道存储器及其制造方法与应用其的操作方法
US6441426B1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
KR100764746B1 (ko) 비휘발성 메모리 장치 및 그의 제조방법
CN101452940B (zh) 半导体器件及其制造方法
US7206226B2 (en) Non-volatile memory element having memory gate and control gate adjacent to each other
US7541243B2 (en) Methods of forming integrated circuit devices having gate electrodes formed on non-uniformly thick gate insulating layers
US6724009B2 (en) Semiconductor integrated electronic device and corresponding manufacturing method
US8674424B2 (en) Memory device with charge storage layers at the sidewalls of the gate and method for fabricating the same
KR20100078498A (ko) 불휘발성 메모리 소자 및 그 형성방법
KR100310424B1 (ko) 반도체장치의 제조방법
JP2007149721A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2002158299A (ja) 半導体記憶装置及びその製造方法
KR20080039095A (ko) 낸드 플래시 메모리 소자의 제조방법
KR20090095392A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법
JP3664884B2 (ja) 半導体記憶装置およびその製造方法
KR100811280B1 (ko) 불휘발성 메모리 소자 및 그 제조방법
KR100442152B1 (ko) 비휘발성 메모리 셀의 플로팅 게이트 제조방법
KR100945228B1 (ko) 비휘발성 메모리 소자 제조방법
US9018085B2 (en) Method of fabricating memory device with charge storage layer at gap located side of gate dielectric underneath the gate
KR100972906B1 (ko) 플래쉬 메모리 셀 및 그의 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid