JP2655414B2 - 砒化ガリウム電界効果型トランジスタの製造方法 - Google Patents
砒化ガリウム電界効果型トランジスタの製造方法Info
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- JP2655414B2 JP2655414B2 JP7229388A JP7229388A JP2655414B2 JP 2655414 B2 JP2655414 B2 JP 2655414B2 JP 7229388 A JP7229388 A JP 7229388A JP 7229388 A JP7229388 A JP 7229388A JP 2655414 B2 JP2655414 B2 JP 2655414B2
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- Japan
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- silicon oxide
- gallium arsenide
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は砒化ガリウム電界効果型トランジスタの製造
方法に関する。
方法に関する。
化合物半導体装置は、高速動作性がシリコンよりも優
れているので、近年研究開発が盛んに行われ、種々の構
造の半導体装置が実用化されている。特に、GaAsを主材
料とするIII−Ｖ族化合物半導体装置についての研究開
発が盛んである。
れているので、近年研究開発が盛んに行われ、種々の構
造の半導体装置が実用化されている。特に、GaAsを主材
料とするIII−Ｖ族化合物半導体装置についての研究開
発が盛んである。
第２図は従来のGaAs−FETの一例の断面図である。
GaAs基板１の表面に酸化シリコン膜２を設け、ゲート
電極を形成する部分を選択除去する。ゲート金属の蒸
着、選択エッチングによりゲート電極３を形成する。次
に、酸化シリコン膜２を再度選択エッチングしてオーミ
ック接触する金属の堆積、エッチングによりソース電極
４、ドレイン電極５を形成する。
電極を形成する部分を選択除去する。ゲート金属の蒸
着、選択エッチングによりゲート電極３を形成する。次
に、酸化シリコン膜２を再度選択エッチングしてオーミ
ック接触する金属の堆積、エッチングによりソース電極
４、ドレイン電極５を形成する。
上述した従来のゲート絶縁膜である酸化シリコン膜２
の形状は、それ自身の容量Cgs,Cgdを持っており、この
容量が大きいと低利得等の性能面で劣ったトランジスタ
になってしまう。素子の高性能化という点においては、
この容量を低減していく必要がある。容量低減のために
はゲート絶縁膜は全部取除いた方が良いが、そうすると
ゲート電極の剥れ等の不良が生じるので、ゲート絶縁膜
を取除くというだけでは問題は解決しない。
の形状は、それ自身の容量Cgs,Cgdを持っており、この
容量が大きいと低利得等の性能面で劣ったトランジスタ
になってしまう。素子の高性能化という点においては、
この容量を低減していく必要がある。容量低減のために
はゲート絶縁膜は全部取除いた方が良いが、そうすると
ゲート電極の剥れ等の不良が生じるので、ゲート絶縁膜
を取除くというだけでは問題は解決しない。
本発明の目的は、ゲート電極の剥れが起らないように
支持し、しかもゲート・ソース間容量を低減した構造を
有する砒化ガリムウ電界効果型トランジスタの製造方法
を提供することにある。
支持し、しかもゲート・ソース間容量を低減した構造を
有する砒化ガリムウ電界効果型トランジスタの製造方法
を提供することにある。
本発明の砒化ガリウム電界効果型トランジスタの製造
方法は、砒化ガリウム基板上に酸化シリコン膜、窒化シ
リコン膜、酸化シリコン膜の三層を順次堆積して絶縁膜
を形成する工程と、前記絶縁膜のゲート領域を選択エッ
チして開孔を設ける工程と、前記砒化ガリウム基板とシ
ョットキ接合する金属を堆積、選択除去してゲート電極
を形成する工程と、前記窒化シリコン膜をエッチングス
トッパーとしてその上の酸化シリコン膜をエッチング除
去する工程と、前記窒化シリコン膜とその下の酸化シリ
コン膜を選択除去してオーミック接触金属を堆積、選択
除去してソース電極及びドレイン電極を形成する工程と
を含んで構成される。
方法は、砒化ガリウム基板上に酸化シリコン膜、窒化シ
リコン膜、酸化シリコン膜の三層を順次堆積して絶縁膜
を形成する工程と、前記絶縁膜のゲート領域を選択エッ
チして開孔を設ける工程と、前記砒化ガリウム基板とシ
ョットキ接合する金属を堆積、選択除去してゲート電極
を形成する工程と、前記窒化シリコン膜をエッチングス
トッパーとしてその上の酸化シリコン膜をエッチング除
去する工程と、前記窒化シリコン膜とその下の酸化シリ
コン膜を選択除去してオーミック接触金属を堆積、選択
除去してソース電極及びドレイン電極を形成する工程と
を含んで構成される。
次に本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、活性層形成済みの
GaAs基板１に、化学的気相成長法により酸化シリコン膜
２を100nmの厚さに、窒化シリコン膜６を100nmの厚さ
に、酸化シリコン膜７を300nmの厚さに順次成長させ
る。次に、パターニングしたホトレジスト８をマスクに
異方性のドライエッチングによりゲート部の絶縁膜を開
口する。
GaAs基板１に、化学的気相成長法により酸化シリコン膜
２を100nmの厚さに、窒化シリコン膜６を100nmの厚さ
に、酸化シリコン膜７を300nmの厚さに順次成長させ
る。次に、パターニングしたホトレジスト８をマスクに
異方性のドライエッチングによりゲート部の絶縁膜を開
口する。
次に、第１図（ｂ）に示すように、全面にゲート金属
をスパッタリングにより堆積し、続いてパターンニング
したホトレジスト９を新しく設け、これをマスクにして
ドライエッチングを行ない、Ｔ型のゲート電極３を形成
する。
をスパッタリングにより堆積し、続いてパターンニング
したホトレジスト９を新しく設け、これをマスクにして
ドライエッチングを行ない、Ｔ型のゲート電極３を形成
する。
次に、第１図（ｃ）に示すように、フッ酸系のウエッ
トエッチングにより上層の酸化シリコン膜７を除去す
る。そしてホトレジスト９も除去する。窒化シリコン膜
６は酸化シリコン膜７の除去時におけるエッチング・ス
トッパーの作用をしている。これにより、窒化シリコン
膜６、酸化シリコン膜２から成るゲート絶縁膜全体の厚
さを薄くでき、容量Cgs,Cgdを小さくできるのである。
トエッチングにより上層の酸化シリコン膜７を除去す
る。そしてホトレジスト９も除去する。窒化シリコン膜
６は酸化シリコン膜７の除去時におけるエッチング・ス
トッパーの作用をしている。これにより、窒化シリコン
膜６、酸化シリコン膜２から成るゲート絶縁膜全体の厚
さを薄くでき、容量Cgs,Cgdを小さくできるのである。
次に、第１図（ｄ）に示すように、窒化シリコン膜
６、酸化シリコン膜２選択除去し、オーミック接触金属
の蒸着、選択エッチによりソース電極４、ゲート電極５
を形成する。
６、酸化シリコン膜２選択除去し、オーミック接触金属
の蒸着、選択エッチによりソース電極４、ゲート電極５
を形成する。
以上説明したように、本発明は、ゲート絶縁膜を薄く
形成でき、しかもゲート電極剥れを起しにくい構造にし
たので容量Cgs,Cgdを低減することができるという効果
がある。
形成でき、しかもゲート電極剥れを起しにくい構造にし
たので容量Cgs,Cgdを低減することができるという効果
がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図で第２図は従
来のGaAs−FETの一例の断面図である。 １……GaAs基板、２……酸化シリコン膜、３……ゲート
電極、４……ソース電極、５……ドレイン電極、６……
窒化シリコン膜、７……酸化シリコン膜、8,9……ホト
レジスト。
めの工程順に示した半導体チップの断面図で第２図は従
来のGaAs−FETの一例の断面図である。 １……GaAs基板、２……酸化シリコン膜、３……ゲート
電極、４……ソース電極、５……ドレイン電極、６……
窒化シリコン膜、７……酸化シリコン膜、8,9……ホト
レジスト。
Claims (1)
- 【請求項１】砒化ガリウム基板上に酸化シリコン膜、窒
化シリコン膜、酸化シリコン膜の三層を順次堆積して絶
縁膜を形成する工程と、前記絶縁膜のゲート領域を選択
エッチして開孔を設ける工程と、前記砒化ガリウム基板
とショットキ接合する金属を堆積、選択除去してゲート
電極を形成する工程と、前記窒化シリコン膜をエッチン
グストッパーとしてその上の酸化シリコン膜をエッチン
グ除去する工程と、前記窒化シリコン膜とその下の酸化
シリコン膜を選択除去してオーミック接触金属を堆積、
選択除去してソース電極及びドレイン電極を形成する工
程とを含むことを特徴とする砒化ガリウム電界効果型ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7229388A JP2655414B2 (ja) | 1988-03-25 | 1988-03-25 | 砒化ガリウム電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7229388A JP2655414B2 (ja) | 1988-03-25 | 1988-03-25 | 砒化ガリウム電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01244667A JPH01244667A (ja) | 1989-09-29 |
| JP2655414B2 true JP2655414B2 (ja) | 1997-09-17 |
Family
ID=13485075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7229388A Expired - Lifetime JP2655414B2 (ja) | 1988-03-25 | 1988-03-25 | 砒化ガリウム電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655414B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786310A (ja) * | 1993-09-20 | 1995-03-31 | Mitsubishi Electric Corp | 高融点金属ゲート電極の形成方法 |
| US7319076B2 (en) * | 2003-09-26 | 2008-01-15 | Intel Corporation | Low resistance T-shaped ridge structure |
-
1988
- 1988-03-25 JP JP7229388A patent/JP2655414B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01244667A (ja) | 1989-09-29 |
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