JP2001015526A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
-
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】
【目的】 ゲート長の短い電界効果トランジスタに関
し、ゲートフィンガーと半導体基板との接着強度を高め
て、製造工程中におけるゲート電極の剥離や変形を防止
する。 【解決手段】 半絶縁性ＧａＡｓ基板上に形成されたｎ
型ＧａＡｓ層が半絶縁性の非能動領域２で取り囲まれて
島状に区画された能動領域１と、そこを横切るように設
けたゲートフィンガー２３ａを有するゲート電極２３と
を備えるＭＥＳＦＥＴにおいて、ゲートフィンガー２３
ａは断面が上太型であって、１端が非能動領域２上で幅
広のゲート電極幹部２３ｂにつながると共に他端は非能
動領域２上で幅広なゲート張り出し部２３ｃにつなが
る。
し、ゲートフィンガーと半導体基板との接着強度を高め
て、製造工程中におけるゲート電極の剥離や変形を防止
する。 【解決手段】 半絶縁性ＧａＡｓ基板上に形成されたｎ
型ＧａＡｓ層が半絶縁性の非能動領域２で取り囲まれて
島状に区画された能動領域１と、そこを横切るように設
けたゲートフィンガー２３ａを有するゲート電極２３と
を備えるＭＥＳＦＥＴにおいて、ゲートフィンガー２３
ａは断面が上太型であって、１端が非能動領域２上で幅
広のゲート電極幹部２３ｂにつながると共に他端は非能
動領域２上で幅広なゲート張り出し部２３ｃにつなが
る。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
（以下ＦＥＴ）、特にミリ波のような高周波用のＦＥＴ
に関する。
（以下ＦＥＴ）、特にミリ波のような高周波用のＦＥＴ
に関する。
【０００２】
【従来の技術】近年ミリ波での市場要求が高まっている
が、III −Ｖ族化合物半導体を用いたＦＥＴは、シリコ
ンを用いたＦＥＴに比べ電子の走行速度が高いので、よ
り高い周波数あるいはより高速での動作が可能である。
このため、ＧａＡｓ等III−Ｖ族化合物半導体を用いた
ＦＥＴ特にショットキー接合ゲートを用いるＭＥＳＦＥ
Ｔが開発されている。一般に、電界効果トランジスタの
動作速度は、ゲート電極直下を通過するキャリアの速度
で決まる。したがって、高速化を追究すると必然的にゲ
ート長が短縮することとなる。
が、III −Ｖ族化合物半導体を用いたＦＥＴは、シリコ
ンを用いたＦＥＴに比べ電子の走行速度が高いので、よ
り高い周波数あるいはより高速での動作が可能である。
このため、ＧａＡｓ等III−Ｖ族化合物半導体を用いた
ＦＥＴ特にショットキー接合ゲートを用いるＭＥＳＦＥ
Ｔが開発されている。一般に、電界効果トランジスタの
動作速度は、ゲート電極直下を通過するキャリアの速度
で決まる。したがって、高速化を追究すると必然的にゲ
ート長が短縮することとなる。
【０００３】ゲート電極の断面形状は、入力抵抗損失を
防止するために、半導体層と接する部分より上部が太く
なった上太型の、例えばＴ字型あるいはマッシュルーム
型が採用されている。また、全ゲート幅は、回路への整
合と所定の電力を得るために、数百μｍ以上の場合も、
ゲート電極は、入力信号の位相遅れを軽減するために、
５〜１１０μｍ単位で分割され、それぞれに給電するた
めに例えば櫛歯状に配置される。
防止するために、半導体層と接する部分より上部が太く
なった上太型の、例えばＴ字型あるいはマッシュルーム
型が採用されている。また、全ゲート幅は、回路への整
合と所定の電力を得るために、数百μｍ以上の場合も、
ゲート電極は、入力信号の位相遅れを軽減するために、
５〜１１０μｍ単位で分割され、それぞれに給電するた
めに例えば櫛歯状に配置される。
【０００４】以下、従来のＭＥＳＦＥＴを説明する。図
３はそれを概念的に示す平面図であり、正確な寸法比率
を示すものではない。ＧａＡｓ基板上に矩形状の能動領
域１が周りを非能動領域２で取り囲まれている。そし
て、櫛歯状のゲート電極３の各フィンガー（ゲートフィ
ンガー）３ａ，３ａが互いに平行に能動領域１を横切る
ように配置されている。そしてこれらのゲートフィンガ
ー３ａの一端は能動領域１の外側の非能動領域２上であ
って、能動領域１に近接して配置されるより幅広なゲー
ト電極幹部３ｂにつながっている。そして、能動領域１
の表面であって、ゲートフィンガー３ａの片側にはソー
スオーミック電極４と反対側にはドレインオーミック電
極５が配置されている。そして櫛歯状に形成されるソー
ス配線電極６のフィンガー（ソースフィンガー）６ａ，
６ａがソースオーミック電極４，４に被さるように配置
され、これらのソースフィンガー６ａの一端は非能動領
域２上に配置されるより幅広なソース配線電極幹部６ｂ
につながっている。なお、ソースフィンガー６ａがゲー
ト電極幹部３ｂを跨いでいるが当然層間絶縁層とか、エ
アブリッジで絶縁されている。そして櫛歯状に形成され
るドレイン配線電極７のフィンガー（ドレインフィンガ
ー）７ａ，７ａがドレインオーミック電極５，５に被さ
るように配置され、これらのドレインフィンガー７ａの
一端は非能動領域２上に配置されるより幅広なドレイン
配線電極幹部７ｂにつながっている。
３はそれを概念的に示す平面図であり、正確な寸法比率
を示すものではない。ＧａＡｓ基板上に矩形状の能動領
域１が周りを非能動領域２で取り囲まれている。そし
て、櫛歯状のゲート電極３の各フィンガー（ゲートフィ
ンガー）３ａ，３ａが互いに平行に能動領域１を横切る
ように配置されている。そしてこれらのゲートフィンガ
ー３ａの一端は能動領域１の外側の非能動領域２上であ
って、能動領域１に近接して配置されるより幅広なゲー
ト電極幹部３ｂにつながっている。そして、能動領域１
の表面であって、ゲートフィンガー３ａの片側にはソー
スオーミック電極４と反対側にはドレインオーミック電
極５が配置されている。そして櫛歯状に形成されるソー
ス配線電極６のフィンガー（ソースフィンガー）６ａ，
６ａがソースオーミック電極４，４に被さるように配置
され、これらのソースフィンガー６ａの一端は非能動領
域２上に配置されるより幅広なソース配線電極幹部６ｂ
につながっている。なお、ソースフィンガー６ａがゲー
ト電極幹部３ｂを跨いでいるが当然層間絶縁層とか、エ
アブリッジで絶縁されている。そして櫛歯状に形成され
るドレイン配線電極７のフィンガー（ドレインフィンガ
ー）７ａ，７ａがドレインオーミック電極５，５に被さ
るように配置され、これらのドレインフィンガー７ａの
一端は非能動領域２上に配置されるより幅広なドレイン
配線電極幹部７ｂにつながっている。
【０００５】次に、このＭＥＳＦＥＴの製造方法を工程
順に説明しながら断面構造を説明する。図２はその工程
順に示す要部断面図であり、図３におけるＡ−Ａ線の部
分の断面図である。なお、この図２は図１に示すこの発
明の実施例のＦＥＴの製造方法を説明する図面を兼ねて
いる。 （工程１）半絶縁性ＧａＡｓ基板１０上にチャンネル層
となるｎ型ＧａＡｓ層１１、その上にソース・ドレイン
のコンタクト層となるｎ＋型ＧａＡｓ層１２を成長した
ウェーハを準備し、所定の能動領域１を形成する部分を
覆い、他を開口するレジストパターン（図示せず）をフ
ォトリソグラフィ技術によって焼き付ける。そして、そ
のレジストをマスクとする例えばホウ素イオン（Ｂ+ ）
等のイオン注入により半絶縁性化した非能動領域２とし
て素子間分離を行い、残り部分を能動領域１とする。
（図２−ａ参照） （工程２）その後、フォトリソグラフィ技術によってゲ
ート電極が配置される予定個所が開口するマスク（図示
せず）を形成する。この開口寸法はゲート電極がＧａＡ
ｓウェーハに接触する形状より所定寸法広いものであ
る。それをマスクにドライエッチングによりｎ＋型Ｇａ
Ａｓ層１２を貫通してｎ型ＧａＡｓ層１１の一部に到る
リセス１４を形成する。次に、全面にシリコン酸化膜１
５を所定の厚みにＣＶＤにより形成する。この厚みは断
面マッシュルーム形状のゲートフィンガーの足の高さを
決めるものである。次に、フォトリソグラフィ技術によ
ってゲート電極が配置される予定個所が開口するマスク
（図示せず）を形成する。この開口寸法はゲート長Ｌを
確定するものである。それをマスクにドライエッチング
によりシリコン酸化膜１５をエッチング除去して溝１６
を形成する。（図２−ｂ参照） （工程３） その後、溝１６に露出するｎ型ＧａＡｓ層
１１の表面に前工程で入ったダメージ層を除くためのエ
ッチングを行い、まずショットキー特性を得るためのＷ
Ｓｉとその上に後述するＡｕのバリアとするためにＴｉ
Ｎ等バリア層を含んでスパッタ法でゲート電極下地層１
８を形成し、その上に比抵抗の小さい金属（例えばＡ
ｕ）の厚い層１９及びＴｉＮの薄い層（図示せず）をス
パッタ法で形成する。その後、フォトレジストにより断
面マッシュルーム形状のゲート電極の部分を覆い、他を
開口するマスク（図示せず）を形成し、イオンミリング
とそれに続く反応性イオンエッチによりによりＴｉＮ層
（図示せず）、Ａｕ層１９及びゲート電極下地層１８を
エッチングしてゲート電極３を形成する。そうすると、
図２−ｃに示すようにゲートフィンガー３ａは断面マッ
シュルーム形状となる。（図２−ｃ参照） （工程４） その後、シリコン酸化膜１５をエッチング
除去し、ＣＶＤによりシリコン酸化膜でなるゲート保護
膜２０を形成する。次に、能動領域１内でゲートフィン
ガー３ａの両側に図３に示すソースオーミック電極４と
ドレインオーミック電極５とに対応する位置に開口する
フォトレジスト（図示せず）を形成し、それをゲート保
護膜２０のエッチングとリフトオフ法のマスクとして両
オーミック電極４，５を形成する。両オーミック電極
４，５は例えばＡｕＧｅ・Ａｕの２層蒸着を行い熱処理
してＧａＡｓと合金化する。（図２−ｄ参照） （工程５）以後ソースオーミック電極４に接続するソー
ス配線電極６やドレイン配線電極７の形成、パッシベー
ション膜の形成等を行ってＭＥＳＦＥＴは完成する。
順に説明しながら断面構造を説明する。図２はその工程
順に示す要部断面図であり、図３におけるＡ−Ａ線の部
分の断面図である。なお、この図２は図１に示すこの発
明の実施例のＦＥＴの製造方法を説明する図面を兼ねて
いる。 （工程１）半絶縁性ＧａＡｓ基板１０上にチャンネル層
となるｎ型ＧａＡｓ層１１、その上にソース・ドレイン
のコンタクト層となるｎ＋型ＧａＡｓ層１２を成長した
ウェーハを準備し、所定の能動領域１を形成する部分を
覆い、他を開口するレジストパターン（図示せず）をフ
ォトリソグラフィ技術によって焼き付ける。そして、そ
のレジストをマスクとする例えばホウ素イオン（Ｂ+ ）
等のイオン注入により半絶縁性化した非能動領域２とし
て素子間分離を行い、残り部分を能動領域１とする。
（図２−ａ参照） （工程２）その後、フォトリソグラフィ技術によってゲ
ート電極が配置される予定個所が開口するマスク（図示
せず）を形成する。この開口寸法はゲート電極がＧａＡ
ｓウェーハに接触する形状より所定寸法広いものであ
る。それをマスクにドライエッチングによりｎ＋型Ｇａ
Ａｓ層１２を貫通してｎ型ＧａＡｓ層１１の一部に到る
リセス１４を形成する。次に、全面にシリコン酸化膜１
５を所定の厚みにＣＶＤにより形成する。この厚みは断
面マッシュルーム形状のゲートフィンガーの足の高さを
決めるものである。次に、フォトリソグラフィ技術によ
ってゲート電極が配置される予定個所が開口するマスク
（図示せず）を形成する。この開口寸法はゲート長Ｌを
確定するものである。それをマスクにドライエッチング
によりシリコン酸化膜１５をエッチング除去して溝１６
を形成する。（図２−ｂ参照） （工程３） その後、溝１６に露出するｎ型ＧａＡｓ層
１１の表面に前工程で入ったダメージ層を除くためのエ
ッチングを行い、まずショットキー特性を得るためのＷ
Ｓｉとその上に後述するＡｕのバリアとするためにＴｉ
Ｎ等バリア層を含んでスパッタ法でゲート電極下地層１
８を形成し、その上に比抵抗の小さい金属（例えばＡ
ｕ）の厚い層１９及びＴｉＮの薄い層（図示せず）をス
パッタ法で形成する。その後、フォトレジストにより断
面マッシュルーム形状のゲート電極の部分を覆い、他を
開口するマスク（図示せず）を形成し、イオンミリング
とそれに続く反応性イオンエッチによりによりＴｉＮ層
（図示せず）、Ａｕ層１９及びゲート電極下地層１８を
エッチングしてゲート電極３を形成する。そうすると、
図２−ｃに示すようにゲートフィンガー３ａは断面マッ
シュルーム形状となる。（図２−ｃ参照） （工程４） その後、シリコン酸化膜１５をエッチング
除去し、ＣＶＤによりシリコン酸化膜でなるゲート保護
膜２０を形成する。次に、能動領域１内でゲートフィン
ガー３ａの両側に図３に示すソースオーミック電極４と
ドレインオーミック電極５とに対応する位置に開口する
フォトレジスト（図示せず）を形成し、それをゲート保
護膜２０のエッチングとリフトオフ法のマスクとして両
オーミック電極４，５を形成する。両オーミック電極
４，５は例えばＡｕＧｅ・Ａｕの２層蒸着を行い熱処理
してＧａＡｓと合金化する。（図２−ｄ参照） （工程５）以後ソースオーミック電極４に接続するソー
ス配線電極６やドレイン配線電極７の形成、パッシベー
ション膜の形成等を行ってＭＥＳＦＥＴは完成する。
【０００６】ところが、高周波化するためにゲート長Ｌ
がだんだん小さくなり例えば０．２μｍ程度以下になる
と半導体層と金属との界面に生じる応力により、酸化膜
除去の工程やその後の工程において、ゲートフィンガー
３ａが剥離したり、変形したりする障害が多発し、製造
歩留まりが著しく低下する、という問題があった。特に
ウエット処理において洗浄やエッチングの効果を安定に
するため超音波を用いると剥離が生ずる。特にゲート電
極幹部３ｂに近い部分よりは先端部分で頻繁である。そ
こで、ゲート保護膜２０でアシストするが、このゲート
保護膜２０を形成する前に剥離したり、厚くすると断面
マッシュルーム形状のゲートフィンガー３ａの笠の下が
埋まってしまいゲート電極の寄生容量が大きくなって高
周波特性を劣化させるので厚く出来ず、対策としての効
果は不十分である。
がだんだん小さくなり例えば０．２μｍ程度以下になる
と半導体層と金属との界面に生じる応力により、酸化膜
除去の工程やその後の工程において、ゲートフィンガー
３ａが剥離したり、変形したりする障害が多発し、製造
歩留まりが著しく低下する、という問題があった。特に
ウエット処理において洗浄やエッチングの効果を安定に
するため超音波を用いると剥離が生ずる。特にゲート電
極幹部３ｂに近い部分よりは先端部分で頻繁である。そ
こで、ゲート保護膜２０でアシストするが、このゲート
保護膜２０を形成する前に剥離したり、厚くすると断面
マッシュルーム形状のゲートフィンガー３ａの笠の下が
埋まってしまいゲート電極の寄生容量が大きくなって高
周波特性を劣化させるので厚く出来ず、対策としての効
果は不十分である。
【０００７】そこで上記の問題点を解決する方法として
特開平５−１９０５７３号公報に提案がある。そのＭＥ
ＳＦＥＴに付いて説明する。図４はその平面図である。
図において５２は周囲を半絶縁性の領域５１で囲まれた
矩形な能動領域である。能動領域５２内の略中央に矩形
な分離領域５３が設けられている。この分離領域５３は
能動領域の外側と同様に半絶縁性である。そして能動領
域５２内に対向する２辺に沿ってソースおよびドレイン
の電極であるオーミック電極５４，５４が形成されてい
る。
特開平５−１９０５７３号公報に提案がある。そのＭＥ
ＳＦＥＴに付いて説明する。図４はその平面図である。
図において５２は周囲を半絶縁性の領域５１で囲まれた
矩形な能動領域である。能動領域５２内の略中央に矩形
な分離領域５３が設けられている。この分離領域５３は
能動領域の外側と同様に半絶縁性である。そして能動領
域５２内に対向する２辺に沿ってソースおよびドレイン
の電極であるオーミック電極５４，５４が形成されてい
る。
【０００８】そして、能動領域５２を横切るように、両
オーミック電極５４，５４の間にそれらに平行に伸びる
ゲートフィンガー５５ａを含むゲート電極５５が設けら
れている。ゲートフィンガー５５ａは１端がゲート電極
幹部５５ｂにつながっている。そして、他端（先端）は
細いまま終端している。特徴的にはゲートフィンガー５
５ａの略中央に配置された分離領域５３の位置では分離
領域５３の領域範囲内で幅広となるゲート電極張り出し
部５３ｃを備える点である。そして、このゲート電極５
５は多層レジスト描画技術により形成したフォトレジス
トをマスクにＡｌの蒸着とリフトオフ法により、ゲート
フィンガー５５ａの部分は断面マッシュルーム型とされ
ている。このゲート張り出し部５３ｃは２μｍ角とされ
ている。そして、ゲート長＝０．１μｍ，単位ゲート幅
＝１００μｍである。
オーミック電極５４，５４の間にそれらに平行に伸びる
ゲートフィンガー５５ａを含むゲート電極５５が設けら
れている。ゲートフィンガー５５ａは１端がゲート電極
幹部５５ｂにつながっている。そして、他端（先端）は
細いまま終端している。特徴的にはゲートフィンガー５
５ａの略中央に配置された分離領域５３の位置では分離
領域５３の領域範囲内で幅広となるゲート電極張り出し
部５３ｃを備える点である。そして、このゲート電極５
５は多層レジスト描画技術により形成したフォトレジス
トをマスクにＡｌの蒸着とリフトオフ法により、ゲート
フィンガー５５ａの部分は断面マッシュルーム型とされ
ている。このゲート張り出し部５３ｃは２μｍ角とされ
ている。そして、ゲート長＝０．１μｍ，単位ゲート幅
＝１００μｍである。
【０００９】このゲートフィンガー構造によれば長いゲ
ート幅（１００μｍ）を物理的には２分して短くしてい
るので剥離し難くなり、ゲート張り出し部５５ｃは不活
性な分離領域５３上に設けられるのでそれに伴う寄生容
量の増大分は無視できる程度のものであるとされてい
る。
ート幅（１００μｍ）を物理的には２分して短くしてい
るので剥離し難くなり、ゲート張り出し部５５ｃは不活
性な分離領域５３上に設けられるのでそれに伴う寄生容
量の増大分は無視できる程度のものであるとされてい
る。
【００１０】
【発明が解決しようとする課題】上記特開平５−１９０
５７３号公報のゲートフィンガー構造によれば、剥離を
防止する効果は大きいと思われる。しかしながら、最も
剥離が起こり易い先端部分が細いまま終端しており、そ
の点で改良の余地がある。さらに、位相差が生じないよ
うに限られたゲート幅の内に分離領域５３を設けると実
質的なゲート幅が短縮すると言う不利益もある。そこ
で、この発明は上記の問題点を解決するゲートフィンガ
ー構造を有するＦＥＴを提供する。
５７３号公報のゲートフィンガー構造によれば、剥離を
防止する効果は大きいと思われる。しかしながら、最も
剥離が起こり易い先端部分が細いまま終端しており、そ
の点で改良の余地がある。さらに、位相差が生じないよ
うに限られたゲート幅の内に分離領域５３を設けると実
質的なゲート幅が短縮すると言う不利益もある。そこ
で、この発明は上記の問題点を解決するゲートフィンガ
ー構造を有するＦＥＴを提供する。
【００１１】
【課題を解決するための手段】上記の課題を解決するた
めにこの発明は非能動領域で取り囲まれた能動領域と、
能動領域内に設けたソース，ドレインと、ソース−ドレ
イン間の能動領域上に能動領域を横切るように設けたゲ
ートフィンガーを有するゲート電極とを備える電界効果
トランジスタであって、前記ゲートフィンガーは１端が
非能動領域上でより幅広のゲート電極幹部につながると
共に他端は非能動領域上でより幅広なゲート張り出し部
につながることを特徴とする。
めにこの発明は非能動領域で取り囲まれた能動領域と、
能動領域内に設けたソース，ドレインと、ソース−ドレ
イン間の能動領域上に能動領域を横切るように設けたゲ
ートフィンガーを有するゲート電極とを備える電界効果
トランジスタであって、前記ゲートフィンガーは１端が
非能動領域上でより幅広のゲート電極幹部につながると
共に他端は非能動領域上でより幅広なゲート張り出し部
につながることを特徴とする。
【００１２】上記の構成によれば、ゲートフィンガーが
基部（ゲート長）の短いもので剥離し易い構造であって
も、１端がより幅広で剥離しにくいゲート電極幹部につ
ながると共に他端はより幅広で剥離しにくいゲート張り
出し部につながっているので剥離し易い先端が無くなり
剥離不良が減少する。しかも、ゲート張り出し部は非能
動領域上にもうけられるので、それに伴うゲート電極の
寄生容量の増加は少なく押さえられる。
基部（ゲート長）の短いもので剥離し易い構造であって
も、１端がより幅広で剥離しにくいゲート電極幹部につ
ながると共に他端はより幅広で剥離しにくいゲート張り
出し部につながっているので剥離し易い先端が無くなり
剥離不良が減少する。しかも、ゲート張り出し部は非能
動領域上にもうけられるので、それに伴うゲート電極の
寄生容量の増加は少なく押さえられる。
【００１３】上記のようなゲート電極構造は高周波用と
して電子移動度の高い化合物半導体でなるＭＥＳＦＥＴ
に好適する。
して電子移動度の高い化合物半導体でなるＭＥＳＦＥＴ
に好適する。
【００１４】
【発明の実施の形態】この発明はゲート電極構造に特徴
を有するＦＥＴに関するものである。ＦＥＴは多くの場
合、半導体基板の表面に非能動領域で取り囲まれた能動
領域を有して構成される。この能動領域は例えばＳｉ基
板を用いたＭＯＳＦＥＴの場合には一導電型（例えばＰ
型）基板表面に能動領域となる例えば矩形部分を残して
他の部分に厚い酸化膜（フィールド酸化膜）を形成しそ
の部分の表面に設けた配線や電極がその部分の下側基板
との間に例えばチャンネルを形成したり、大きな静電容
量を持つ等の電気的関係をなるべく持たないようにする
ことで能動領域間を分離する非能動領域としている。ま
たIII−Ｖ族化合物半導体、例えばＧａＡｓ基板を用い
たＭＥＳＦＥＴの場合には例えば半絶縁性ＧａＡｓ基板
上にチャンネル層となる例えばｎ型ＧａＡｓ層をエピタ
キシャル成長し、その表面の能動領域となる例えば矩形
部分を残して他の部分に半絶縁化するような酸素とかボ
ロンとかをイオン注入したり、半絶縁性ＧａＡｓ基板が
表面に露出するようにメサエッチを施すことでその部分
表面に設けた配線や電極が能動領域との間に電気的関係
をなるべく持たないようにし、かつ能動領域間を分離す
る非能動領域としている。この発明のＦＥＴはこれら半
導体材料やＭＯＳ型、ＭＥＳ型あるいはＰＮ接合ゲート
型によらず適用できる。
を有するＦＥＴに関するものである。ＦＥＴは多くの場
合、半導体基板の表面に非能動領域で取り囲まれた能動
領域を有して構成される。この能動領域は例えばＳｉ基
板を用いたＭＯＳＦＥＴの場合には一導電型（例えばＰ
型）基板表面に能動領域となる例えば矩形部分を残して
他の部分に厚い酸化膜（フィールド酸化膜）を形成しそ
の部分の表面に設けた配線や電極がその部分の下側基板
との間に例えばチャンネルを形成したり、大きな静電容
量を持つ等の電気的関係をなるべく持たないようにする
ことで能動領域間を分離する非能動領域としている。ま
たIII−Ｖ族化合物半導体、例えばＧａＡｓ基板を用い
たＭＥＳＦＥＴの場合には例えば半絶縁性ＧａＡｓ基板
上にチャンネル層となる例えばｎ型ＧａＡｓ層をエピタ
キシャル成長し、その表面の能動領域となる例えば矩形
部分を残して他の部分に半絶縁化するような酸素とかボ
ロンとかをイオン注入したり、半絶縁性ＧａＡｓ基板が
表面に露出するようにメサエッチを施すことでその部分
表面に設けた配線や電極が能動領域との間に電気的関係
をなるべく持たないようにし、かつ能動領域間を分離す
る非能動領域としている。この発明のＦＥＴはこれら半
導体材料やＭＯＳ型、ＭＥＳ型あるいはＰＮ接合ゲート
型によらず適用できる。
【００１５】即ち、能動領域上に能動領域を横切るよう
にゲートフィンガーを設けるＦＥＴに適用できる。特に
ゲート長が短くて下地との界面で剥がれたり、ゲートフ
ィンガーを構成する材料が割れて剥がれたりする恐れの
あるものに適用して効果がある。通常このようなゲート
フィンガーはゲート幅方向のインピーダンスを小さくす
るために断面形状を上太にする。マッシュルーム型、Ｔ
型、Ｙ型等の名称でよばれているものである。この発明
の上太型はこれらの各形状を例えばソース側のみ太くし
てドレインとゲートとの間の寄生容量をなるべく少なく
した逆Ｌ型も含んでいる。そして、この発明におけるゲ
ートフィンガーは通常呼ばれるように同じ電極幹から複
数本のフィンガーが枝わかれしているようなものに限定
されない。能動領域を横切るように幅狭なゲート電極が
ただ１本設けられ、その１端が非能動領域に設けられた
より幅広の配線、パッド等につながっていればこの発明
のゲートフィンガーに成りうる。この発明のＦＥＴにお
けるもっとも特徴的な部分はこのゲート電極構造であ
る。能動領域の一方の外側非能動領域上に幅広で剥離の
心配の無いゲート電極幹部が配置されそこから能動領域
を横切るように細いゲートフィンガーが延び反対側非能
動領域で幅が広くなってゲート張り出し部となって剥離
が起こりにくくなっている。
にゲートフィンガーを設けるＦＥＴに適用できる。特に
ゲート長が短くて下地との界面で剥がれたり、ゲートフ
ィンガーを構成する材料が割れて剥がれたりする恐れの
あるものに適用して効果がある。通常このようなゲート
フィンガーはゲート幅方向のインピーダンスを小さくす
るために断面形状を上太にする。マッシュルーム型、Ｔ
型、Ｙ型等の名称でよばれているものである。この発明
の上太型はこれらの各形状を例えばソース側のみ太くし
てドレインとゲートとの間の寄生容量をなるべく少なく
した逆Ｌ型も含んでいる。そして、この発明におけるゲ
ートフィンガーは通常呼ばれるように同じ電極幹から複
数本のフィンガーが枝わかれしているようなものに限定
されない。能動領域を横切るように幅狭なゲート電極が
ただ１本設けられ、その１端が非能動領域に設けられた
より幅広の配線、パッド等につながっていればこの発明
のゲートフィンガーに成りうる。この発明のＦＥＴにお
けるもっとも特徴的な部分はこのゲート電極構造であ
る。能動領域の一方の外側非能動領域上に幅広で剥離の
心配の無いゲート電極幹部が配置されそこから能動領域
を横切るように細いゲートフィンガーが延び反対側非能
動領域で幅が広くなってゲート張り出し部となって剥離
が起こりにくくなっている。
【００１６】そして、能動領域内のゲートフィンガーで
仕切られた片側にはソースが、反対側にはドレインが設
けられる。これらソース・ドレインはゲート電極の形成
前に形成されるものであって良く、ゲート電極の後で形
成されるものでも良い。
仕切られた片側にはソースが、反対側にはドレインが設
けられる。これらソース・ドレインはゲート電極の形成
前に形成されるものであって良く、ゲート電極の後で形
成されるものでも良い。
【００１７】
【実施例】この発明の好ましい実施例を図面を参照して
説明する。この例は図３に示す従来例に類似するＭＥＳ
ＦＥＴに適用したものである。図１はそれを概念的に示
す平面図であり、正確な寸法比率を示すものではない。
そして図３に示す従来のＭＥＳＦＥＴと同じで良い所は
同じ符号を付して説明を簡略にする。ＧａＡｓ基板上に
形成されて、能動領域１、非能動領域２、ソースオーミ
ック電極４、ドレインオーミック電極５、ソース配線電
極６は図３における物と同じで良い。
説明する。この例は図３に示す従来例に類似するＭＥＳ
ＦＥＴに適用したものである。図１はそれを概念的に示
す平面図であり、正確な寸法比率を示すものではない。
そして図３に示す従来のＭＥＳＦＥＴと同じで良い所は
同じ符号を付して説明を簡略にする。ＧａＡｓ基板上に
形成されて、能動領域１、非能動領域２、ソースオーミ
ック電極４、ドレインオーミック電極５、ソース配線電
極６は図３における物と同じで良い。
【００１８】この実施例の特徴的な点はゲート電極２３
の平面形状にある。櫛歯状のゲート電極２３の各ゲート
フィンガー２３ａ，２３ａが互いに平行に能動領域１を
横切るように配置され、これらのゲートフィンガー２３
ａの一端は非能動領域２上であって、能動領域１に近接
して配置されるより幅広なゲート電極幹部２３ｂにつな
がっている点は図３に示す従来品に類似するが、ゲート
フィンガー２３ａの他端は非能動領域２上に配置され、
ゲートフィンガー２３ａに比較して幅広となり剥離しに
くい面積に形成されたゲート張り出し部２３ｃにつなが
っている。
の平面形状にある。櫛歯状のゲート電極２３の各ゲート
フィンガー２３ａ，２３ａが互いに平行に能動領域１を
横切るように配置され、これらのゲートフィンガー２３
ａの一端は非能動領域２上であって、能動領域１に近接
して配置されるより幅広なゲート電極幹部２３ｂにつな
がっている点は図３に示す従来品に類似するが、ゲート
フィンガー２３ａの他端は非能動領域２上に配置され、
ゲートフィンガー２３ａに比較して幅広となり剥離しに
くい面積に形成されたゲート張り出し部２３ｃにつなが
っている。
【００１９】このゲート張り出し部２３ｃの平面形状は
図４に示す従来品のゲート張り出し部５５ｃのように矩
形でも勿論よいがこの実施例では剥離のオリジンが生じ
がちな外方に突出するコーナを持たないように円形とし
たが、これに限るものではない。その大きさはゲート電
極の材料や形状（寸法）にもよるが望ましくは種々の大
きさのものを形成して問題となるストレス（例えば超音
波洗浄）にさらして剥離が起こらない大きさを選べばよ
い。
図４に示す従来品のゲート張り出し部５５ｃのように矩
形でも勿論よいがこの実施例では剥離のオリジンが生じ
がちな外方に突出するコーナを持たないように円形とし
たが、これに限るものではない。その大きさはゲート電
極の材料や形状（寸法）にもよるが望ましくは種々の大
きさのものを形成して問題となるストレス（例えば超音
波洗浄）にさらして剥離が起こらない大きさを選べばよ
い。
【００２０】ゲートフィンガー２３ａの長さ（単位ゲー
ト幅）は使用される高周波信号において位相ずれの効果
が顕著とならない程度の長さに制限され、例えば５〜１
１０μｍとされる。それに対応して能動領域１の幅が設
定される。
ト幅）は使用される高周波信号において位相ずれの効果
が顕著とならない程度の長さに制限され、例えば５〜１
１０μｍとされる。それに対応して能動領域１の幅が設
定される。
【００２１】この実施例の場合には、ゲートフィンガー
２３ａの長さは約１００μｍで、ゲート長は０．２μｍ
で、基部はＷＳｉで、Ａｕ層が重ねられ断面マッシュル
ーム構造の場合にゲート張り出し部２３ｃは基板との接
触部分での直径を２μｍとすれば、通常の処理工程にお
いてゲート張り出し部２３ｃから剥離することが無くな
った。
２３ａの長さは約１００μｍで、ゲート長は０．２μｍ
で、基部はＷＳｉで、Ａｕ層が重ねられ断面マッシュル
ーム構造の場合にゲート張り出し部２３ｃは基板との接
触部分での直径を２μｍとすれば、通常の処理工程にお
いてゲート張り出し部２３ｃから剥離することが無くな
った。
【００２２】そしてこの実施例でも、櫛歯状に形成され
るドレイン配線電極２７のドレインフィンガー２７ａ，
２７ａがドレインオーミック電極５，５に被さるように
配置され、これらのドレインフィンガー２７ａの一端は
非能動領域２上に配置されるより幅広なドレイン配線電
極幹部２７ｂにつながっている。そして、ゲート張り出
し部２３ｃとの接近をさけるためにドレイン配線電極幹
部２７ｂは図３におけるドレイン配線電極幹部７ｂに比
較して外方（図面右方）に逃げている。
るドレイン配線電極２７のドレインフィンガー２７ａ，
２７ａがドレインオーミック電極５，５に被さるように
配置され、これらのドレインフィンガー２７ａの一端は
非能動領域２上に配置されるより幅広なドレイン配線電
極幹部２７ｂにつながっている。そして、ゲート張り出
し部２３ｃとの接近をさけるためにドレイン配線電極幹
部２７ｂは図３におけるドレイン配線電極幹部７ｂに比
較して外方（図面右方）に逃げている。
【００２３】次に、このＭＥＳＦＥＴの製造方法を工程
順に説明しながら断面構造を説明する。図１におけるＡ
−Ａ線の部分は図３におけるＡ−Ａ線の部分と同様なの
で図２を共用して説明する。 （工程１）半絶縁性ＧａＡｓ基板１０上にチャンネル層
となるｎ型ＧａＡｓ層１１、その上にソース・ドレイン
のコンタクト層となるｎ＋型ＧａＡｓ層１２を成長した
ウェーハを準備し、所定の能動領域１を形成する部分を
覆い、他を開口するレジストパターン（図示せず）をフ
ォトリソグラフィ技術によって焼き付ける。そして、そ
のレジストをマスクとする例えばホウ素イオン（Ｂ+ ）
等のイオン注入により半絶縁性化した非能動領域２とし
て素子間分離を行い、残り部分を能動領域１とする。な
お、この非能動領域２の形成方法としては同様なマスク
によりｎ＋型ＧａＡｓ層１２、ｎ型ＧａＡｓ層１１をメ
サエッチ除去して半絶縁性ＧａＡｓ基板が表面に露出す
るようにする方法もある。（図２−ａ参照） （工程２）その後、フォトリソグラフィ技術によってゲ
ート電極幹部２３ｂ、ゲートフィンガー２３ａ、ゲート
張り出し部２３ｃを含むゲート電極２３が配置される予
定個所が開口するマスク（図示せず）を形成する。この
開口寸法はゲート電極がＧａＡｓウェーハに接触する形
状より所定寸方広いものである。それをマスクにドライ
エッチングによりｎ＋型ＧａＡｓ層１２を貫通してｎ型
ＧａＡｓ層１１の一部に到るリセス１４を形成する。そ
うすると、能動領域１内で残ったｎ＋ＧａＡｓ層１２は
完成後ソースとドレインとして機能する。次に、全面に
シリコン酸化膜１５を所定の厚みにＣＶＤにより形成す
る。この厚みは断面マッシュルーム形状のゲートフィン
ガーの足の高さを決めるものである。次に、フォトリソ
グラフィ技術によってゲート電極が配置される予定個所
が開口するマスク（図示せず）形成する。この開口寸法
はゲート長Ｌを確定する。それをマスクにドライエッチ
ングによりシリコン酸化膜１５をエッチング除去して溝
１６を形成する。この実施例の、ゲート長Ｌは０．２μ
ｍである。（図２−ｂ参照） （工程３） その後、溝１６に露出するｎ型ＧａＡｓ層
１１の表面に前工程で入ったダメージ層を除くためのエ
ッチングを行い、まずショットキー特性を得るためのＷ
Ｓｉとその上に後述するＡｕのバリアとするためにＴｉ
Ｎ等のようなバリア層（図示せず）とをスパッタ法で形
成してゲート電極下地層１８とし、その上にＡｕ層１９
を厚く、さらに、その上にＴｉＮ層（図示せず）を薄く
スパッタ法で形成する。その後、フォトレジストにより
ゲート電極２３の形状に覆い他を開口するマスク（図示
せず）を形成し、イオンミリングとそれに続く反応性イ
オンエッチにより、ＴｉＮ層（図示せず）、Ａｕ層１
９、ゲート電極下地層１８をエッチングしてゲート電極
２３を形成する。そうすると、図２−ｃに示すようにゲ
ートフィンガー２３ａは断面マッシュルーム形状とな
る。（図２−ｃ参照） （工程４）次にフォトレジスト（図示せず）を除去し
て、シリコン酸化膜１５をエッチング除去し、ＣＶＤに
よりシリコン酸化膜でなるゲート保護膜２０を形成す
る。次に、能動領域１内でゲートフィンガー２３ａの両
側に図１に示すソースオーミック電極４とドレインオー
ミック電極５とに対応する位置に開口するフォトレジス
ト（図示せず）を形成し、それをゲート保護膜２０のエ
ッチングとリフトオフ法のマスクとして両オーミック電
極４，５を形成する。両オーミック電極４，５は例えば
ＡｕＧｅ・Ａｕの２層蒸着を行い熱処理してＧａＡｓと
合金化する。（図２−ｄ参照） （工程５）以後ソースオーミック電極４に接続するソー
ス配線電極６やドレイン配線電極２７の形成、パッシベ
ーション膜の形成等を行ってＭＥＳＦＥＴは完成する。
順に説明しながら断面構造を説明する。図１におけるＡ
−Ａ線の部分は図３におけるＡ−Ａ線の部分と同様なの
で図２を共用して説明する。 （工程１）半絶縁性ＧａＡｓ基板１０上にチャンネル層
となるｎ型ＧａＡｓ層１１、その上にソース・ドレイン
のコンタクト層となるｎ＋型ＧａＡｓ層１２を成長した
ウェーハを準備し、所定の能動領域１を形成する部分を
覆い、他を開口するレジストパターン（図示せず）をフ
ォトリソグラフィ技術によって焼き付ける。そして、そ
のレジストをマスクとする例えばホウ素イオン（Ｂ+ ）
等のイオン注入により半絶縁性化した非能動領域２とし
て素子間分離を行い、残り部分を能動領域１とする。な
お、この非能動領域２の形成方法としては同様なマスク
によりｎ＋型ＧａＡｓ層１２、ｎ型ＧａＡｓ層１１をメ
サエッチ除去して半絶縁性ＧａＡｓ基板が表面に露出す
るようにする方法もある。（図２−ａ参照） （工程２）その後、フォトリソグラフィ技術によってゲ
ート電極幹部２３ｂ、ゲートフィンガー２３ａ、ゲート
張り出し部２３ｃを含むゲート電極２３が配置される予
定個所が開口するマスク（図示せず）を形成する。この
開口寸法はゲート電極がＧａＡｓウェーハに接触する形
状より所定寸方広いものである。それをマスクにドライ
エッチングによりｎ＋型ＧａＡｓ層１２を貫通してｎ型
ＧａＡｓ層１１の一部に到るリセス１４を形成する。そ
うすると、能動領域１内で残ったｎ＋ＧａＡｓ層１２は
完成後ソースとドレインとして機能する。次に、全面に
シリコン酸化膜１５を所定の厚みにＣＶＤにより形成す
る。この厚みは断面マッシュルーム形状のゲートフィン
ガーの足の高さを決めるものである。次に、フォトリソ
グラフィ技術によってゲート電極が配置される予定個所
が開口するマスク（図示せず）形成する。この開口寸法
はゲート長Ｌを確定する。それをマスクにドライエッチ
ングによりシリコン酸化膜１５をエッチング除去して溝
１６を形成する。この実施例の、ゲート長Ｌは０．２μ
ｍである。（図２−ｂ参照） （工程３） その後、溝１６に露出するｎ型ＧａＡｓ層
１１の表面に前工程で入ったダメージ層を除くためのエ
ッチングを行い、まずショットキー特性を得るためのＷ
Ｓｉとその上に後述するＡｕのバリアとするためにＴｉ
Ｎ等のようなバリア層（図示せず）とをスパッタ法で形
成してゲート電極下地層１８とし、その上にＡｕ層１９
を厚く、さらに、その上にＴｉＮ層（図示せず）を薄く
スパッタ法で形成する。その後、フォトレジストにより
ゲート電極２３の形状に覆い他を開口するマスク（図示
せず）を形成し、イオンミリングとそれに続く反応性イ
オンエッチにより、ＴｉＮ層（図示せず）、Ａｕ層１
９、ゲート電極下地層１８をエッチングしてゲート電極
２３を形成する。そうすると、図２−ｃに示すようにゲ
ートフィンガー２３ａは断面マッシュルーム形状とな
る。（図２−ｃ参照） （工程４）次にフォトレジスト（図示せず）を除去し
て、シリコン酸化膜１５をエッチング除去し、ＣＶＤに
よりシリコン酸化膜でなるゲート保護膜２０を形成す
る。次に、能動領域１内でゲートフィンガー２３ａの両
側に図１に示すソースオーミック電極４とドレインオー
ミック電極５とに対応する位置に開口するフォトレジス
ト（図示せず）を形成し、それをゲート保護膜２０のエ
ッチングとリフトオフ法のマスクとして両オーミック電
極４，５を形成する。両オーミック電極４，５は例えば
ＡｕＧｅ・Ａｕの２層蒸着を行い熱処理してＧａＡｓと
合金化する。（図２−ｄ参照） （工程５）以後ソースオーミック電極４に接続するソー
ス配線電極６やドレイン配線電極２７の形成、パッシベ
ーション膜の形成等を行ってＭＥＳＦＥＴは完成する。
【００２４】このような、ゲート電極構造によれば、小
さなゲート長に作られ剥離し易いゲートフィンガーを両
端で保持するので剥離耐性が向上する。
さなゲート長に作られ剥離し易いゲートフィンガーを両
端で保持するので剥離耐性が向上する。
【００２５】
【発明の効果】以上の説明のようにこの発明のＦＥＴに
よれば短いゲート長のゲートフィンガーの剥離耐性を向
上して製造工程でのゲート電極、特にゲートフィンガー
の先端からの剥離に基づく不良の発生を少なくする。
よれば短いゲート長のゲートフィンガーの剥離耐性を向
上して製造工程でのゲート電極、特にゲートフィンガー
の先端からの剥離に基づく不良の発生を少なくする。
【図１】この発明一実施例のＦＥＴの平面図。
【図２】上記実施例及び「図３」に示す従来のＦＥＴの
製造方法を説明する要部断面図。
製造方法を説明する要部断面図。
【図３】 従来のＦＥＴの平面図。
【図４】 従来の他のＦＥＴの平面図。
１ 能動領域 ２ 非能動領域 ４ ソースオーミック電極 ５ ドレインオーミック電極 １０ 半絶縁性ＧａＡｓ基板（半絶縁性化合物半導体基
板） １１ ｎ型ＧａＡｓ層（一導電型の化合物半導体層） ２３ ゲート電極 ２３ａ ゲートフィンガー ２３ｂ ゲート電極幹部 ２３ｃ ゲート張り出し部
板） １１ ｎ型ＧａＡｓ層（一導電型の化合物半導体層） ２３ ゲート電極 ２３ａ ゲートフィンガー ２３ｂ ゲート電極幹部 ２３ｃ ゲート張り出し部
Claims (4)
- 【請求項１】非能動領域で取り囲まれた能動領域と、能
動領域内に設けたソース，ドレインと、ソース−ドレイ
ン間の能動領域上に能動領域を横切るように設けたゲー
トフィンガーを有するゲート電極とを備える電界効果ト
ランジスタであって、 前記ゲートフィンガーは１端が非能動領域上でより幅広
のゲート電極幹部につながると共に他端は非能動領域上
でより幅広なゲート張り出し部につながることを特徴と
する電界効果トランジスタ。 - 【請求項２】半絶縁性化合物半導体基板上に形成された
一導電型の化合物半導体層が半絶縁性の非能動領域で取
り囲まれて島状に区画された能動領域と、前記能動領域
上にそこを横切るように設けたゲートフィンガーを有す
るゲート電極と、前記能動領域の前記ゲートフィンガー
で区画された１方に設けたソースと、他方に設けたドレ
インとを備える電界効果トランジスタであって、 前記ゲートフィンガーは１端が非能動領域上でより幅広
のゲート電極幹部につながると共に他端は非能動領域上
でより幅広なゲート張り出し部につながることを特徴と
する電界効果トランジスタ。 - 【請求項３】前記ゲート張り出し部の平面形状は凸コー
ナのない滑らかな形状である請求項１または請求項２に
記載の電界効果トランジスタ。 - 【請求項４】前記ゲートフィンガーは断面形状が上太型
である請求項１，２または３に記載の電界効果トランジ
スタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11181928A JP2001015526A (ja) | 1999-06-28 | 1999-06-28 | 電界効果トランジスタ |
| US09/603,192 US6392278B1 (en) | 1999-06-28 | 2000-06-26 | Fet having a reliable gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11181928A JP2001015526A (ja) | 1999-06-28 | 1999-06-28 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001015526A true JP2001015526A (ja) | 2001-01-19 |
Family
ID=16109358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11181928A Pending JP2001015526A (ja) | 1999-06-28 | 1999-06-28 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6392278B1 (ja) |
| JP (1) | JP2001015526A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2008007466A1 (en) * | 2006-07-12 | 2008-01-17 | Kabushiki Kaisha Toshiba | Semiconductor device for high frequency |
| JP2008078306A (ja) * | 2006-09-20 | 2008-04-03 | Elpida Memory Inc | 相変化メモリ及び相変化メモリの製造方法 |
| JP2009111016A (ja) * | 2007-10-26 | 2009-05-21 | Toshiba Corp | 半導体装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3501284B2 (ja) * | 2001-03-30 | 2004-03-02 | 富士通カンタムデバイス株式会社 | 半導体装置の製造方法 |
| JP4093395B2 (ja) * | 2001-08-03 | 2008-06-04 | 富士通株式会社 | 半導体装置とその製造方法 |
| US6768143B1 (en) * | 2003-08-26 | 2004-07-27 | International Business Machines Corporation | Structure and method of making three finger folded field effect transistors having shared junctions |
| US7862700B2 (en) * | 2003-11-13 | 2011-01-04 | Siemens Water Technologies Holding Corp. | Water treatment system and method |
| US20050103717A1 (en) * | 2003-11-13 | 2005-05-19 | United States Filter Corporation | Water treatment system and method |
| US8837528B2 (en) * | 2005-02-25 | 2014-09-16 | Sony Computer Entertainment America Llc | Data distribution by proxy |
| JP4268647B2 (ja) * | 2007-03-30 | 2009-05-27 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子およびその製造方法 |
| JP2009054632A (ja) * | 2007-08-23 | 2009-03-12 | Fujitsu Ltd | 電界効果トランジスタ |
| US7633103B2 (en) * | 2007-08-28 | 2009-12-15 | Globalfoundries Inc. | Semiconductor device and methods for fabricating same |
| KR20090064747A (ko) * | 2007-12-17 | 2009-06-22 | 주식회사 동부하이텍 | 멀티 핑거 타입의 반도체 소자 |
| US11145743B2 (en) | 2019-04-29 | 2021-10-12 | International Business Machines Corporation | Transistor device having a comb-shaped channel region to increase the effective gate width |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3961350A (en) * | 1974-11-04 | 1976-06-01 | Hewlett-Packard Company | Method and chip configuration of high temperature pressure contact packaging of Schottky barrier diodes |
| US4206469A (en) * | 1978-09-15 | 1980-06-03 | Westinghouse Electric Corp. | Power metal-oxide-semiconductor-field-effect-transistor |
| US4965218A (en) * | 1985-10-21 | 1990-10-23 | Itt Corporation | Self-aligned gate realignment employing planarizing overetch |
| US4829347A (en) * | 1987-02-06 | 1989-05-09 | American Telephone And Telegraph Company, At&T Bell Laboratories | Process for making indium gallium arsenide devices |
| US5734188A (en) * | 1987-09-19 | 1998-03-31 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
| US4829014A (en) * | 1988-05-02 | 1989-05-09 | General Electric Company | Screenable power chip mosaics, a method for fabricating large power semiconductor chips |
| US5019877A (en) * | 1989-08-31 | 1991-05-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| US5283457A (en) * | 1989-10-02 | 1994-02-01 | Texas Instruments Incorporated | Semiconductor on insulator transistor |
| US5334542A (en) * | 1991-11-27 | 1994-08-02 | Oki Electric Industry Co., Ltd. | Method of forming T-shaped electrode |
| JPH05190573A (ja) | 1992-01-10 | 1993-07-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH06275655A (ja) * | 1993-03-24 | 1994-09-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR100211070B1 (ko) * | 1994-08-19 | 1999-07-15 | 아끼구사 나오유끼 | 반도체 장치 및 그 제조방법 |
| KR0164496B1 (ko) * | 1995-12-02 | 1998-12-15 | 김광호 | 정전기보호소자 |
| US5789791A (en) * | 1996-08-27 | 1998-08-04 | National Semiconductor Corporation | Multi-finger MOS transistor with reduced gate resistance |
| US6023086A (en) * | 1997-09-02 | 2000-02-08 | Motorola, Inc. | Semiconductor transistor with stabilizing gate electrode |
| JP3515886B2 (ja) * | 1997-09-29 | 2004-04-05 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1999
- 1999-06-28 JP JP11181928A patent/JP2001015526A/ja active Pending
-
2000
- 2000-06-26 US US09/603,192 patent/US6392278B1/en not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007535140A (ja) * | 2004-02-25 | 2007-11-29 | クリー インコーポレイテッド | 熱スペーサを有する半導体デバイス |
| JP2012069966A (ja) * | 2004-02-25 | 2012-04-05 | Cree Inc | 熱スペーサを有する半導体デバイス |
| WO2008007466A1 (en) * | 2006-07-12 | 2008-01-17 | Kabushiki Kaisha Toshiba | Semiconductor device for high frequency |
| DE112007000161B4 (de) | 2006-07-12 | 2009-10-29 | Kabushiki Kaisha Toshiba | Multifinger-FET für Hochfrequenz |
| US7763914B2 (en) | 2006-07-12 | 2010-07-27 | Kabushiki Kaisha Toshiba | Semiconductor device for high frequency |
| JP2008078306A (ja) * | 2006-09-20 | 2008-04-03 | Elpida Memory Inc | 相変化メモリ及び相変化メモリの製造方法 |
| JP4497326B2 (ja) * | 2006-09-20 | 2010-07-07 | エルピーダメモリ株式会社 | 相変化メモリ及び相変化メモリの製造方法 |
| JP2009111016A (ja) * | 2007-10-26 | 2009-05-21 | Toshiba Corp | 半導体装置 |
| US7851832B2 (en) | 2007-10-26 | 2010-12-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR101059301B1 (ko) * | 2007-10-26 | 2011-08-24 | 가부시끼가이샤 도시바 | 반도체 장치 |
Also Published As
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