KR101059301B1 - 반도체 장치 - Google Patents

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Abstract

전력 밀도가 높고, 발열 밀도가 높은 반도체 장치의 열 분산을 용이하게 하는 전극 배치를 제공한다. 기판(10)의 제1 표면에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)과, 제1 표면에 배치되고, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)마다 복수의 핑거를 각각 묶은 게이트 단자 전극 G1, G2, …, G4, 소스 단자 전극 S1, S2, …, S5 및 드레인 단자 전극 D와, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 하부의 기판(10) 상에 배치된 활성 영역 AA1, AA2, …, AA5와, 기판(10) 상에 활성 영역에 인접하여 배치된 비활성 영역(BA)과, 소스 단자 전극에 접속된 비아홀 SC1, SC2, …, SC5를 구비하고，활성 영역이 스트라이프 형상으로 복수로 분할되고, 또한 게이트 전극(24)이 피시본 배치되어 있는 반도체 장치.
게이트 전극, 드레인 전극, 소스 전극, 트랜지스터, 반도체 장치

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로，특히 GaN 등 발열 밀도가 높은 전력 증폭 소자의 열 분산을 용이하게 하는 전극 배치에 특징을 갖는 반도체 장치에 관한 것이다．
고주파대에서 사용하는 반도체 장치, 예를 들면 마이크로파 전력 증폭 장치는, 전계 효과형 트랜지스터 등의 능동 소자 및 저항이나 컨덴서 등의 수동 소자, 고주파 신호를 전송하는 마이크로 스트립 선로 등의 회로 소자로 구성된다.
이들 회로 소자는, 예를 들면 반절연성 기판 상에 형성되어 있다. 반절연성 기판의 이면에는 접지용 전극이 형성되어 있다. 그리고，회로 소자를 접지하는 경우, 예를 들면 반절연성 기판을 관통하는 비아홀(VIA: 관통 구멍)을 통하여, 반절연성 기판 상에 형성된 회로 소자와 반절연성 기판의 이면에 형성한 접지용 전극이 전기적으로 접속된다(예를 들면, 특허 문헌 1 및 특허 문헌 2 참조). 그 밖에, 특허 문헌 3 내지 5에 게재되는 기술이 개시되어 있다.
종래예에 따른 반도체 장치는, 예를 들면, 도 1에 도시한 바와 같이, 기판(10) 상에서, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)이 복수의 핑 거를 갖고，게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)마다 복수의 핑거를 묶어, 단자용 전극을 형성한다. 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)이 복수의 핑거 형상을 갖는 부분은, 도 1에 도시한 바와 같이, 활성 영역 AA를 형성하고，발열부를 형성한다.
도 1의 예에서는, 한쪽의 끝에 게이트 단자 전극 G1, G2, …, G4, 소스 단자 전극 S1, S2, …, S5가 배치되고, 다른 쪽의 끝에 드레인 단자 전극 D가 배치된다.
기판(10)의 표면 근방에서, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 하부의 기판(10) 상에 활성 영역 AA가 형성된다.
도 1의 예에서는, 활성 영역 AA 근방의 소스 단자 전극 S1, S2, …, S5에서, 기판(10)의 이면으로부터 비아홀(VIA: 관통 구멍) SC1, SC2, …, SC5가 형성되고, 기판(10)의 이면에는 접지 도체가 형성되어 있다. 그리고，회로 소자를 접지하는 경우, 기판(10)을 관통하는 비아홀 SC1, SC2, …, SC5를 통하여, 기판(10) 상에 형성한 회로 소자와 기판(10)의 이면에 형성한 접지 도체가 전기적으로 접속된다.
또한, 게이트 단자 전극 G1, G2, …, G4는, 본딩 와이어 등으로 주변의 반도체 칩에 접속되며, 또한，드레인 단자 전극 D도, 본딩 와이어 등으로 주변의 반도체 칩에 접속된다.
상기한 바와 같이, 종래의 반도체 장치에서는, 1개의 연속한 활성 영역 상에 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 복수의 핑거가 배치되어 있기 때문에，활성 영역 AA에서 발생하는 열원을 분산시키는 것이 곤란하다. 특히 GaN 등 발열 밀도가 높은 전력 증폭 소자의 동작 성능이 현저히 손상되고 있었다.
예를 들면, 소스 전극(20)과 게이트 전극(24) 사이, 드레인 전극(22)과 게이트 전극(24) 사이, 등의 전극 간격을 넓힘으로써, 어느 정도는 활성 영역 AA에서 발생하는 열원이 분산되는 것이 가능하다. 그러나, 그 효과는 전극 간격의 치수의 역수로 작아진다.
즉, 전극 간격을 넓히는 구성을 이용함으로써 동일한 전류 용량을 설정하기 위해서는, 배선이 길어지기 때문에 기생 용량이 증가한다. 또한，전극 간격을 넓히는 구성을 이용함으로써 게이트의 배선이 약 2배 정도로 길어지기 때문에, 게이트 전극 배선 자체의 도체 손실이 커진다. 또한，전극 간격을 넓히는 구성을 이용함으로써 게이트 전극(24) 및 드레인 전극(22)의 배선이 약 2배 정도로 길어지기 때문에, 게이트 전극 배선 및 드레인 전극 배선 자체의 도체 손실이 커진다.
[특허 문헌 1] 일본 특허 공개 평2-288409호 공보
[특허 문헌 2] 일본 특허 공개 2001-28425호 공보
[특허 문헌 3] 일본 특허 공개 소57-160148호 공보
[특허 문헌 4] 일본 특허 공개 평8-213409호 공보
[특허 문헌 5] 미국 특허 제7,135,747호 명세서
본 발명의 목적은, 열 방산의 효율을 향상하는 반도체 장치를 제공하는 것에 있다.
구체적으로, 본 발명의 목적은, 전력 밀도가 높고, 발열 밀도가 높은 반도체 장치의 열 분산을 용이하게 하는 전극 배치를 제공하는 것에 있다.
특히, 본 발명의 목적은, GaN 등 발열 밀도가 높은 전력 증폭 소자의 열 분산을 용이하게 하는 전극 배치를 제공하는 것에 있다.
상기 목적을 달성하기 위한 본 발명의 일 양태에 따르면, 기판과, 상기 기판의 제1 표면에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극, 소스 전극 및 드레인 전극과, 상기 기판의 제1 표면에 배치되고, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극마다 복수의 핑거를 각각 묶어서 형성한 게이트 단자 전극, 소스 단자 전극 및 드레인 단자 전극과, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극의 하부의 상기 기판 상에 배치된 활성 영역과, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극의 하부의 상기 기판 상에 상기 활성 영역에 인접하여 배치된 비활성 영역과, 상기 소스 단자 전극에 접속된 비아홀을 구비하며, 상기 활성 영역이 제1 방향으로 연장하는 스트라이프 형상으로 복수로 분할되고, 또한 상기 게이트 전극이 피시본(fishbone) 배치로 되어 있으며, 그 피시본 배치의 제1 게이트 버스 라인이 제1 방향으로 연장되는 활성 영역 사이의 스트라이프 형상의 비활성 영역에 배치되며, 상기 복수의 핑거를 갖는 게이트 전극의 각각은 상기 제1 게이트 버스 라인에 접속되며, 또한 복수의 상기 제1 게이트 버스 라인은 상기 제1 게이트 버스 라인보다도 폭이 넓은 제2 게이트 버스 라인에 접속되며, 또한 상기 제2 게이트 버스 라인은 상기 제1 방향과 직교하는 제2 방향으로 연장하는 것을 특징으로 하는 반도체 장치가 제공된다.
또한, 상기 드레인 전극이 또한 피시본 배치로 되어 있으며, 상기 복수의 핑거를 갖는 드레인 전극의 각각은 상기 제1 방향으로 연장되는 드레인 버스 라인에 접속되며, 또한 상기 드레인 버스 라인은 상기 드레인 단자 전극에 접속되어 있는 것을 특징으로 한다.
활성 영역을 스트라이프 형상으로 분할함으로써, 전극 간격과 마찬가지로 그것에 직교하는 방향에도 열원이 분산되어 배치된다.
또한，상기 소스 전극 또는 상기 드레인 전극의 스트라이프 형상의 비활성 영역 상의 부분이 에어 브릿지 구조를 갖는 것을 특징으로 한다.
비활성 영역의 전극을 에어 브릿지 구조로 함으로써, 기판과의 사이에 에어갭(공기층)이 생김으로써 기생 용량이 저감된다.
또한，상기 게이트 전극 및 상기 드레인 전극의 스트라이프 형상의 상기 활성 영역 상의 소스 전극의 부분이 에어 브릿지의 구조를 갖는 것을 특징으로 한다.
상기 게이트 전극 및 상기 드레인 전극의 스트라이프 형상의 활성 영역 상의 상기 소스 전극의 부분을 에어 브릿지의 구조로 함으로써, 기판 사이에 에어갭(공기층)이 생김으로써 기생 용량이 저감된다.
또한，상기 게이트 전극이, 굵은 공급 라인으로부터 피시본 형상으로 상기 게이트 전극을 배선하는 것을 특징으로 한다.
또한，상기 드레인 전극이, 굵은 공급 라인으로부터 피시본 형상으로 상기 드레인 전극을 배선하는 것을 특징으로 한다.
굵은 공급 라인으로부터 피시본 형상으로 게이트 전극 및 드레인 전극을 배선함으로써, 도체 손실이 반감된다.
또한，상기 기판은, SiC 기판, GaN 기판, SiC 기판 상에 GaN 에피택셜층을 형성한 기판, SiC 기판 상에 GaN/GaAlN으로 이루어지는 헤테로 접합 에피택셜층을 형성한 기판, 사파이어 기판, 또는 다이아몬드 기판인 것을 특징으로 한다.
또한, 상기 기판은 표층에 도전성을 갖는 반도체 기판이며, 상기 비활성 영역을 이온 주입에 의해 형성한 것을 특징으로 한다.
또한，상기 기판은 표층에 도전성을 갖는 반도체 기판이며, 상기 비활성 영 역을 메사 에칭에 의해 형성한 것을 특징으로 한다.
또한，상기 기판은 반절연성 반도체 기판이며, 상기 활성 영역을 이온 주입 또는 확산에 의해 형성한 것을 특징으로 한다.
또한，상기 기판은 반절연성 반도체 기판이며, 상기 활성 영역을 이온 주입 또는 확산에 의해 형성하고, 또한 상기 비활성 영역을 이온 주입에 의해 형성한 것을 특징으로 한다.
본 발명에 의하면, 열 방산의 효율을 향상하는 반도체 장치를 제공할 수 있다.
또한，본 발명에 의하면, 전력 밀도가 높고, 발열 밀도가 높은 반도체 장치의 열 분산을 용이하게 하는 전극 배치를 제공할 수 있다.
또한，본 발명에 의하면, GaN 등 발열 밀도가 높은 전력 증폭 소자의 열 분산을 용이하게 하는 전극 배치를 제공할 수 있다.
다음으로，도면을 참조하여, 본 발명의 실시 형태를 설명한다. 이하의 도면의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단，도면은 모식적인 것이며, 현실의 것과는 상이한 점에 유의해야 한다. 또한，도면 상호간에서도 서로의 치수 관계나 비율이 상이한 부분이 포함되어 있는 것은 물론이다.
또한，후술하는 실시 형태는, 본 발명의 기술적 사상을 구체화하기 위한 장 치나 방법을 예시하는 것으로서, 본 발명의 기술적 사상은, 각 구성 부품의 배치 등을 하기의 것으로 특정하는 것이 아니다. 본 발명의 기술적 사상은, 청구의 범위에서, 다양한 변경을 가할 수 있다.
[비교예]
<비교예 1>
도 4는, 본 발명의 비교예 1에 따른 반도체 장치의 모식적 평면 패턴 구성도를 나타낸다.
본 발명의 비교예 1에 따른 반도체 장치는, 도 4에 도시한 바와 같이, 기판(10)과, 기판(10)의 제1 표면에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)과, 기판(10)의 제1 표면에 배치되고, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)마다 복수의 핑거를 각각 묶어서 형성한 게이트 단자 전극 G1, G2, …, G4, 소스 단자 전극 S1, S2, …, S5 및 드레인 단자 전극 D와, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 하부의 기판(10) 상에 배치된 활성 영역 AA1, AA2, …, AA5와, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 하부의 기판(10) 상에 활성 영역 AA1, AA2, …, AA5에 인접하여 배치된 비활성 영역 BA(도시 생략: 후술의 도 11 참조)와, 소스 단자 전극 S1, S2, …, S5에 접속된 비아홀 SC1, SC2, …, SC5를 구비하고，활성 영역 AA1, AA2, …, AA5가 스트라이프 형상으로 복수로 분할되어 배치되어 있다.
도 4의 구성예에서，각 부의 치수는, 예를 들면, 셀 폭 W1은 약 120㎛, W2는 약 80㎛, 셀 길이 W3은 약 200㎛, W4는 약 120㎛이며, 게이트 폭 WG는 전체로서 200㎛×6개×4셀=4.8mm 정도이다.
<비교예 2>
또한，도 5는, 본 발명의 비교예 2에 따른 반도체 장치의 모식적 평면 패턴 구성도를 나타낸다. 본 발명의 비교예 1에 따른 반도체 장치는, 도 5에 도시한 바와 같이, 기판(10)과, 기판(10)의 제1 표면에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)과, 기판(10)의 제1 표면에 배치되고, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)마다 복수의 핑거를 각각 묶어서 형성한 게이트 단자 전극 G1, G2, …, G4, 소스 단자 전극 S1, S2, …, S5 및 드레인 단자 전극 D와, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 하부의 기판(10) 상에 배치된 활성 영역 AA1, AA2, …, AA5와, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 하부의 기판(10) 상에 활성 영역 AA1, AA2, …, AA5에 인접하여 배치된 비활성 영역 BA(도시 생략: 후술의 도 11 참조)와, 소스 단자 전극 S1, S2, …, S5에 접속된 비아홀 SC1, SC2, …, SC5를 구비하고，활성 영역 AA1, AA2, …, AA5가 스트라이프 형상으로 복수로 분할되어 배치되고, 또한 소스 전극(20) 및 드레인 전극(22)의 스트라이프 형상의 비활성 영역 BA 상의 부분이 에어 브릿지(30)의 구조를 갖는다.
도 5의 구성예에서，각 부의 치수는, 예를 들면, 셀 폭 W1은 약 120㎛, W2는 약 80㎛, 셀 길이 W3은 약 400㎛, W4는 약 120㎛이며, 게이트 폭 WG는 전체로서 40㎛×5×6개×4셀=4.8mm 정도이다.
에어 브릿지(30)를 배치함으로써, 셀 길이 W3은, 비교예 1의 2배로 된다.
[제1 실시 형태]
도 2는, 본 발명의 제1 실시 형태에 따른 반도체 장치의 모식적 평면 패턴 구성도를 나타낸다.
본 발명의 제1 실시 형태에 따른 반도체 장치는, 도 2에 도시한 바와 같이, 기판(10)과, 기판(10)의 제1 표면에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)과, 기판(10)의 제1 표면에 배치되고, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)마다 복수의 핑거를 각각 묶어서 형성한 게이트 단자 전극 G1, G2, …, G4, 소스 단자 전극 S1, S2, …, S5 및 드레인 단자 전극 D와, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 하부의 기판(10) 상에 배치된 활성 영역 AA1, AA2, …, AA5와, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 하부의 기판(10) 상에 활성 영역 AA1, AA2, …, AA5에 인접하여 배치된 비활성 영역 BA(도시 생략: 후술의 도 11 참조)와, 소스 단자 전극 S1, S2, …, S5에 접속된 비아홀 SC1, SC2, …, SC5를 구비하며，활성 영역 AA1, AA2, …, AA5가 스트라이프 형상으로 복수로 분할되어 배치되고, 또한 게이트 전극(24)이 피시본 배치로 되어 있으며, 그 피시본 배치의 버스 라인이 스트라이프 형상의 비활성 영역 BA에 배치되어 있다.
본 발명의 제1 실시 형태에 따른 반도체 장치에 의하면, 도 2에 도시한 바와 같이, 활성 영역 AA1, AA2, …, AA5를 스트라이프 형상으로 분할함으로써, 전극 간격과 마찬가지로 그에 직교하는 방향으로도 열원이 분산되어 배치된다. 이 때문에, 열 방산의 효율이 좋은 전력용 반도체 장치를 구성할 수 있다.
또한，도 2에 도시한 바와 같이, 소스 전극(20) 및 드레인 전극(22)의 스트라이프 형상의 비활성 영역 BA 상의 부분이 에어 브릿지(30)의 구조를 갖는다.
본 발명의 반도체 장치에 의하면, 비활성 영역 BA의 소스 전극(20) 및 드레인 전극(22)을 에어 브릿지(30)의 구조로 함으로써, 기판(10)과의 사이에 에어갭(14)(공기층)이 생김으로써 기생 용량이 저감된다.
또한, 도 2에 도시한 바와 같이, 피시본 배치로 되어 있는 게이트 전극(24)이, 굵은 공급 라인으로부터 피시본 형상으로 게이트 전극(24)을 배선하는 구조로 되어 있다.
도 2에 도시한 바와 같이, 게이트 전극(24)을 굵은 공급 라인으로부터 피시본 형상으로 피시본 배치로 함으로써, 게이트 단자 전극 G1, G2, …, G4로부터 각단위 반도체 소자부에의 게이트 입력 신호의 전달에 수반하는 위상차를 완화할 수 있다.
또한，굵은 공급 라인으로부터 피시본 형상으로 게이트 전극(24)을 배선함으로써, 도체 손실이 반감된다.
도 2의 구성예에서，각 부의 치수는, 예를 들면, 셀 폭 W1은 약 120㎛, W2는 약 80㎛, 셀 길이 W3은 약 400㎛, W4는 약 120㎛이며, 게이트 폭 WG는 전체로서 40㎛×5×6개×4셀=3.2mm 정도이다.
기판은, 예를 들면, SiC 기판, GaN 기판, SiC 기판 상에 GaN 에피택셜층을 형성한 기판, SiC 기판 상에 GaN/GaAlN으로 이루어지는 헤테로 접합 에피택셜층을 형성한 기판, 사파이어 기판, 또는 다이아몬드 기판이다.
<에어 브릿지 구조>
도 10은, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 활성 영역 AAi, AAi+1,… 상에 직접 소스 전극(20)을 형성하고，반절연성 기판(10) 상에는 에어 브릿지(30)의 구조에 의한 에어갭(14)을 형성한 반도체 장치의 모식적 단면 구조도를 나타낸다. 도 10도, 도 11의 평면 패턴 구성도에서, I-I선을 따라 절단한 단면 구조에 대응하고 있다. 도 2에 도시된 에어 브릿지(30)는, 예를 들면, 도 10에 도시한 바와 같이, 비활성 영역 BA 상의 부분에 형성된다. 또한，도 18은, 도 10에 대응하는 모식적 조감도를 나타낸다. 에어갭(14)에 의해, 에어 브릿지(30)의 구조 부분의 소스 전극(20)의 기생 용량 Cp를 저감할 수가 있어，전체로서, 소스 전극(20)과 기판(10) 사이의 용량이 저감된다.
<평면 패턴 구성>
도 11은, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 활성 영역 AA1, AA2, … 및 비활성 영역 BA 상에 소스 전극(20), 게이트 전극(24), 드레인 전극(22)을 형성한 반도체 장치의 모식적 평면 패턴 구성도를 나타낸다. 도 2에서, 비활성 영역 BA는, 도 11에 도시한 바와 같이, 스트라이프 형상의 활성 영역 AA1, AA2,…의 사이에 스트라이프 형상으로 배치된다.
도 12는, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 디바이스 영역DA, 드레인 단자 전극 D, 소스 단자 전극 S1, S2, …, 드레인 단자 전극 D1, D2, …, 및 메사 영역 MA(비활성 영역 BA)의 배치를 설명하는 모식적 평면 패턴도를 나 타낸다. 디바이스 영역 DA 내에는 스트라이프 형상으로 활성 영역 AA1, AA2, …, AAn이 배치되고, 또한 도 11에 도시한 바와 같이, 스트라이프 형상의 활성 영역 AA1, AA2, …, AAn 사이에는, 비활성 영역 BA가 배치되어 있다. 또한，도 12에서, 비활성 영역 BA는, 메사 영역으로서 형성할 수도 있다.
<활성 영역 및 비활성 영역의 형성 방법 1>
도 8은, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 반절연성 기판(10)에 이온 주입에 의해, 활성 영역 AAi, AAi +1을 형성하는 공정을 설명하는 모식적 단면 구조도를 나타낸다. 도 8에서, 기판(10)은 반절연성 기판이며, 활성 영역AAi, AA1 +i를, 예를 들면, 실리콘 이온(Si+)의 이온 주입에 의해 형성한다. 비활성 영역 BA는, 원래의 반절연성 기판(10)을 이용할 수 있다.
도 9는, 도 8의 공정 후, 활성 영역 Ai, AA1 +i 상에 직접 소스 전극(20)을 형성한 반도체 장치의 모식적 단면 구조도를 나타낸다. 도 9는 후술하는 도 11에서, 1-I선을 따라 절단한 단면 구조에 대응하고 있다.
도 9에 도시한 바와 같이, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 소스 전극(20)은, 활성 영역 AAi, AA1 +i, …에 직접 전기적으로 접속되며, 한편, 비활성 영역 BA는, 기판(10)이 반절연성 기판이기 때문에 전기적으로 절연되어 있다. 또한, 도 9에서는，소스 전극(20)에 대하여 도시되어 있지만, 소스 전극(20) 대신에, 드레인 전극(22)에서도 마찬가지로 나타낼 수 있다.
<활성 영역 및 비활성 영역의 형성 방법 2>
도 13은, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 활성 영역 AAi -1, Ai, AA1 +i, …를 반도체 기판(10)에서 형성하고，비활성 영역 BA를 이온 주입으로 형성하는 예를 설명하는 모식적 조감도를 나타낸다. 비활성 영역 BA의 형성시에 사용하는 이온종으로서는, 예를 들면 질소 이온 등을 적용할 수 있다. 혹은 또한, 중 이온 등의 이온종을 이용하는 이온 주입에 의해, 결정을 파괴함으로써, 비활성 영역 BA를 형성하는 것도 가능하다. 혹은 또한，비활성 영역 BA의 예정 부분을 미리 메사 에칭 등으로 형성하고，그 후 절연물을 충전함으로써, 비활성 영역 BA를 형성할 수도 있다.
<활성 영역 및 비활성 영역의 형성 방법 3>
도 14는, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 반도체 장치의 주변부를 메사 영역 MA에서 형성하고，디바이스 영역 DA 내의 비활성 영역 BA도 메사 영역 MA에서 형성한 에어갭(14)을 갖는 예를 설명하는 모식적 단면 구조도를 나타낸다. 도 14의 형성 방법에 의하면, 메사 영역 MA에서 주변의 분리 영역과 디바이스 영역 DA 내의 비활성 영역 BA를 동시에 형성할 수 있다.
<활성 영역 및 비활성 영역의 형성 방법 4>
도 15는, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 반도체 장치의 주변부를 메사 영역 MA에서 형성하고，디바이스 영역 DA 내의 비활성 영역 BA를 이온 주입으로 형성한 예를 설명하는 모식적 단면 구조도를 나타낸다. 디바이스 영 역 DA 내의 비활성 영역 BA를 이온 주입으로 형성하는 경우, 사용하는 이온종으로서는, 예를 들면 질소 이온 등을 적용할 수 있다. 혹은 또한，중 이온 등의 이온종을 이용하는 이온 주입에 의해, 결정을 파괴함으로써, 비활성 영역 BA를 형성하는 것도 가능하다.
<활성 영역 및 비활성 영역의 형성 방법 5>
도 16은, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 활성 영역 AA를 반도체 기판(10)에서 형성하고，비활성 영역 BA를 에어 브릿지(30)의 구조를 갖는 에어갭(14)에서 형성한 예를 설명하는 모식적 단면 구조도를 나타낸다. 도 10 및 도 18에 도시되는 구조와 활성 영역 AA와 비활성 영역 BA의 관계가 역으로 된 구조에 대응하고 있다.
<활성 영역 및 비활성 영역의 형성 방법 6>
도 17은, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 디바이스 영역 DA 내의 활성 영역 AAi, AAi +1,… 및 비활성 영역 BA를 함께 이온 주입으로 형성한 예를 설명하는 모식적 조감도를 나타낸다.
도 17에서, 기판(10)은 반절연성 기판이며, 활성 영역 AAi, AAi +1,…를, 예를 들면, 실리콘 이온(Si+)의 이온 주입에 의해 형성한다. 비활성 영역 BA의 형성시에 사용하는 이온종으로서는, 예를 들면 질소 이온 등을 적용할 수 있다. 혹은 또한, 중 이온 등의 이온종을 이용하는 이온 주입에 의해, 결정을 파괴함으로써, 비활성 영역 BA를 형성하는 것도 가능하다.
도 17에 도시한 바와 같이, 본 발명의 제1 실시 형태에 따른 반도체 장치에서, 소스 전극(20), 드레인 전극(22) 및 게이트 전극(24)은, 활성 영역 AAi, AAi +1,…에 직접 전기적으로 접속되며, 한편，비활성 영역 BA와는 전기적으로 절연되어 있다.
<제1 실시 형태의 변형예>
도 3은, 본 발명의 제1 실시 형태의 변형예에 따른 반도체 장치의 모식적 평면 패턴 구성도를 나타낸다.
본 발명의 제1 실시 형태의 변형예에 따른 반도체 장치는, 도 3에 도시한 바와 같이, 기판(10)과, 기판(10)의 제1 표면에 배치되며, 각각 복수의 핑거를 갖는 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)과, 기판(10)의 제1 표면에 배치되고, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)마다 복수의 핑거를 각각 묶어서 형성한 게이트 단자 전극 G1, G2, …, G4, 소스 단자 전극 S1, S2, …, S5 및 드레인 단자 전극 D와, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 하부의 기판(10) 상에 배치된 활성 영역 AA1, AA2, …, AA5와, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 하부의 기판(10) 상에 활성 영역 AA1, AA2, …, AA5에 인접하여 배치된 비활성 영역 BA(도시 생략: 도 11 참조)와, 소스 단자 전극 S1, S2, …, S5에 접속된 비아홀 SC1, SC2, …, SC5를 구비하고, 활성 영역 AA1, AA2, …, AA5가 스트라이프 형상으로 복수로 분할되어 배치되고, 또한 게이트 전극(24)이 피시본 배치로 되어 있으며, 그 피시본 배치의 버스 라인 이 스트라이프 형상의 비활성 영역 BA에 배치되어 있다.
본 발명의 제1 실시 형태의 변형예에 따른 반도체 장치에 의하면, 도 3에 도시한 바와 같이, 활성 영역 AA1, AA2, …, AA5를 스트라이프 형상으로 분할함으로써, 전극 간격과 마찬가지로 그에 직교하는 방향에도 열원이 분산되어 배치된다. 이 때문에, 열 방산의 효율이 좋은 전력용 반도체 장치를 구성할 수 있다.
또한，도 3에 도시한 바와 같이, 소스 전극(20) 및 드레인 전극(22)의 스트라이프 형상의 비활성 영역 BA 상의 부분이 에어 브릿지(30)의 구조를 갖는다.
본 발명의 제1 실시 형태의 변형예에 따른 반도체 장치에 의하면, 비활성 영역 BA의 소스 전극(20) 및 드레인 전극(22)을 에어 브릿지(30)의 구조로 함으로써, 기판(10)과의 사이에 에어갭(14)(공기층)이 생김으로써 기생 용량이 저감된다.
또한 도 3에 도시한 바와 같이, 피시본 배치로 되어 있는 게이트 전극(24)이, 굵은 공급 라인으로부터 피시본 형상으로 게이트 전극(24)을 배선하는 구조로 되어 있다.
도 3에 도시한 바와 같이, 게이트 전극(24)을, 굵은 공급 라인으로부터 피시본 형상으로 배치함으로써, 게이트 단자 전극 G1, G2, …, G4로부터 각 단위 반도체 소자부에의 게이트 입력 신호의 전달에 수반하는 위상차를 완화할 수 있다.
또한，굵은 공급 라인으로부터 피시본 형상으로 게이트 전극(24)을 배선함으로써, 도체 손실이 반감된다.
도 3의 구성예에서， 각 부의 치수는, 예를 들면, 셀 폭 W1은 약 170㎛, W2는 약 80㎛, 셀 길이 W3은 약 400㎛, W4는 약 120㎛이며, 게이트 폭 WG는 전체로서 40㎛×5×6개×4셀=4.8mm 정도이다.
본 발명의 제1 실시 형태의 변형예에 따른 반도체 장치에 의하면, 제1 실시 형태에 따른 반도체 장치에서 축소된 게이트 폭 WG를 확장하기 위한 게이트 전극(24)의 피시본 배치를 실현할 수 있다.
본 발명의 제1 실시 형태의 변형예에 따른 반도체 장치에서도 제1 실시 형태 와 마찬가지의 평면 패턴 구성, 에어 브릿지 구조, 활성 영역 및 비활성 영역의 형성 방법을 적용할 수 있다.
본 발명의 제1 실시 형태 및 그 변형예에 의하면, 열 방산의 효율을 향상하는 반도체 장치를 제공할 수 있다.
또한，본 발명의 제1 실시 형태 및 그 변형예에 의하면, 전력 밀도가 높고, 발열 밀도가 높은 반도체 장치의 열 분산을 용이하게 하는 전극 배치를 제공할 수 있다.
또한，본 발명의 제1 실시 형태 및 그 변형예에 의하면, GaN 등 발열 밀도가 높은 전력 증폭 소자의 열 분산을 용이하게 하는 전극 배치를 제공할 수 있다.
[제2 실시 형태]
도 6은, 본 발명의 제2 실시 형태에 따른 반도체 장치의 모식적 평면 패턴 구성도를 나타낸다. 본 발명의 제2 실시 형태에 따른 반도체 장치는, 게이트 전극(24)과 드레인 전극(22)이 피시본 배치의 구성을 갖는 것을 특징으로 한다.
또한，도 6에 도시한 바와 같이, 게이트 전극(24) 및 드레인 전극(22)의 스트라이프 형상의 활성 영역 AA1, AA2, …, AA5 상의 소스 전극(20)의 부분이 에어 브릿지(30)의 구조를 갖는 것을 특징으로 한다.
본 발명의 제2 실시 형태에 따른 반도체 장치에 의하면, 활성 영역 AA1, AA2, …, AA5 상의 소스 전극(20)의 부분을 에어 브릿지(30)의 구조로 함으로써, 기판(10)과의 사이에 에어갭(14)(공기층)이 생김으로써 기생 용량이 저감된다.
도 6에 도시한 바와 같이, 게이트 전극(24)과 드레인 전극(22)이 피시본 배치로 되어 있고, 굵은 공급 라인으로부터 피시본 형상으로 게이트 전극(24) 및 드레인 전극(22)을 배선한다.
본 발명의 제2 실시 형태에 따른 반도체 장치는, 도 6에 도시한 바와 같이, 기판(10)과, 기판(10)의 제1 표면에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)과, 기판(10)의 제1 표면에 배치되고, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)마다 복수의 핑거를 각각 묶어서 형성한 게이트 단자 전극 G1, G2, …, G4, 소스 단자 전극 S1, S2, …, S9 및 드레인 단자 전극 D와, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 하부의 기판(10) 상에 배치된 활성 영역 AA1, AA2, …, AA5와, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 하부의 기판(10) 상에 활성 영역 AA1, AA2, …, AA5에 인접하여 배치된 비활성 영역 BA(도시 생략)와, 소스 단자 전극 S1, S2, …, S9에 접속된 비아홀 SC1, SC2, …, SC9를 구비하며，활성 영역 AA1, AA2, …, AA5가 스트라이프 형상으로 복수로 분할되어 배치되고, 또한 게이트 전극(24)이 피시본 배치로 되어 있으며, 그 피시본 배치의 버스 라인이 스트라이프 형상의 비활성 영역 BA에 배치되고, 또한 드레인 전극(22)이 피시본 배치로 되어 있다.
본 발명의 제2 실시 형태에 따른 반도체 장치에 의하면, 도 6에 도시한 바와 같이, 활성 영역 AA1, AA2, …, AA5를 스트라이프 형상으로 분할함으로써, 전극 간격과 마찬가지로 그에 직교하는 방향에도 열원이 분산되어 배치된다. 이 때문에, 열 방산의 효율이 좋은 전력용 반도체 장치를 구성할 수 있다.
또한，도 6에 도시한 바와 같이, 게이트 전극(24) 및 드레인 전극(22)의 스트라이프 형상의 활성 영역 AA1, AA2, …, AA5 상의 소스 전극(20)의 부분이 에어 브릿지(30)의 구조를 갖는다.
본 발명의 제2 실시 형태에 따른 반도체 장치에 의하면, 활성 영역 AA1, AA2, …, AA5 상의 소스 전극(20)의 부분을 에어 브릿지(30)의 구조로 함으로써, 기판(10)과의 사이에 에어갭(14)(공기층)이 생김으로써 기생 용량이 저감된다.
또한, 도 6에 도시한 바와 같이, 피시본 배치로 되어 있는 게이트 전극(24)과 드레인 전극(22)이, 굵은 공급 라인으로부터 피시본 형상으로 게이트 전극(24) 및 드레인 전극(22)을 배선하는 구조로 되어 있다.
도 6에 도시한 바와 같이, 게이트 전극(24) 및 드레인 전극(22)을, 굵은 공급 라인으로부터 피시본 형상으로 배치함으로써, 게이트 단자 전극 G1, G2, …, G4로부터 각 단위 반도체 소자부에의 게이트 입력 신호의 전달, 및 각 단위 반도체 소자부로부터 드레인 단자 전극 D에의 출력 신호의 전달에 수반하는 위상차를 완화할 수 있다.
또한，굵은 공급 라인으로부터 피시본 형상으로 게이트 전극(24) 및 드레인 전극(22)을 배선함으로써, 도체 손실이 반감된다.
도 6의 구성예에서，각 부의 치수는, 예를 들면, W2는 약 80㎛, 셀 길이 W3은 약 420㎛, W4는 약 100㎛이며, 게이트 폭 WG는 전체로서 40㎛×10×2개×4셀=3.2mm 정도이다.
본 발명의 제2 실시 형태에 따른 반도체 장치에서도 제1 실시 형태와 마찬가지의 평면 패턴 구성, 에어 브릿지 구조, 활성 영역 및 비활성 영역의 형성 방법을 적용할 수 있다.
<제2 실시 형태의 변형예>
도 7은, 본 발명의 제2 실시 형태의 변형예에 따른 반도체 장치의 모식적 평면 패턴 구성도를 나타낸다.
본 발명의 제2 실시 형태의 변형예에 따른 반도체 장치는, 도 7에 도시한 바와 같이, 기판(10)과, 기판(10)의 제1 표면에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)과, 기판(10)의 제1 표면에 배치되고, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)마다 복수의 핑거를 각각 묶어서 형성한 게이트 단자 전극 G1, G2, …, G6, 소스 단자 전극 S1, S2, …, S13 및 드레인 단자 전극 D와, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 하부의 기판(10) 상에 배치된 활성 영역 AA1, AA2, …, AA7과, 게이트 전극(24), 소스 전극(20) 및 드레인 전극(22)의 하부의 기판(10) 상에 활성 영역 AA1, AA2, …, AA7에 인접하여 배치된 비활성 영역 BA(도시 생략)와, 소스 단자 전극 S1, S2, …, S13에 접속된 비아홀 SC1, SC2, …, SC13을 구비하며，활성 영역AA1, AA2, …, AA7이 스트라이프 형상으로 복수로 분할되어 배치되고, 또한 게이트 전극(24)이 피시본 배치로 되어 있으며, 그 피시본 배치의 버스 라인이 스트라이프 형상의 비활성 영역 BA에 배치되고, 또한 드레인 전극(22)이 피시본 배치로 되어 있다.
본 발명의 제2 실시 형태의 변형예에 따른 반도체 장치에 의하면, 도 7에 도시한 바와 같이, 활성 영역 AA1, AA2, …, AA7을 스트라이프 형상으로 분할함으로써, 전극 간격과 마찬가지로 그에 직교하는 방향에도 열원이 분산되어 배치된다. 이 때문에, 열 방산의 효율이 좋은 전력용 반도체 장치를 구성할 수 있다.
또한，도 7에 도시한 바와 같이, 게이트 전극(24) 및 드레인 전극(22)의 스트라이프 형상의 활성 영역 AA1, AA2, …, AA7 상의 소스 전극(20)의 부분이 에어 브릿지(30)의 구조를 갖는다.
본 발명의 제2 실시 형태의 변형예에 따른 반도체 장치에 의하면, 활성 영역 AA1, AA2, …, AA5 상의 소스 전극(20)의 부분을 에어 브릿지(30)의 구조로 함으로써, 기판(10)과의 사이에 에어갭(14)(공기층)이 생김으로써 기생 용량이 저감된다.
또한，도 7에 도시한 바와 같이, 피시본 배치로 되어 있는 게이트 전극(24)과 드레인 전극(22)이, 굵은 공급 라인으로부터 피시본 형상으로 게이트 전극(24) 및 드레인 전극(22)을 배선하는 구조로 되어 있다.
도 7에 도시한 바와 같이, 게이트 전극(24) 및 드레인 전극(22)을, 굵은 공급 라인으로부터 피시본 형상으로 배치함으로써, 게이트 단자 전극 Gl, G2, …, G6으로부터 각 단위 반도체 소자부에의 게이트 입력 신호의 전달, 및 각 단위 반도체 소자부로부터 드레인 단자 전극 D에의 출력 신호의 전달에 수반하는 위상차를 완화 할 수 있다.
또한，굵은 공급 라인으로부터 피시본 형상으로 게이트 전극(24) 및 드레인 전극(22)을 배선함으로써, 도체 손실이 반감된다.
도 7의 구성예에서，각 부의 치수는, 예를 들면, W2는 약 80㎛, 셀 길이 W3은 약 420㎛, W4는 약 100㎛이며, 게이트 폭 WG는 전체로서 40㎛×10×2개×6셀=4.8mm 정도이다.
본 발명의 제2 실시 형태의 변형예에 따른 반도체 장치에 의하면, 제2 실시 형태에 따른 반도체 장치에서 축소된 게이트 폭 WG를 확장하기 위한 게이트 전극(24 )및 드레인 전극(22)의 피시본 배치를 실현할 수 있다.
본 발명의 제2 실시 형태의 변형예에 따른 반도체 장치에서도 제1 실시 형태 와 마찬가지의 평면 패턴 구성, 에어 브릿지 구조, 활성 영역 및 비활성 영역의 형성 방법을 적용할 수 있다.
본 발명의 제2 실시 형태 및 그 변형예에 따르면, 열 방산의 효율을 향상하는 반도체 장치를 제공할 수 있다.
또한，본 발명의 제2 실시 형태 및 그 변형예에 따르면, 전력 밀도가 높고, 발열 밀도가 높은 반도체 장치의 열 분산을 용이하게 하는 전극 배치를 제공할 수 있다.
또한，본 발명의 제2 실시 형태 및 그 변형예에 따르면, GaN 등 발열 밀도가 높은 전력 증폭 소자의 열 분산을 용이하게 하는 전극 배치를 제공할 수 있다.
[그 밖의 실시 형태]
상기한 바와 같이, 본 발명은 제1 내지 제2 실시 형태에 의해 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것이라고 이해해서는 안된다. 이 개시로부터 당업자에게는 다양한 대체 실시 형태, 실시예 및 운용 기술이 명확하게 될 것이다.
또한， 증폭 소자는 FET에 한하지 않고, HEMT(High Electron Mobility Transistor)나 LDM0S(Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor)나 HBT(Hetero-junction Bipolar Transistor) 등 다른 증폭 소자에도 적용할 수 있는 것은 물론이다.
이와 같이, 본 발명은 여기에서는 기재하지 않은 다양한 실시 형태 등을 포함하는 것은 물론이다. 따라서，본 발명의 기술적 범위는 상기한 설명으로부터 타당한 특허 청구 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
본 발명의 실시 형태에 따른 반도체 장치는, SiC 기판이나 GaN 웨이퍼 기판을 갖는 반도체 장치에 적용되며, 내부 정합형 전력 증폭 소자, 전력MMIC(Monolithic Microwave Integrated Circuit), 마이크로파 전력 증폭기, 밀리파전력 증폭기 등의 폭 넓은 적용 분야를 갖는다.
도 1은 종래예에 따른 반도체 장치의 모식적 평면 패턴 구성도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 장치의 모식적 평면 패턴 구성도.
도 3은 본 발명의 제1 실시 형태의 변형예에 따른 반도체 장치의 모식적 평면 패턴 구성도.
도 4는 본 발명의 비교예 1에 따른 반도체 장치의 모식적 평면 패턴 구성도.
도 5는 본 발명의 비교예 2에 따른 반도체 장치의 모식적 평면 패턴 구성도.
도 6은 본 발명의 제2 실시 형태에 따른 반도체 장치의 모식적 평면 패턴 구성도.
도 7은 본 발명의 제2 실시 형태의 변형예에 따른 반도체 장치의 모식적 평면 패턴 구성도.
도 8은 본 발명의 제1 내지 제2 실시 형태에 따른 반도체 장치에서, 반절연성 기판(10)에 이온 주입에 의해, 활성 영역 AAi, AAi +1을 형성하는 공정을 설명하는 모식적 단면 구조도.
도 9는 도 8의 공정 후, 활성 영역 AAi, AAi +1 상에 직접 소스 전극(20)을 형성한 반도체 장치의 모식적 단면 구조도.
도 10은 본 발명의 제1 내지 제2 실시 형태에 따른 반도체 장치에서, 활성 영역 AAi, AAi +1 상에 직접 소스 전극(20)을 형성하고，반절연성 기판(10) 상에는 에 어 브릿지(30)의 구조에 의한 에어갭(14)을 형성한 반도체 장치의 모식적 단면 구조도.
도 11은 본 발명의 제1 내지 제2 실시 형태에 따른 반도체 장치에서, 활성 영역 AA1, AA2, … 및 비활성 영역 BA 상에 소스 전극(20), 게이트 전극(24), 드레인 전극(22)을 형성한 반도체 장치의 모식적 평면 패턴 구성도.
도 12는 본 발명의 제1 내지 제2 실시 형태에 따른 반도체 장치에서, 디바이스 영역 DA, 드레인 단자 전극 D, 소스 단자 전극 S1, S2, …, 드레인 단자 전극 D1, D2, …, 및 메사 영역 MA(비활성 영역 BA)의 배치를 설명하는 모식적 평면 패턴 구성도.
도 13은 본 발명의 제1 내지 제2 실시 형태에 따른 반도체 장치에서, 활성 영역 AAi -1, AAi, AAi +1을 반도체 기판에서 형성하고，비활성 영역 BA를 이온 주입으로 형성하는 예를 설명하는 모식적 조감도.
도 14는 본 발명의 제1 내지 제2 실시 형태에 따른 반도체 장치에서, 반도체 장치의 주변부를 메사 영역 MA에서 형성하고， 디바이스 영역 DA 내의 비활성 영역BA도 메사 영역 MA에서 형성한 에어갭(14)을 갖는 예를 설명하는 모식적 단면 구조도.
도 15는 본 발명의 제1 내지 제2 실시 형태에 따른 반도체 장치에서, 반도체 장치의 주변부를 메사 영역 MA에서 형성하고，디바이스 영역 DA 내의 비활성 영역BA를 이온 주입으로 형성한 예를 설명하는 모식적 단면 구조도.
도 16은 본 발명의 제1 내지 제2 실시 형태에 따른 반도체 장치에서, 활성 영역 AA를 반도체 기판에서 형성하고，비활성 영역 BA를 에어 브릿지(30)의 구조를 갖는 에어갭(14)에서 형성한 예를 설명하는 모식적 단면 구조도.
도 17은 본 발명의 제1 내지 제2 실시 형태에 따른 반도체 장치에서, 디바이스 영역 DA 내의 활성 영역 AAi, AAi +1, … 및 비활성 영역 BA를 함께 이온 주입으로 형성한 예를 설명하는 모식적 조감도.
도 18은 본 발명의 제1 내지 제2 실시 형태에 따른 반도체 장치에서, 활성 영역 AAi, AAi +1을 이온 주입으로 형성하고，비활성 영역 BA를 에어 브릿지(30)의 구조를 갖는 에어갭(14)에서 형성한 예를 설명하는 모식적 조감도.
<도면의 주요 부분데 대한 부호의 설명>
10: 기판(반도체 기판, 반절연성 기판 SI)
14: 에어갭(공동)
20: 소스 전극
22: 드레인 전극
24: 게이트 전극
26: 소스 영역
28: 드레인 영역
30: 에어 브릿지(Gap)
S1, S2, …, S13: 소스 단자 전극
D: 드레인 단자 전극
G1, G2, …, G6: 게이트 단자 전극
SC1, SC2, …, SC13: 비아홀
AA, AA1, AA2, …, AA7, …AAi -1, AAi, AAi +1: 활성 영역
BA: 비활성 영역
MA: 메사 영역
DA: 디바이스 영역

Claims (20)

  1. 기판과,
    상기 기판의 제1 표면에 배치되고, 각각 복수의 핑거를 갖는 게이트 전극, 소스 전극 및 드레인 전극과,
    상기 기판의 제1 표면에 배치되고, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극마다 복수의 핑거를 각각 묶어서 형성한 게이트 단자 전극, 소스 단자 전극 및 드레인 단자 전극과,
    상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극의 하부의 상기 기판 상에 배치된 활성 영역과,
    상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극의 하부의 상기 활성 영역이 배치되어 있지 않은 상기 기판 상에 상기 활성 영역에 인접하여 배치된 비활성 영역과,
    상기 소스 단자 전극에 접속된 비아홀
    을 구비하며,
    상기 활성 영역이 상기 소스 단자 전극과 상기 드레인 단자 전극의 사이에 있어서, 제1 방향으로 연장된 스트라이프 형상으로 복수로 분할되고,
    상기 게이트 전극이 피시본(fishbone) 배치로 되어 있으며, 또한 피시본 배치의 복수의 제1 게이트 버스 라인이, 상기 제1 방향으로 연장된 상기 활성 영역 사이의 스트라이프 형상의 상기 비활성 영역 상에 배치되며,
    상기 게이트 전극의 각각은 상기 제1 게이트 버스 라인에 접속되며, 상기 제1 게이트 버스 라인이, 상기 제1 게이트 버스 라인에 직교하는 제2 방향으로 연장되고 상기 제1 게이트 버스 라인보다도 폭이 넓은 제2 게이트 버스 라인에 접속되며,
    스트라이프 형상의 상기 비활성 영역 상의 상기 소스 전극 및 상기 드레인 전극의 부분이 에어 브릿지 구조를 갖는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 기판은, SiC 기판, GaN 기판, SiC 기판 상에 GaN 에피택셜층을 형성한 기판, SiC 기판 상에 GaN/GaAlN으로 이루어지는 헤테로 접합 에피택셜층을 형성한 기판, 사파이어 기판, 또는 다이아몬드 기판인 것을 특징으로 하는 반도체 장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제1항에 있어서,
    상기 기판은 표층에 도전성을 갖는 반도체 기판이며, 상기 비활성 영역을 이온 주입에 의해 형성한 것을 특징으로 하는 반도체 장치.
  14. 삭제
  15. 제1항에 있어서,
    상기 기판은 표층에 도전성을 갖는 반도체 기판이며, 상기 비활성 영역을 메사 에칭에 의해 형성한 것을 특징으로 하는 반도체 장치.
  16. 삭제
  17. 제1항에 있어서,
    상기 기판은 반절연성 반도체 기판이며, 상기 활성 영역을 이온 주입 또는 확산에 의해 형성한 것을 특징으로 하는 반도체 장치.
  18. 삭제
  19. 제1항에 있어서,
    상기 기판은 반절연성 반도체 기판이며, 상기 활성 영역을 이온 주입 또는 확산에 의해 형성하고，또한 상기 비활성 영역을 이온 주입에 의해 형성한 것을 특징으로 하는 반도체 장치.
  20. 삭제
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