JP2009111016A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009111016A
JP2009111016A JP2007278970A JP2007278970A JP2009111016A JP 2009111016 A JP2009111016 A JP 2009111016A JP 2007278970 A JP2007278970 A JP 2007278970A JP 2007278970 A JP2007278970 A JP 2007278970A JP 2009111016 A JP2009111016 A JP 2009111016A
Authority
JP
Japan
Prior art keywords
substrate
electrode
semiconductor device
gate electrode
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007278970A
Other languages
English (en)
Other versions
JP5106041B2 (ja
Inventor
Kazutaka Takagi
一考 高木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007278970A priority Critical patent/JP5106041B2/ja
Priority to US12/255,765 priority patent/US7851832B2/en
Priority to TW097140660A priority patent/TWI376033B/zh
Priority to KR1020080104746A priority patent/KR101059301B1/ko
Priority to EP11187955.7A priority patent/EP2447998B1/en
Priority to EP08253478.5A priority patent/EP2053660B1/en
Publication of JP2009111016A publication Critical patent/JP2009111016A/ja
Priority to KR1020110038233A priority patent/KR101388812B1/ko
Application granted granted Critical
Publication of JP5106041B2 publication Critical patent/JP5106041B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8213—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using SiC technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】電力密度が高く、発熱密度が高い半導体装置の熱分散を容易にする電極配置を提供する。
【解決手段】基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、第１表面に配置され,ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねたゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄと、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に配置された活性領域ＡＡ１，ＡＡ２，…，ＡＡ５と、基板１０上に活性領域に隣接して配置された非活性領域（ＢＡ）と、ソース端子電極に接続されたヴィアホールＳＣ１，ＳＣ２，…，ＳＣ５とを備え、活性領域がストライプ状に複数に分割され、かつゲート電極２４がフィッシュボーン配置されている半導体装置。
【選択図】図１

Description

本発明は、半導体装置に関し、特にＧａＮなど発熱密度が高い電力増幅素子の熱分散を容易にする電極配置に特徴を有する半導体装置に関する。
高周波帯で使用する半導体装置、例えばマイクロ波電力増幅装置は、電界効果型トランジスタなどの能動素子および抵抗やコンデンサなどの受動素子、高周波信号を伝送するマイクロストリップ線路などの回路素子から構成される。
これらの回路素子は、例えば半絶縁性基板上に形成されている。半絶縁性基板の裏面には接地用電極が形成されている。そして、回路素子を接地する場合、例えば半絶縁性基板を貫通するヴィアホール（ＶＩＡ：貫通孔）を介して、半絶縁性基板上に設けた回路素子と半絶縁性基板の裏面に形成した接地用電極とが電気的に接続される（例えば、特許文献１および特許文献２参照。）。
従来例に係る半導体装置は、例えば、図１８に示すように、基板１０上において、ゲート電極２４、ソース電極２０およびドレイン電極２２が複数のフィンガーを有し、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーを束ねられて、端子用電極を形成する。ゲート電極２４、ソース電極２０およびドレイン電極２２が複数のフィンガー形状を有する部分は、図１８に示すように、活性領域ＡＡを形成し、発熱部を形成する。
図１８の例では、一方の端にゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５が配置され、他方の端にドレイン端子電極Ｄが配置される。
基板１０の表面近傍において、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡが形成される。
図１８の例では、活性領域ＡＡ近傍のソース端子電極Ｓ１，Ｓ２，…，Ｓ５において、基板１０の裏面からヴィアホール（ＶＩＡ：貫通孔）ＳＣ１，ＳＣ２，…，ＳＣ５が形成されて、基板１０の裏面には接地導体が形成されている。そして、回路素子を接地する場合、基板１０を貫通するヴィアホールＳＣ１，ＳＣ２，…，ＳＣ５を介して、基板１０上に設けた回路素子と基板１０の裏面に形成した接地導体とが電気的に接続される。
尚、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ４は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極Ｄも、ボンディングワイヤなどで周辺の半導体チップに接続される。
上記のように、従来の半導体装置では、１つの連続した活性領域上にゲート電極２４、ソース電極２０およびドレイン電極２２の複数のフィンガーが配置されているため、活性領域ＡＡで発生する熱源を分散させることが困難である。特にＧａＮなど発熱密度が高い電力増幅素子の動作性能を著しく損なっていた。
例えば、ソース電極２０とゲート電極２４間、ドレイン電極２２とゲート電極２４間、などの電極間隔を広げることによって、ある程度は活性領域ＡＡで発生する熱源を分散することが可能である。しかしながら、その効果は電極間隔の寸法の逆数で小さくなる。
すなわち、電極間隔を広げる構成を用いることで同一の電流容量を設定するためには、配線が長くなるために寄生容量が増加する。また、電極間隔を広げる構成を用いることでゲートの配線が約２倍程度に長くなるため、ゲート電極配線自体の導体損が大きくなる。また、電極間隔を広げる構成を用いることでゲート電極２４およびドレイン電極２２の配線が約２倍程度に長くなるため、ゲート電極配線およびドレイン電極配線自体の導体損が大きくなる。
特開平２−２８８４０９号公報 特開２００１−２８４２５号公報
本発明の目的は、熱放散の効率を向上する半導体装置を提供することにある。
具体的に、本発明の目的は、電力密度が高く、発熱密度が高い半導体装置の熱分散を容易にする電極配置を提供することにある。
特に、本発明の目的は、ＧａＮなど発熱密度が高い電力増幅素子の熱分散を容易にする電極配置を提供することにある。
上記目的を達成するための本発明の一態様によれば、基板と、前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記基板の第１表面に配置され,前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、前記ゲート電極、前記ソース電極および前記ドレイン電極の下部の前記基板上に前記活性領域に隣接して配置された非活性領域と、前記ソース端子電極に接続されたヴィアホールとを備え、前記活性領域がストライプ状に複数に分割されて配置され、かつ前記ゲート電極がフィッシュボーン配置となっており、当該フィッシュボーン配置のバスラインがストライプ状の非活性領域に配置されていることを特徴とする半導体装置が提供される。
さらに前記ドレイン電極がフィッシュボーン配置であることを特徴とする。
活性領域をストライプ状に分割することによって、電極間隔と同様にそれに直交する方向にも熱源が分散して配置される。
また、前記ソース電極もしくは前記ドレイン電極のストライプ状の非活性領域上の部分がエアブリッジ構造を有することを特徴とする。
非活性領域の電極をエアブリッジ構造にすることによって、基板との間にエアギャップ（空気層）ができることで寄生容量が低減される。
また、前記ゲート電極および前記ドレイン電極のストライプ状の前記活性領域上のソース電極の部分がエアブリッジの構造を有することを特徴とする。
前記ゲート電極および前記ドレイン電極のストライプ状の活性領域上の前記ソース電極の部分をエアブリッジの構造にすることによって、基板との間にエアギャップ（空気層）ができることで寄生容量が低減される。
また、前記ゲート電極が、太い供給ラインからフィッシュボーン状に前記ゲート電極を配線することを特徴とする。
また、前記ドレイン電極が、太い供給ラインからフィッシュボーン状に前記ドレイン電極を配線することを特徴とする。
太い供給ラインからフィッシュボーン状にゲート電極およびドレイン電極を配線することによって、導体損が半減される。
また、前記基板は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板であることを特徴とする。
また、前記基板は表層に導電性を有する半導体基板であり、前記非活性領域をイオン注入によって形成したことを特徴とする。
また、前記基板は表層に導電性を有する半導体基板であり、前記非活性領域をメサエッチングによって形成したことを特徴とする。
また、前記基板は半絶縁性半導体基板であり、前記活性領域をイオン注入もしくは拡散によって形成したことを特徴とする。
また、前記基板は半絶縁性半導体基板であり、前記活性領域をイオン注入もしくは拡散によって形成し、かつ前記非活性領域をイオン注入によって形成したことを特徴とする。
本発明によれば、熱放散の効率を向上する半導体装置を提供することができる。
また、本発明によれば、電力密度が高く、発熱密度が高い半導体装置の熱分散を容易にする電極配置を提供することができる。
また、本発明によれば、ＧａＮなど発熱密度が高い電力増幅素子の熱分散を容易にする電極配置を提供することができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
[比較例]
（比較例１）
図３は、本発明の比較例１に係る半導体装置の模式的平面パターン構成図を示す。
本発明の比較例１に係る半導体装置は、図３に示すように、基板１０と、基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０の第１表面に配置され,ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄと、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に配置された活性領域ＡＡ１，ＡＡ２，…，ＡＡ５と、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡ１，ＡＡ２，…，ＡＡ５に隣接して配置された非活性領域ＢＡ（図示省略：後述の図１０参照）と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５に接続されたヴィアホールＳＣ１，ＳＣ２，…，ＳＣ５とを備え、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５がストライプ状に複数に分割されて配置されている。
図３の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約２００μｍ、Ｗ４は約１２０μｍであり、ゲート幅ＷＧは全体として２００μｍ×６本×４セル＝４．８ｍｍ程度である。
（比較例２）
また、図４は、本発明の比較例２に係る半導体装置の模式的平面パターン構成図を示す。
本発明の比較例２に係る半導体装置は、図４に示すように、基板１０と、基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０の第１表面に配置され,ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄと、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に配置された活性領域ＡＡ１，ＡＡ２，…，ＡＡ５と、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡ１，ＡＡ２，…，ＡＡ５に隣接して配置された非活性領域ＢＡ（図示省略：後述の図１０参照）と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５に接続されたヴィアホールＳＣ１，ＳＣ２，…，ＳＣ５とを備え、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５がストライプ状に複数に分割されて配置され、さらにソース電極２０およびドレイン電極２２のストライプ状の非活性領域ＢＡ上の部分がエアブリッジ３０の構造を有する。
図４の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約４００μｍ、Ｗ４は約１２０μｍであり、ゲート幅ＷＧは全体として４０μｍ×５×６本×４セル＝４．８ｍｍ程度である。
エアブリッジ３０を配置することで、セル長Ｗ３は、比較例１の２倍となる。
[第１の実施の形態]
図１は、本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図を示す。
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、基板１０と、基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０の第１表面に配置され,ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄと、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に配置された活性領域ＡＡ１，ＡＡ２，…，ＡＡ５と、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡ１，ＡＡ２，…，ＡＡ５に隣接して配置された非活性領域ＢＡ（図示省略：後述の図１０参照）と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５に接続されたヴィアホールＳＣ１，ＳＣ２，…，ＳＣ５とを備え、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５がストライプ状に複数に分割されて配置され、かつゲート電極２４がフィッシュボーン配置となっており、当該フィッシュボーン配置のバスラインがストライプ状の非活性領域ＢＡに配置されている。
本発明の第１の実施の形態に係る半導体装置によれば、図１に示すように、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５をストライプ状に分割することによって、電極間隔と同様にそれに直交する方向にも熱源が分散して配置される。このため、熱放散の効率がよい電力用半導体装置を構成することができる。
また、図１に示すように、ソース電極２０およびドレイン電極２２のストライプ状の非活性領域ＢＡ上の部分がエアブリッジ３０の構造を有する。
本発明の半導体装置によれば、非活性領域ＢＡのソース電極２０およびドレイン電極２２をエアブリッジ３０の構造にすることによって、基板１０との間にエアギャップ１４（空気層）が出来ることで寄生容量が低減される。
また、図１に示すように、フィッシュボーン配置となっているゲート電極２４が、太い供給ラインからフィッシュボーン状にゲート電極２４を配線する構造となっている。
図１に示すように、ゲート電極２４を太い供給ラインからフィッシュボーン状にフィッシュボーン配置とすることによって、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ４から各単位半導体素子部へのゲート入力信号の伝達に伴う位相差を緩和することができる。
また、太い供給ラインからフィッシュボーン状にゲート電極２４を配線することによって、導体損が半減される。
図１の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約４００μｍ、Ｗ４は約１２０μｍであり、ゲート幅ＷＧは全体として４０μｍ×５×６本×４セル＝３．２ｍｍ程度である。
基板は、例えば、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板である。
（エアブリッジ構造）
図９は、本発明の第１の実施の形態に係る半導体装置において、活性領域ＡＡi，ＡＡi+1,…上に直接ソース電極２０を形成し、半絶縁性基板１０上にはエアブリッジ３０の構造によるエアギャップ１４を形成した半導体装置の模式的断面構造図を示す。図９も、図１０の平面パターン構成図において、Ｉ−Ｉ線に沿って切断した断面構造に対応している。図１に示されたエアブリッジ３０は、例えば、図９に示すように、非活性領域ＢＡ上の部分に形成される。また、図１７は、図９に対応する模式的鳥瞰図を示す。エアギャップ１４によって、エアブリッジ３０の構造部分のソース電極２０の寄生容量Ｃｐを低減することができ、全体として、ソース電極２０と基板１０間の容量が低減される。
（平面パターン構成）
図１０は、本発明の第１の実施の形態に係る半導体装置において、活性領域ＡＡ1, ＡＡ2，…および非活性領域ＢＡ上にソース電極２０、ゲート電極２４、ドレイン電極２２を形成した半導体装置の模式的平面パターン構成図を示す。図１において、非活性領域ＢＡは、図１０に示すように、ストライプ状の活性領域ＡＡ１，ＡＡ２，…の間にストライプ状に配置される。
図１１は、本発明の第１の実施の形態に係る半導体装置において、デバイス領域ＤＡ、ドレイン端子電極Ｄ、ソース端子電極Ｓ１，Ｓ２，…、ドレイン端子電極Ｄ１，Ｄ２，…、およびメサ領域ＭＡ（非活性領域ＢＡ）の配置を説明する模式的平面パターン図を示す。デバイス領域ＤＡ内にはストライプ状に活性領域ＡＡ１，ＡＡ２，…，ＡＡｎが配置され、さらに図１０に示すように、ストライプ状の活性領域ＡＡ１，ＡＡ２，…，ＡＡｎ間には、非活性領域ＢＡが配置されている。また、図１１において、非活性領域ＢＡは、メサ領域として形成することもできる。
（活性領域および非活性領域の形成方法１）
図７は、本発明の第１の実施の形態に係る半導体装置において、半絶縁性基板１０にイオン注入によって、活性領域ＡＡi，ＡＡi+1を形成する工程を説明する模式的断面構造図を示す。図７において、基板１０は半絶縁性基板であり、活性領域ＡＡi，ＡＡi+1を、例えば、シリコンイオン（Ｓｉ+）のイオン注入によって形成する。非活性領域ＢＡは、もともとの半絶縁性基板１０を利用することができる。
図８は、図７の工程後、活性領域ＡＡi，ＡＡi+1上に直接ソース電極２０を形成した半導体装置の模式的断面構造図を示す。図８は後述する図１０において、Ｉ−Ｉ線に沿って切断した断面構造に対応している。
図８に示すように、本発明の第１の実施の形態に係る半導体装置において、ソース電極２０は、活性領域ＡＡi，ＡＡi+1，…に直接電気的に接続され、一方、非活性領域ＢＡとは、基板１０が半絶縁性基板であることから電気的に絶縁されている。尚、図８においては、ソース電極２０について示されているが、ソース電極２０の代わりに、ドレイン電極２２であっても同様に示すことができる。
（活性領域および非活性領域の形成方法２）
図１２は、本発明の第１の実施の形態に係る半導体装置において、活性領域ＡＡi-1，ＡＡi，ＡＡi+1,…を半導体基板１０で形成し、非活性領域ＢＡをイオン注入で形成する例を説明する模式的鳥瞰図を示す。非活性領域ＢＡの形成時に使用するイオン種としては、例えば窒素イオンなどを適用することができる。或いはまた、重イオンなどのイオン種を用いるイオン注入によって、結晶を破壊することで、非活性領域ＢＡを形成することも可能である。或いはまた、非活性領域ＢＡの予定部分を予めメサエッチングなどで形成し、その後絶縁物を充填することで、非活性領域ＢＡを形成することもできる。
（活性領域および非活性領域の形成方法３）
図１３は、本発明の第１の実施の形態に係る半導体装置において、半導体装置の周辺部をメサ領域ＭＡで形成し、デバイス領域ＤＡ内の非活性領域ＢＡもメサ領域ＭＡで形成したエアギャップ１４を有する例を説明する模式的断面構造図を示す。図１３の形成方法によれば、メサ領域ＭＡで周辺の分離領域とデバイス領域ＤＡ内の非活性領域ＢＡを同時に形成することができる。
（活性領域および非活性領域の形成方法４）
図１４は、本発明の第１の実施の形態に係る半導体装置において、半導体装置の周辺部をメサ領域ＭＡで形成し、デバイス領域ＤＡ内の非活性領域ＢＡをイオン注入で形成した例を説明する模式的断面構造図を示す。デバイス領域ＤＡ内の非活性領域ＢＡをイオン注入で形成する場合、使用するイオン種としては、例えば窒素イオンなどを適用することができる。或いはまた、重イオンなどのイオン種を用いるイオン注入によって、結晶を破壊することで、非活性領域ＢＡを形成することも可能である。
（活性領域および非活性領域の形成方法５）
図１５は、本発明の第１の実施の形態に係る半導体装置において、活性領域ＡＡを半導体基板１０で形成し、非活性領域ＢＡをエアブリッジ３０の構造を有するエアギャップ１４で形成した例を説明する模式的断面構造図を示す。図９および図１７に示される構造と活性領域ＡＡと非活性領域ＢＡの関係が逆になった構造に対応している。
（活性領域および非活性領域の形成方法６）
図１６は、本発明の第１の実施の形態に係る半導体装置において、デバイス領域ＤＡ内の活性領域ＡＡi，ＡＡi+1，…および非活性領域ＢＡを共にイオン注入で形成した例を説明する模式的鳥瞰図を示す。
図１６において、基板１０は半絶縁性基板であり、活性領域ＡＡi，ＡＡi+1を、例えば、シリコンイオン（Ｓｉ+）のイオン注入によって形成する。非活性領域ＢＡの形成時に使用するイオン種としては、例えば窒素イオンなどを適用することができる。或いはまた、重イオンなどのイオン種を用いるイオン注入によって、結晶を破壊することで、非活性領域ＢＡを形成することも可能である。
図１６に示すように、本発明の第１の実施の形態に係る半導体装置において、ソース電極２０、ドレイン電極２２およびゲート電極２４は、活性領域ＡＡi，ＡＡi+1，…に直接電気的に接続され、一方、非活性領域ＢＡとは電気的に絶縁されている。
（第１の実施の形態の変形例）
図２は、本発明の第１の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図を示す。
本発明の第１の実施の形態の変形例に係る半導体装置は、図２に示すように、基板１０と、基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０の第１表面に配置され,ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄと、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に配置された活性領域ＡＡ１，ＡＡ２，…，ＡＡ５と、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡ１，ＡＡ２，…，ＡＡ５に隣接して配置された非活性領域ＢＡ（図示省略：図１０参照）と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５に接続されたヴィアホールＳＣ１，ＳＣ２，…，ＳＣ５とを備え、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５がストライプ状に複数に分割されて配置され、かつゲート電極２４がフィッシュボーン配置となっており、当該フィッシュボーン配置のバスラインがストライプ状の非活性領域ＢＡに配置されている。
本発明の第１の実施の形態の変形例に係る半導体装置によれば、図２に示すように、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５をストライプ状に分割することによって、電極間隔と同様にそれに直交する方向にも熱源が分散して配置される。このため、熱放散の効率がよい電力用半導体装置を構成することができる。
また、図２に示すように、ソース電極２０およびドレイン電極２２のストライプ状の非活性領域ＢＡ上の部分がエアブリッジ３０の構造を有する。
本発明の第１の実施の形態の変形例に係る半導体装置によれば、非活性領域ＢＡのソース電極２０およびドレイン電極２２をエアブリッジ３０の構造にすることによって、基板１０との間にエアギャップ１４（空気層）が出来ることで寄生容量が低減される。
また図２に示すように、フィッシュボーン配置となっているゲート電極２４が、太い供給ラインからフィッシュボーン状にゲート電極２４を配線する構造となっている。
図２に示すように、ゲート電極２４を、太い供給ラインからフィッシュボーン状に配置とすることによって、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ４から各単位半導体素子部へのゲート入力信号の伝達に伴う位相差を緩和することができる。
また、太い供給ラインからフィッシュボーン状にゲート電極２４を配線することによって、導体損が半減される。
図２の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１７０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約４００μｍ、Ｗ４は約１２０μｍであり、ゲート幅ＷＧは全体として４０μｍ×５×６本×４セル＝４．８ｍｍ程度である。
本発明の第１の実施の形態の変形例に係る半導体装置によれば、第１の実施の形態に係る半導体装置において縮小されたゲート幅ＷＧを拡張するためのゲート電極２４のフィッシュボーン配置を実現することができる。
本発明の第１の実施の形態の変形例に係る半導体装置においても第１の実施の形態と同様の平面パターン構成、エアブリッジ構造、活性領域および非活性領域の形成方法を適用することができる。
本発明の第１の実施の形態およびその変形例によれば、熱放散の効率を向上する半導体装置を提供することができる。
また、本発明の第１の実施の形態およびその変形例によれば、電力密度が高く、発熱密度が高い半導体装置の熱分散を容易にする電極配置を提供することができる。
また、本発明の第１の実施の形態およびその変形例によれば、ＧａＮなど発熱密度が高い電力増幅素子の熱分散を容易にする電極配置を提供することができる。
[第２の実施の形態]
図５は、本発明の第２の実施の形態に係る半導体装置の模式的平面パターン構成図を示す。本発明の第２の実施の形態に係る半導体装置は、ゲート電極２４とドレイン電極２２がフィッシュボーン配置の構成を有することを特徴とする。
また、図５に示すように、ゲート電極２４およびドレイン電極２２のストライプ状の活性領域ＡＡ１，ＡＡ２，…，ＡＡ５上のソース電極２０の部分がエアブリッジ３０の構造を有することを特徴とする。
本発明の第２の実施の形態に係る半導体装置によれば、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５上のソース電極２０の部分をエアブリッジ３０の構造にすることによって、基板１０との間にエアギャップ１４（空気層）ができることで寄生容量が低減される。
図５に示すように、ゲート電極２４とドレイン電極２２がフィッシュボーン配置となっており、太い供給ラインからフィッシュボーン状にゲート電極２４およびドレイン電極２２を配線する。
本発明の第２の実施の形態に係る半導体装置は、図５に示すように、基板１０と、基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０の第１表面に配置され,ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９およびドレイン端子電極Ｄと、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に配置された活性領域ＡＡ１，ＡＡ２，…，ＡＡ５と、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡ１，ＡＡ２，…，ＡＡ５に隣接して配置された非活性領域ＢＡ（図示省略）と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９に接続されたヴィアホールＳＣ１，ＳＣ２，…，ＳＣ９とを備え、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５がストライプ状に複数に分割されて配置され、かつゲート電極２４がフィッシュボーン配置となっており、当該フィッシュボーン配置のバスラインがストライプ状の非活性領域ＢＡに配置され、さらにドレイン電極２２がフィッシュボーン配置となっている。
本発明の第２の実施の形態に係る半導体装置によれば、図５に示すように、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５をストライプ状に分割することによって、電極間隔と同様にそれに直交する方向にも熱源が分散して配置される。このため、熱放散の効率がよい電力用半導体装置を構成することができる。
また、図５に示すように、ゲート電極２４およびドレイン電極２２のストライプ状の活性領域ＡＡ１，ＡＡ２，…，ＡＡ５上のソース電極２０の部分がエアブリッジ３０の構造を有する。
本発明の第２の実施の形態に係る半導体装置によれば、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５上のソース電極２０の部分をエアブリッジ３０の構造にすることによって、基板１０との間にエアギャップ１４（空気層）ができることで寄生容量が低減される。
また、図５に示すように、フィッシュボーン配置となっているゲート電極２４とドレイン電極２２が、太い供給ラインからフィッシュボーン状にゲート電極２４およびドレイン電極２２を配線する構造となっている。
図５に示すように、ゲート電極２４およびドレイン電極２２を、太い供給ラインからフィッシュボーン状に配置とすることによって、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ４から各単位半導体素子部へのゲート入力信号の伝達、および各単位半導体素子部からドレイン端子電極Ｄへの出力信号の伝達に伴う位相差を緩和することができる。
また、太い供給ラインからフィッシュボーン状にゲート電極２４およびドレイン電極２２を配線することによって、導体損が半減される。
図５の構成例において、各部の寸法は、例えば、Ｗ２は約８０μｍ、セル長Ｗ３は約４２０μｍ、Ｗ４は約１００μｍであり、ゲート幅ＷＧは全体として４０μｍ×１０×２本×４セル＝３．２ｍｍ程度である。
本発明の第２の実施の形態に係る半導体装置においても第１の実施の形態と同様の平面パターン構成、エアブリッジ構造、活性領域および非活性領域の形成方法を適用することができる。
（第２の実施の形態の変形例）
図６は、本発明の第２の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図を示す。
本発明の第２の実施の形態の変形例に係る半導体装置は、図６に示すように、基板１０と、基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０の第１表面に配置され,ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ６、ソース端子電極Ｓ１，Ｓ２，…，Ｓ１３およびドレイン端子電極Ｄと、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に配置された活性領域ＡＡ１，ＡＡ２，…，ＡＡ７と、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡ１，ＡＡ２，…，ＡＡ７に隣接して配置された非活性領域ＢＡ（図示省略）と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ１３に接続されたヴィアホールＳＣ１，ＳＣ２，…，ＳＣ１３とを備え、活性領域ＡＡ１，ＡＡ２，…，ＡＡ７がストライプ状に複数に分割されて配置され、かつゲート電極２４がフィッシュボーン配置となっており、当該フィッシュボーン配置のバスラインがストライプ状の非活性領域ＢＡに配置され、さらにドレイン電極２２がフィッシュボーン配置となっている。
本発明の第２の実施の形態の変形例に係る半導体装置によれば、図６に示すように、活性領域ＡＡ１，ＡＡ２，…，ＡＡ７をストライプ状に分割することによって、電極間隔と同様にそれに直交する方向にも熱源が分散して配置される。このため、熱放散の効率がよい電力用半導体装置を構成することができる。
また、図６に示すように、ゲート電極２４およびドレイン電極２２のストライプ状の活性領域ＡＡ１，ＡＡ２，…，ＡＡ７上のソース電極２０の部分がエアブリッジ３０の構造を有する。
本発明の第２の実施の形態の変形例に係る半導体装置によれば、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５上のソース電極２０の部分をエアブリッジ３０の構造にすることによって、基板１０との間にエアギャップ１４（空気層）ができることで寄生容量が低減される。
また、図６に示すように、フィッシュボーン配置となっているゲート電極２４とドレイン電極２２が、太い供給ラインからフィッシュボーン状にゲート電極２４およびドレイン電極２２を配線する構造となっている。
図６に示すように、ゲート電極２４およびドレイン電極２２を、太い供給ラインからフィッシュボーン状に配置とすることによって、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ６から各単位半導体素子部へのゲート入力信号の伝達、および各単位半導体素子部からドレイン端子電極Ｄへの出力信号の伝達に伴う位相差を緩和することができる。
また、太い供給ラインからフィッシュボーン状にゲート電極２４およびドレイン電極２２を配線することによって、導体損が半減される。
図６の構成例において、各部の寸法は、例えば、Ｗ２は約８０μｍ、セル長Ｗ３は約４２０μｍ、Ｗ４は約１００μｍであり、ゲート幅ＷＧは全体として４０μｍ×１０×２本×６セル＝４．８ｍｍ程度である。
本発明の第２の実施の形態の変形例に係る半導体装置によれば、第２の実施の形態に係る半導体装置において縮小されたゲート幅ＷＧを拡張するためのゲート電極２４およびドレイン電極２２のフィッシュボーン配置を実現することができる。
本発明の第２の実施の形態の変形例に係る半導体装置においても第１の実施の形態と同様の平面パターン構成、エアブリッジ構造、活性領域および非活性領域の形成方法を適用することができる。
本発明の第２の実施の形態およびその変形例によれば、熱放散の効率を向上する半導体装置を提供することができる。
また、本発明の第２の実施の形態およびその変形例によれば、電力密度が高く、発熱密度が高い半導体装置の熱分散を容易にする電極配置を提供することができる。
また、本発明の第２の実施の形態およびその変形例によれば、ＧａＮなど発熱密度が高い電力増幅素子の熱分散を容易にする電極配置を提供することができる。
[その他の実施の形態]
上記のように、本発明は第１乃至第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
なお、増幅素子はＦＥＴに限らず、ＨＥＭＴ（High Electron Mobility Transistor）やＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やＨＢＴ（Hetero-junction Bipolar Transistor）など他の増幅素子にも適用できることは言うまでもない。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の実施の形態に係る半導体装置は、ＳｉＣ基板やＧａＮウェハ基板を有する半導体装置に適用され、内部整合型電力増幅素子、電力ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、マイクロ波電力増幅器、ミリ波電力増幅器などの幅広い適用分野を有する。
本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。 本発明の第１の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図図。 本発明の比較例１に係る半導体装置の模式的平面パターン構成図。 本発明の比較例２に係る半導体装置の模式的平面パターン構成図。 本発明の第２の実施の形態に係る半導体装置の模式的平面パターン構成図。 本発明の第２の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。 本発明の第１乃至第２の実施の形態に係る半導体装置において、半絶縁性基板１０にイオン注入によって、活性領域ＡＡi，ＡＡi+1を形成する工程を説明する模式的断面構造図。 図７の工程後、活性領域ＡＡi，ＡＡi+1上に直接ソース電極２０を形成した半導体装置の模式的断面構造図。 本発明の第１乃至第２の実施の形態に係る半導体装置において、活性領域ＡＡi，ＡＡi+1上に直接ソース電極２０を形成し、半絶縁性基板１０上にはエアブリッジ３０の構造によるエアギャップ１４を形成した半導体装置の模式的断面構造図。 本発明の第１乃至第２の実施の形態に係る半導体装置において、活性領域ＡＡ1, ＡＡ2，…および非活性領域ＢＡ上にソース電極２０、ゲート電極２４、ドレイン電極２２を形成した半導体装置の模式的平面パターン構成図。 本発明の第１乃至第２の実施の形態に係る半導体装置において、デバイス領域ＤＡ、ドレイン端子電極Ｄ、ソース端子電極Ｓ１，Ｓ２，…、ドレイン端子電極Ｄ１，Ｄ２，…、およびメサ領域ＭＡ（非活性領域ＢＡ）の配置を説明する模式的平面パターン構成図。 本発明の第１乃至第２の実施の形態に係る半導体装置において、活性領域ＡＡi-1，ＡＡi，ＡＡi+1を半導体基板で形成し、非活性領域ＢＡをイオン注入で形成する例を説明する模式的鳥瞰図。 本発明の第１乃至第２の実施の形態に係る半導体装置において、半導体装置の周辺部をメサ領域ＭＡで形成し、デバイス領域ＤＡ内の非活性領域ＢＡもメサ領域ＭＡで形成したエアギャップ１４を有する例を説明する模式的断面構造図。 本発明の第１乃至第２の実施の形態に係る半導体装置において、半導体装置の周辺部をメサ領域ＭＡで形成し、デバイス領域ＤＡ内の非活性領域ＢＡをイオン注入で形成した例を説明する模式的断面構造図。 本発明の第１乃至第２の実施の形態に係る半導体装置において、活性領域ＡＡを半導体基板で形成し、非活性領域ＢＡをエアブリッジ３０の構造を有するエアギャップ１４で形成した例を説明する模式的断面構造図。 本発明の第１乃至第２の実施の形態に係る半導体装置において、デバイス領域ＤＡ内の活性領域ＡＡi，ＡＡi+1，…および非活性領域ＢＡを共にイオン注入で形成した例を説明する模式的鳥瞰図。 本発明の第１乃至第２の実施の形態に係る半導体装置において、活性領域ＡＡi，ＡＡi+1，…をイオン注入で形成し、非活性領域ＢＡをエアブリッジ３０の構造を有するエアギャップ１４で形成した例を説明する模式的鳥瞰図。 従来例に係る半導体装置の模式的平面パターン構成図。
符号の説明
１０…基板（半導体基板、半絶縁性基板ＳＩ）
１４…エアギャップ（空洞）
２０…ソース電極
２２…ドレイン電極
２４…ゲート電極
２６…ソース領域
２８…ドレイン領域
３０…エアブリッジ（Ｇａｐ）
Ｓ１，Ｓ２，…，Ｓ１３…ソース端子電極
Ｄ…ドレイン端子電極
Ｇ１，Ｇ２，…，Ｇ６…ゲート端子電極
ＳＣ１，ＳＣ２，…，ＳＣ１３…ヴィアホール
ＡＡ，ＡＡ１，ＡＡ２，…，ＡＡ７，…ＡＡi-1，ＡＡi，ＡＡi+1，…活性領域
ＢＡ…非活性領域
ＭＡ…メサ領域
ＤＡ…デバイス領域

Claims (11)

  1. 基板と、
    前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
    前記基板の第１表面に配置され,前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
    前記ゲート電極、前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、
    前記ゲート電極、前記ソース電極および前記ドレイン電極の下部の前記基板上に前記活性領域に隣接して配置された非活性領域と、
    前記ソース端子電極に接続されたヴィアホールと
    を備え、
    前記活性領域がストライプ状に複数に分割され、かつ前記ゲート電極がフィッシュボーン配置となっており、当該フィッシュボーン配置のバスラインがストライプ状の非活性領域に配置されていることを特徴とする半導体装置。
  2. さらに前記ドレイン電極がフィッシュボーン配置であることを特徴とする請求項１に記載の半導体装置。
  3. 前記ソース電極もしくは前記ドレイン電極のストライプ状の非活性領域上の部分がエアブリッジ構造を有することを特徴とする請求項１に記載の半導体装置。
  4. 前記ゲート電極および前記ドレイン電極のストライプ状の前記活性領域上の前記ソース電極の部分がエアブリッジ構造を有することを特徴とする請求項２に記載の半導体装置。
  5. 前記ゲート電極が、太い供給ラインからフィッシュボーン状に前記ゲート電極を配線することを特徴とする請求項１に記載の半導体装置。
  6. 前記ゲート電極と前記ドレイン電極が、太い供給ラインからフィッシュボーン状に前記ゲート電極および前記ドレイン電極を配線することを特徴とする請求項２に記載の半導体装置。
  7. 前記基板は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記基板は表層に導電性を有する半導体基板であり、前記非活性領域をイオン注入によって形成したことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  9. 前記基板は表層に導電性を有する半導体基板であり、前記非活性領域をメサエッチングによって形成したことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  10. 前記基板は半絶縁性半導体基板であり、前記活性領域をイオン注入もしくは拡散によって形成したことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  11. 前記基板は半絶縁性半導体基板であり、前記活性領域をイオン注入もしくは拡散によって形成し、かつ前記非活性領域をイオン注入によって形成したことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
JP2007278970A 2007-10-26 2007-10-26 半導体装置 Expired - Fee Related JP5106041B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2007278970A JP5106041B2 (ja) 2007-10-26 2007-10-26 半導体装置
US12/255,765 US7851832B2 (en) 2007-10-26 2008-10-22 Semiconductor device
TW097140660A TWI376033B (en) 2007-10-26 2008-10-23 Semiconductor device
EP11187955.7A EP2447998B1 (en) 2007-10-26 2008-10-24 Semiconductor device
KR1020080104746A KR101059301B1 (ko) 2007-10-26 2008-10-24 반도체 장치
EP08253478.5A EP2053660B1 (en) 2007-10-26 2008-10-24 Semiconductor device with a plurality of active regions and interdigitated source, drain and gate electrodes
KR1020110038233A KR101388812B1 (ko) 2007-10-26 2011-04-25 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007278970A JP5106041B2 (ja) 2007-10-26 2007-10-26 半導体装置

Publications (2)

Publication Number Publication Date
JP2009111016A true JP2009111016A (ja) 2009-05-21
JP5106041B2 JP5106041B2 (ja) 2012-12-26

Family

ID=40350249

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007278970A Expired - Fee Related JP5106041B2 (ja) 2007-10-26 2007-10-26 半導体装置

Country Status (5)

Country Link
US (1) US7851832B2 (ja)
EP (2) EP2053660B1 (ja)
JP (1) JP5106041B2 (ja)
KR (2) KR101059301B1 (ja)
TW (1) TWI376033B (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023385A (ja) * 2009-07-13 2011-02-03 Mitsubishi Electric Corp 半導体装置
JP2011204984A (ja) * 2010-03-26 2011-10-13 Renesas Electronics Corp 電界効果トランジスタ
JP2012119469A (ja) * 2010-11-30 2012-06-21 Fujitsu Semiconductor Ltd 半導体装置
US8487375B2 (en) 2009-11-17 2013-07-16 Fujitsu Limited Semiconductor device and method of manufacturing semiconductor device
WO2014174550A1 (ja) * 2013-04-23 2014-10-30 パナソニックＩｐマネジメント株式会社 窒化物半導体装置
JP2017526169A (ja) * 2014-11-06 2017-09-07 蘇州捷芯威半導体有限公司Ｇｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． 半導体デバイス及びその製造方法
JP2019527941A (ja) * 2016-08-10 2019-10-03 メイコム テクノロジー ソリューションズ ホールディングス インコーポレイテッド ハイパワートランジスタ
JP2022002308A (ja) * 2017-05-05 2022-01-06 クリー インコーポレイテッドCree Inc. バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス
WO2022085297A1 (ja) * 2020-10-20 2022-04-28 パナソニックＩｐマネジメント株式会社 半導体装置およびそれを用いた半導体部品
WO2022172625A1 (ja) * 2021-02-15 2022-08-18 パナソニックＩｐマネジメント株式会社 半導体装置
US11575037B2 (en) 2016-03-17 2023-02-07 Wolfspeed, Inc. Bypassed gate transistors having improved stability

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5106041B2 (ja) * 2007-10-26 2012-12-26 株式会社東芝 半導体装置
JP2011171697A (ja) * 2010-01-22 2011-09-01 Toshiba Corp 高周波半導体装置
JP2012049909A (ja) * 2010-08-27 2012-03-08 Toshiba Corp 広帯域電力増幅器
JP5361934B2 (ja) * 2011-04-19 2013-12-04 株式会社東芝 電力増幅器
CN102270659B (zh) * 2011-08-11 2012-09-26 中国科学院微电子研究所 一种多栅指GaN HEMTs
JP6211867B2 (ja) * 2013-09-24 2017-10-11 ルネサスエレクトロニクス株式会社 半導体装置
CN103928460B (zh) * 2014-04-21 2017-06-30 上海联星电子有限公司 一种射频横向扩散金属氧化物半导体版图结构
US9224858B1 (en) 2014-07-29 2015-12-29 Globalfoundries Inc. Lateral double-diffused metal oxide semiconductor field effect transistor (LDMOSFET) with a below source isolation region and a method of forming the LDMOSFET
US9786660B1 (en) 2016-03-17 2017-10-10 Cree, Inc. Transistor with bypassed gate structure field
US9947616B2 (en) 2016-03-17 2018-04-17 Cree, Inc. High power MMIC devices having bypassed gate transistors
US10069002B2 (en) * 2016-07-20 2018-09-04 Semiconductor Components Industries, Llc Bond-over-active circuity gallium nitride devices
EP3474316B1 (en) * 2016-07-25 2021-03-03 Mitsubishi Electric Corporation Semiconductor device
US10199470B2 (en) * 2016-11-08 2019-02-05 Raytheon Company Field effect transistor having staggered field effect transistor cells
CN108630677B (zh) * 2017-03-17 2022-03-08 智瑞佳（苏州）半导体科技有限公司 一种功率器件版图结构及制作方法
CN107799590B (zh) * 2017-11-21 2024-05-24 华南理工大学 一种大栅宽的GaN基微波功率器件及其制造方法
US10763334B2 (en) 2018-07-11 2020-09-01 Cree, Inc. Drain and/or gate interconnect and finger structure
US10483352B1 (en) 2018-07-11 2019-11-19 Cree, Inc. High power transistor with interior-fed gate fingers
US10600746B2 (en) 2018-07-19 2020-03-24 Cree, Inc. Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors
US10770415B2 (en) 2018-12-04 2020-09-08 Cree, Inc. Packaged transistor devices with input-output isolation and methods of forming packaged transistor devices with input-output isolation
US10847508B2 (en) * 2018-12-27 2020-11-24 Micron Technology, Inc. Apparatus with a current-gain layout
EP3951848A4 (en) * 2019-03-29 2023-01-11 Kabushiki Kaisha Toshiba SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE FABRICATION METHOD
US11417746B2 (en) 2019-04-24 2022-08-16 Wolfspeed, Inc. High power transistor with interior-fed fingers
CN110676317B (zh) * 2019-09-30 2022-10-11 福建省福联集成电路有限公司 一种晶体管管芯结构及制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140437A (ja) * 1992-10-27 1994-05-20 Nec Kansai Ltd 電界効果型トランジスタ
JPH08250671A (ja) * 1995-03-10 1996-09-27 Nec Corp 半導体装置およびその実装構造
JPH10144913A (ja) * 1996-11-11 1998-05-29 Matsushita Electric Ind Co Ltd 電界効果トランジスタ、半導体集積回路装置及び電界効果トランジスタの製造方法
JP2001015526A (ja) * 1999-06-28 2001-01-19 Nec Kansai Ltd 電界効果トランジスタ
JP2007243018A (ja) * 2006-03-10 2007-09-20 Toshiba Corp 半導体装置のセル配置方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57160148A (en) 1981-03-30 1982-10-02 Toshiba Corp Microwave integrated circuit device
JPH07118619B2 (ja) 1989-04-27 1995-12-18 三菱電機株式会社 抵抗帰還型増幅器
JPH05251478A (ja) 1992-03-09 1993-09-28 Murata Mfg Co Ltd 半導体装置
JPH08213409A (ja) 1995-02-06 1996-08-20 Nec Corp 半導体装置
US5721144A (en) * 1995-04-27 1998-02-24 International Business Machines Corporation Method of making trimmable modular MOSFETs for high aspect ratio applications
US6160280A (en) * 1996-03-04 2000-12-12 Motorola, Inc. Field effect transistor
US5734189A (en) * 1996-12-09 1998-03-31 Itt Industries, Inc. Low parasitic source inductance field-effect transistor device having via connections disposed along an outer periphery thereof
JP3499103B2 (ja) * 1997-02-21 2004-02-23 三菱電機株式会社 半導体装置
US5976930A (en) * 1997-04-25 1999-11-02 Micron Technology, Inc. Method for forming gate segments for an integrated circuit
US6023086A (en) * 1997-09-02 2000-02-08 Motorola, Inc. Semiconductor transistor with stabilizing gate electrode
JP3147048B2 (ja) * 1997-09-12 2001-03-19 日本電気株式会社 半導体装置
US6090650A (en) * 1997-09-30 2000-07-18 Intel Corporation Method to reduce timing skews in I/O circuits and clock drivers caused by fabrication process tolerances
JP3269475B2 (ja) 1998-02-16 2002-03-25 日本電気株式会社 半導体装置
JP3169124B2 (ja) * 1998-06-29 2001-05-21 日本電気株式会社 電界効果トランジスタおよびその製造方法
JP3817380B2 (ja) * 1999-01-14 2006-09-06 ローム株式会社 絶縁ゲート型半導体装置
US5990504A (en) * 1999-05-18 1999-11-23 Kabushiki Kaisha Toshiba Finger structured MOSFET
JP2001028425A (ja) 1999-07-15 2001-01-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6274896B1 (en) * 2000-01-14 2001-08-14 Lexmark International, Inc. Drive transistor with fold gate
US6424007B1 (en) * 2001-01-24 2002-07-23 Power Integrations, Inc. High-voltage transistor with buried conduction layer
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7135747B2 (en) 2004-02-25 2006-11-14 Cree, Inc. Semiconductor devices having thermal spacers
JP2007116049A (ja) * 2005-10-24 2007-05-10 Toshiba Corp 半導体装置
JP5106041B2 (ja) * 2007-10-26 2012-12-26 株式会社東芝 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140437A (ja) * 1992-10-27 1994-05-20 Nec Kansai Ltd 電界効果型トランジスタ
JPH08250671A (ja) * 1995-03-10 1996-09-27 Nec Corp 半導体装置およびその実装構造
JPH10144913A (ja) * 1996-11-11 1998-05-29 Matsushita Electric Ind Co Ltd 電界効果トランジスタ、半導体集積回路装置及び電界効果トランジスタの製造方法
JP2001015526A (ja) * 1999-06-28 2001-01-19 Nec Kansai Ltd 電界効果トランジスタ
JP2007243018A (ja) * 2006-03-10 2007-09-20 Toshiba Corp 半導体装置のセル配置方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023385A (ja) * 2009-07-13 2011-02-03 Mitsubishi Electric Corp 半導体装置
US8487375B2 (en) 2009-11-17 2013-07-16 Fujitsu Limited Semiconductor device and method of manufacturing semiconductor device
JP2011204984A (ja) * 2010-03-26 2011-10-13 Renesas Electronics Corp 電界効果トランジスタ
JP2012119469A (ja) * 2010-11-30 2012-06-21 Fujitsu Semiconductor Ltd 半導体装置
WO2014174550A1 (ja) * 2013-04-23 2014-10-30 パナソニックＩｐマネジメント株式会社 窒化物半導体装置
US9502549B2 (en) 2013-04-23 2016-11-22 Panasonic Intellectual Property Management Co., Ltd. Nitride semiconductor device
JP6083548B2 (ja) * 2013-04-23 2017-02-22 パナソニックＩｐマネジメント株式会社 窒化物半導体装置
JP2017526169A (ja) * 2014-11-06 2017-09-07 蘇州捷芯威半導体有限公司Ｇｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． 半導体デバイス及びその製造方法
US11575037B2 (en) 2016-03-17 2023-02-07 Wolfspeed, Inc. Bypassed gate transistors having improved stability
JP2019527941A (ja) * 2016-08-10 2019-10-03 メイコム テクノロジー ソリューションズ ホールディングス インコーポレイテッド ハイパワートランジスタ
US11367674B2 (en) 2016-08-10 2022-06-21 Macom Technology Solutions Holdings, Inc. High power transistors
US11862536B2 (en) 2016-08-10 2024-01-02 Macom Technology Solutions Holdings, Inc. High power transistors
JP2022002308A (ja) * 2017-05-05 2022-01-06 クリー インコーポレイテッドCree Inc. バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス
JP7242777B2 (ja) 2017-05-05 2023-03-20 ウルフスピード インコーポレイテッド バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス
JP7538275B2 (ja) 2017-05-05 2024-08-21 ウルフスピード インコーポレイテッド バイパス・ゲート式トランジスタを備える高出力ｍｍｉｃデバイス
WO2022085297A1 (ja) * 2020-10-20 2022-04-28 パナソニックＩｐマネジメント株式会社 半導体装置およびそれを用いた半導体部品
WO2022172625A1 (ja) * 2021-02-15 2022-08-18 パナソニックＩｐマネジメント株式会社 半導体装置

Also Published As

Publication number Publication date
EP2447998B1 (en) 2018-01-31
TW200933885A (en) 2009-08-01
US7851832B2 (en) 2010-12-14
EP2447998A1 (en) 2012-05-02
US20090108357A1 (en) 2009-04-30
JP5106041B2 (ja) 2012-12-26
EP2053660B1 (en) 2017-09-27
KR101388812B1 (ko) 2014-04-23
EP2053660A1 (en) 2009-04-29
KR20110049761A (ko) 2011-05-12
KR20090042739A (ko) 2009-04-30
TWI376033B (en) 2012-11-01
KR101059301B1 (ko) 2011-08-24

Similar Documents

Publication Publication Date Title
JP5106041B2 (ja) 半導体装置
EP2056351B1 (en) Semiconductor device
JP5797082B2 (ja) 熱スペーサを有する半導体デバイス
EP2465141B1 (en) Gallium nitride microwave and power switching transistors with matrix layout
US11430874B2 (en) Semiconductor device with a crossing region
JP2007535140A5 (ja)
JP2010278280A (ja) 高周波半導体装置
JP2001028425A (ja) 半導体装置及びその製造方法
JP2011171697A (ja) 高周波半導体装置
JP2004039657A (ja) 半導体装置
US8963658B2 (en) Micropstrip transmission line/coplanar waveguide (CPW) transistor structure
US11728419B2 (en) High electron mobility transistor
JP2010245351A (ja) 半導体装置
US11038031B2 (en) Field-effect transistor
CN114631194A (zh) 具有改进布局的场效应晶体管
JP2002110988A (ja) 半導体装置
EP4333296A1 (en) Digital rf amplifier
JP5114839B2 (ja) 電界効果トランジスタ
WO2024114629A1 (zh) 半导体器件、半导体器件的制备方法及电子设备
JP2005026327A (ja) 半導体装置
JPH10233500A (ja) 半導体装置
JPH08111618A (ja) マイクロ波半導体装置
JPS61102780A (ja) 高周波電界効果トランジスタ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090602

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091201

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100129

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110104

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110404

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110510

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20110805

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120719

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121002

R151 Written notification of patent or utility model registration

Ref document number: 5106041

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151012

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees