WO2022085297A1 - 半導体装置およびそれを用いた半導体部品 - Google Patents

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高広 佐藤
学 柳原
英之 大来
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    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Definitions

  • the present disclosure relates to a semiconductor device using a nitride semiconductor such as gallium nitride (GaN) as a semiconductor material and a semiconductor component using the same.
  • a nitride semiconductor such as gallium nitride (GaN) as a semiconductor material and a semiconductor component using the same.
  • GaN-FETs field effect transistors
  • GaN which is a nitride semiconductor
  • a GaN-FET a GaN layer is formed as a channel layer and AlGaN is formed as a barrier layer on a semiconductor substrate, and a two-dimensional electron gas generated by spontaneous polarization and piezopolarization at a heterojunction interface formed by these two layers. Is generally used as a channel.
  • GaN-FET has low loss and is capable of high-speed switching operation compared to SiC etc., and is expected to be miniaturized at the system level.
  • the channel current flows in the direction parallel to the substrate.
  • the source pad, the drain pad, and the gate pad which supply a voltage or pass a current from an external power source through a wire or the like to the FET, are all formed on the surface side of the substrate.
  • the source electrode, drain electrode, and gate electrode of the transistor in the active region are electrically connected to each pad via their respective lead wires or aggregate wires.
  • the centralized wiring of the gate electrode is pulled out to the gate pad by using a thin and thin gate aggregated wiring electrode.
  • the gate electrodes are bundled outside the active region via the gate lead-out wiring, and further bypass the outer periphery of the active region and are connected to the gate electrode pad layer via the gate aggregate wiring. ing.
  • the gate electrode of each unit transistor reaches the gate pad, which is usually present in one or two in the nitride semiconductor device.
  • the wiring length of the gate electrode up to the above becomes long and the gate wiring resistance becomes large. Therefore, especially for high-power applications, when the chip size is large and the wiring length of the gate-intensive wiring becomes long, the gate-aggregated wiring resistance becomes large, and there is room for improvement in high-speed switching characteristics.
  • the present disclosure is suitable for high-speed switching operation in which the gate aggregate wiring and the source wire pad are alternately formed to reduce the gate aggregate wiring resistance while reducing the chip size.
  • the main purpose is to provide semiconductor devices and semiconductor parts using them.
  • the semiconductor device includes a substrate, a first nitride semiconductor layer on the substrate, and a second nitride semiconductor on the first nitride semiconductor layer.
  • a source-aggregated wire extending in a first direction perpendicular to the longitudinal direction of the head, a gate pad, a first gate-aggregated wire extending in the first direction, a plurality of second gate-aggregated wires, and the first direction.
  • the drain electrode is electrically connected to the drain pad via the drain outlet wiring, and the source electrode is provided with the source extraction wiring and the source aggregation. It is electrically connected to the plurality of source pads via wiring, and the gate electrode includes the first gate aggregation wiring, the plurality of second gate aggregation wiring, and the third gate aggregation wiring. Is electrically connected to the gate pad located at both ends or one end of the third gate aggregated wiring, and the plurality of source pads and the plurality of second gate aggregated wiring alternate in the first direction. Is formed in.
  • the semiconductor component according to one aspect of the present disclosure includes the above-mentioned semiconductor device and a lead frame
  • the lead frame includes a die pad portion to which the semiconductor device is fixed, a source terminal, a gate terminal, and a drain. It has terminals, and the source pad and the source terminal, the gate pad and the gate terminal, and the drain pad and the drain terminal are electrically connected via a bonding wire, respectively.
  • FIG. 1A is a plan view of the semiconductor device according to the first embodiment.
  • FIG. 1B is a cross-sectional view of the semiconductor device according to the first embodiment.
  • FIG. 2 is a plan view of the semiconductor device according to the first modification of the first embodiment.
  • FIG. 3 is a plan view of the semiconductor device according to the second modification of the first embodiment.
  • FIG. 4 is a plan view of the semiconductor device according to the third modification of the first embodiment.
  • FIG. 5 is an enlarged view of the gate-intensive wiring of the semiconductor device according to the first embodiment.
  • FIG. 6A is a plan view of the semiconductor device according to the second embodiment.
  • FIG. 6B is a cross-sectional view of the semiconductor device according to the second embodiment.
  • FIG. 7A is a plan view of the semiconductor device according to the third embodiment.
  • FIG. 7B is a cross-sectional view of the semiconductor device according to the third embodiment.
  • FIG. 8A is a cross-sectional view of the semiconductor component according to the fourth embodiment.
  • FIG. 8B is a bottom view of the semiconductor component according to the fourth embodiment.
  • FIG. 9 is a cross-sectional view of the semiconductor component according to the fifth embodiment.
  • FIG. 1A is a plan view of the nitride semiconductor device of the first embodiment.
  • FIG. 1B is a cross-sectional view taken along the line Ib-Ib in FIG. 1A.
  • the semiconductor devices of FIGS. 1A and 1B include a substrate 101, a buffer layer 102, a first nitride semiconductor layer 103, a second nitride semiconductor layer 104, a source electrode 105, a drain electrode 106, a gate electrode 107, and an active region 108. , Source lead-out wiring 109, drain lead-out wiring 110, source pad 112, drain pad 113, gate pad 114, source aggregate wiring 115, first gate aggregation wiring 117, second gate aggregation wiring 118, and third gate.
  • the aggregate wiring 119 is provided.
  • a buffer layer 102 (for example, GaN, AlGaN, which is a group III nitride semiconductor) is placed on a substrate 101 (for example, a substrate such as Si, Sapphire, SiC, GaN, AlN, etc.).
  • a first nitride semiconductor layer 103 made of GaN (in addition, for example, InGaN, AlGaN, AlInGaN, etc., which are Group III nitride semiconductors) having a single layer or a plurality of layers such as AlN, InGaN, and AlInGaN).
  • a second nitride semiconductor layer 104 made of AlGaN (in addition, for example, GaN, InGaN, AlGaN, AlN, AlInGaN, which are Group III nitride semiconductors, etc.). May be good) is formed.
  • the second nitride semiconductor layer 104 has a larger bandgap than the first nitride semiconductor layer 103.
  • the AlGaN / GaN interface is due to the effects of piezopolarization and spontaneous polarization generated from the lattice constant difference between AlGaN and GaN.
  • a high-concentration two-dimensional electron gas (2DEG) layer is formed on the GaN layer side in the vicinity.
  • the region where this two-dimensional electron gas is formed is the active region 108 in FIG. 1A.
  • a source electrode 105 and a drain electrode 106 are formed on the second nitride semiconductor layer 104 so as to be separated from each other.
  • the source electrode 105 and the drain electrode 106 are made of metals such as Ti, Al, Mo, and Hf that ohmically contact any one of the two-dimensional electron gas layer, the second nitride semiconductor layer 104, and the first nitride semiconductor layer 103. It may be composed of one or a combination of two or more electrodes and electrically connected to the two-dimensional electron gas layer of the active region 108.
  • the gate electrode 107 is formed on the second nitride semiconductor layer 104 between the source electrode 105 and the drain electrode 106.
  • the gate electrode 107 may be an electrode in which one or two or more metals such as Ti, Ni, Pd, Pt, Au, W, WSi, Ta, TiN, Al, Mo, Hf, and Zr are combined.
  • P-type nitride containing p-type impurities (Mg, Zn, C, etc.) between at least one of the source electrode 105, the drain electrode 106, and the gate electrode 107 and the second nitride semiconductor layer 104.
  • a material semiconductor layer may be formed, and at least one of the source electrode 105, the drain electrode 106, and the gate electrode 107 is in direct contact with the p-type nitride semiconductor layer and the second nitride semiconductor layer 104. It may be formed so as to.
  • a source outlet wiring 109 and a drain outlet wiring 110 made of, for example, Au or Al are formed on the source electrode 105 and the drain electrode 106, respectively.
  • a finger-shaped source electrode 105 and a drain electrode 106 are separately formed on the second nitride semiconductor layer, and between the source electrode 105 and the drain electrode 106.
  • a finger-shaped gate electrode 107 is formed in the drain electrode 106, and the drain electrode 106 is connected to the drain pad 113 via the drain lead-out wiring 110.
  • the source electrode 105 is electrically connected to a plurality of source pads 112 via a source lead-out wiring 109 and a source aggregation wiring 115 extending in a direction perpendicular to the finger direction.
  • the finger direction means the longitudinal direction of the finger-shaped gate electrode.
  • the direction perpendicular to the finger direction may be referred to as a first direction.
  • the gate electrode 107 includes a first gate aggregate wiring 117 extending in a first direction perpendicular to the finger direction, a plurality of second gate aggregation wirings 118, and a third gate aggregation wiring 119 extending in the first direction. It is electrically connected to the gate pads 114 located at both ends or one ends of the third gate aggregate wiring 119, and the plurality of source pads 112 and the second gate aggregation wiring 118 are alternately formed in the first direction.
  • the wiring width of each second gate aggregate wiring 118 in the first direction can be preferably 50 ⁇ m to 1000 ⁇ m.
  • the gate electrode 107, the first gate aggregated wiring 117, the second gate aggregated wiring 118, and the third gate aggregated wiring 119 may be simultaneously formed of the same metal configuration. Further, an ESD protection element 120 using a transistor type diode is formed in the vicinity of the gate pad 114 to prevent ESD destruction. In the ESD protection element 120, the anode is electrically connected to the source aggregation wiring 115, and the cathode is electrically connected to the gate pad 114 (not shown).
  • the source outlet wiring 109 and the drain outlet wiring 110 play a role of drawing current and / or voltage from the source electrode 105 and the drain electrode 106 of the finger portion of the active region 108, respectively.
  • the first to third gate aggregate wirings 117, 118, 119 and the source aggregation wiring 115 play a role of consolidating the current and / or voltage drawn from the gate electrode 107 and the source extraction wiring 109, respectively.
  • the source pad 112, the drain pad 113, and the gate pad 114 are electrically connected to the electric contacts on the leads of the lead frame via the bonding wire.
  • a gate current is supplied from the gate pad to the gate electrode in the active region via a single thin and thin gate aggregate wiring extending in the first direction.
  • the gate current can be supplied through the plurality of second gate aggregate wiring 118 and the wide third gate aggregation wiring 119 extending in the first direction, the gate current from the gate pad 114 to the gate electrode 107 can be supplied.
  • the electrical resistance is reduced and a larger gate current can be supplied.
  • the turn-on switching speed (dV / dt, dI / dt) of a transistor increases as the gate current increases. Therefore, the present disclosure enables high-speed switching operation and miniaturization at the system level.
  • the inductance of the entire gate-aggregated wiring is also reduced, parasitic oscillation due to the formation of a positive feedback circuit can be suppressed, and the parameter margin of the RC circuit consisting of a parallel circuit of R and C (speed-up capacitor) at the gate input section can be improved.
  • the degree of freedom in designing the drive circuit and layout can be improved.
  • the gate current can be increased, it is possible to pass a large pulsed current of several hundred ⁇ s or less through the gate in the product inspection process, which causes defects caused by crystal defects in the vicinity of the gate electrode 107. A screening test that removes the current is possible, and the product quality can be improved.
  • by reducing the resistance of the gate-intensive wiring it is possible to suppress the occurrence of the so-called electromigration phenomenon in which metal atoms move by passing a current through the integrated wiring, and the product life can be improved.
  • FIG. 2 is a plan view of the semiconductor device according to the first modification of the first embodiment.
  • the third gate aggregate wiring 219 and the gate pad 214 can be formed of a material thicker than the first and second gate aggregation wirings 217 and 218.
  • the third gate-intensive wiring 219 and the gate pad 214 may be formed of the same metal as the source-intensive wiring 215, and may be formed of, for example, Au or Cu.
  • the third gate aggregate wiring 219 and the gate pad 214 are electrically connected to each of the plurality of second gate aggregation wirings 218. As a result, the gate aggregation wiring resistance can be further reduced while reducing the chip size.
  • FIG. 3 is a plan view of the semiconductor device according to the second modification of the first embodiment.
  • each source pad 312 can be electrically connected via a plurality of source pad connecting portions 324.
  • Each source pad connecting portion 324 can be formed of the same material as the source pad 312 and the source aggregate wiring 315 via an interlayer film such as SiO2 or SiN on the upper portion of each second gate aggregation wiring 318. It is electrically isolated from the gate aggregate wiring 318 of 2. Since a capacitance is formed in the overlapping portion between the second gate aggregate wiring 318 and the source pad connecting portion via the interlayer film, the gate-source capacitance (Cgs) increases.
  • FIG. 4 is a plan view of the semiconductor device according to the third modification of the first embodiment.
  • the gate pad 414 can be formed in the finger direction with respect to the source pad 412.
  • the source pad 412 is connected to the source terminal of the lead frame via the bonding wire, and the source pad 412, the drain pad 413, and the gate pad 414 are substantially the same height. If the pad height is different, the pressing load when the bonding tool descends fluctuates, and the impact load on the bonding pad causes damage to the bonding pad, the interlayer film under it, and the nitride semiconductor layer. It is necessary to adjust the pressure of the bonding load, but by setting the pads to have substantially the same height as in the present embodiment, such pressure adjustment of the bonding load becomes unnecessary.
  • FIG. 5 is an enlarged view of the gate-intensive wiring of the semiconductor device according to the first embodiment.
  • the first, second, or third gate aggregate wirings 517, 518, and 519 are formed in a plurality of slits 523.
  • This slit preferably has a slit width of 0.1 ⁇ m to 3.0 ⁇ m and a slit spacing of 1 ⁇ m to 10 ⁇ m in the finger direction, and a slit width of 3 ⁇ m to 40 ⁇ m and a slit spacing in the finger vertical direction. It is 1.0 ⁇ m to 10 ⁇ m.
  • each slit may be configured in a grid, staggered, or any other shape.
  • the semiconductor device includes a substrate, a first nitride semiconductor layer on the substrate, a second nitride semiconductor layer on the first nitride semiconductor layer, and the above.
  • the gate-aggregated wiring of 3 is provided, the drain electrode is electrically connected to the drain pad via the drain lead-out wiring, and the source electrode is connected to the source lead-out wiring and the source-intensive wiring.
  • the gate electrode is electrically connected to the plurality of source pads, and the gate electrode is provided via the first gate aggregation wiring, the plurality of second gate aggregation wirings, and the third gate aggregation wiring. It is electrically connected to the gate pad located at both ends or one end of the third gate aggregated wiring, and the plurality of source pads and the plurality of second gate aggregated wiring are alternately formed in the first direction. There is.
  • the gate wiring resistance can be reduced, that is, the resistance component of the first to third gate integrated wiring can be reduced, and high-speed switching operation can be facilitated. It also enables the chip size to be reduced as a semiconductor device.
  • the gate electrode, the first gate aggregate wiring, the second gate aggregation wiring, and the third gate aggregation wiring may be formed of the same metal configuration.
  • the gate wiring resistance can be further reduced.
  • the third gate-intensive wiring and the gate pad may be formed of a material thicker than the first and second gate-intensive wiring.
  • the gate wiring resistance can be further reduced.
  • the semiconductor device may further include a source pad connecting portion, and adjacent source pads in the plurality of source pads may be electrically connected to each other via the source pad connecting portion.
  • the Cgs / Cgd ratio (that is, the ratio of the gate-drain capacitance Cgd to the gate-source capacitance Cgs) can be improved while reducing the resistance of the entire gate wiring, and self-turn-on can be suppressed. ..
  • the source pad, the drain pad, and the gate pad may be substantially the same height with respect to the substrate.
  • the degree of freedom in arranging the gate wire can be improved.
  • the source pad may be a pad for bonding the bonding wire.
  • the manufacturing process can be simplified.
  • the source pad, the drain pad, and the gate pad may be substantially the same height with respect to the substrate.
  • the gate-intensive wiring may have a plurality of slits.
  • the width of the slit is 0.1 ⁇ m to 3.0 ⁇ m in the longitudinal direction, the distance between the slits is 1 ⁇ m to 10 ⁇ m, and the width of the slit is 3 ⁇ m to 3 ⁇ m in the first direction. It may be 40 ⁇ m and the slit spacing may be 1.0 ⁇ m to 10 ⁇ m.
  • FIG. 6A is a plan view of the nitride semiconductor device of the second embodiment.
  • FIG. 6B is a cross-sectional view taken along the line VIb-VIb in FIG. 6A.
  • a buffer layer 602 (for example, GaN, AlGaN, which is a group III nitride semiconductor) is placed on a substrate 601 (for example, a substrate such as Si, Sapphire, SiC, GaN, AlN, etc.).
  • a first nitride semiconductor layer 603 (in addition, for example, Group III nitride semiconductors such as InGaN, AlGaN, AlInGaN, etc.) having a single layer or a plurality of layers such as AlN, InGaN, AlInGaN, etc.
  • a second nitride semiconductor layer 604 made of AlGaN (in addition, for example, GaN, InGaN, AlGaN, AlN, AlInGaN, which are Group III nitride semiconductors, etc.). May be good) is formed.
  • the second nitride semiconductor layer 604 has a larger bandgap than the first nitride semiconductor layer 603.
  • the AlGaN / GaN interface is due to the effects of piezopolarization and spontaneous polarization generated from the lattice constant difference between AlGaN and GaN.
  • a high-concentration two-dimensional electron gas (2DEG) layer (not shown) is formed on the GaN layer side in the vicinity.
  • the region where this two-dimensional electron gas is formed is the active region 608 of FIG. 6A.
  • the active region 608 includes a long finger portion having a long finger length of the transistor and a short finger portion having a short finger length of the transistor.
  • a source electrode 605 and a drain electrode 606 are separately formed on the second nitride semiconductor layer 604.
  • the source electrode 605 and the drain electrode 606 are made of metals such as Ti, Al, Mo, and Hf that are in ohmic contact with any one of the two-dimensional electron gas layer, the second nitride semiconductor layer 604, and the first nitride semiconductor layer 603.
  • the gate electrode 607 is formed on the second nitride semiconductor layer 604 between the source electrode 605 and the drain electrode 606.
  • the gate electrode 607 may be an electrode in which one or two or more metals such as Ti, Ni, Pd, Pt, Au, W, WSi, Ta, TiN, Al, Mo, Hf, and Zr are combined.
  • P-type nitride containing p-type impurities (Mg, Zn, C, etc.) between at least one of the source electrode 605, the drain electrode 606, and the gate electrode 607 and the second nitride semiconductor layer 604.
  • a physical semiconductor layer may be formed, and at least one of the source electrode 605, the drain electrode 606, and the gate electrode 607 is in direct contact with the p-type nitride semiconductor layer and the second nitride semiconductor layer 604. It may be formed so as to (not shown).
  • a source outlet wiring 609 and a drain outlet wiring 610 made of, for example, Au or Al are formed on the source electrode 605 and the drain electrode 606, respectively.
  • a finger-shaped source electrode having a long finger length in the long finger portion and a short finger length in the short finger portion on the second nitride semiconductor layer.
  • the 605 and the drain electrode 606 are separated from each other.
  • a finger-shaped gate electrode 607 having a long finger length in the long finger portion and a short finger length in the short finger portion is formed between the source electrode 605 and the drain electrode 606, and the drain electrode 606 provides a drain lead-out wiring 610. It is connected to the drain pad 613 via.
  • the source electrode 605 is electrically connected to the plurality of source pads 612 via the source lead-out wiring 609 and the source aggregation wiring extending in the first direction.
  • the source-aggregated wiring is electrically connected to the source electrodes 605 of both the long-finger portion and the short-finger portion, and at the boundary between the long-finger portion and the short-finger portion, the source-aggregate wiring surrounds the outer periphery of the active region 608 of the long-finger portion. It is formed so as to extend.
  • the gate electrode 607 is provided via a first gate aggregate wiring 617 extending in the first direction, a plurality of second gate aggregation wirings 618, and a third gate aggregation wiring 619 extending in the first direction. It is electrically connected to the gate pads 614 located at both ends or one end of the gate aggregate wiring 619 of 3, and the plurality of source pads 612 and the second gate aggregation wiring 618 are alternately formed in the first direction.
  • the first gate aggregate wiring 617 is electrically connected to the gate electrodes 607 of both the long finger portion and the short finger portion, and the first gate aggregation is performed at the boundary between the long finger portion and the short finger portion, similarly to the source aggregation wiring.
  • the wiring 617 is formed so as to extend so as to surround the outer periphery of the active region 608 of the long finger portion.
  • the wiring width of each second gate aggregate wiring 618 in the first direction can be preferably 50 ⁇ m to 1000 ⁇ m.
  • the gate electrode 607, the first gate aggregated wiring 617, the second gate aggregated wiring 618, and the third gate aggregated wiring 619 may be simultaneously formed of the same metal configuration.
  • an ESD protection element 620 using a transistor type diode is formed in the vicinity of the gate pad 614 to prevent ESD destruction.
  • the source aggregation wiring, the ESD protection element 620, and the gate pad 614 are arranged in this order from the short finger portion in the direction opposite to the finger direction, and are electrically connected to the anode 621 source aggregation wiring of the ESD protection element 620 to protect the ESD. It is electrically connected to the cathode 622 gate pad 614 of the element 620.
  • the source outlet wiring 609 and the drain outlet wiring 610 play a role of drawing current and / or voltage from the source electrode 605 and the drain electrode 606 of the finger portion of the active region 608, respectively.
  • the first to third gate aggregate wirings 617, 618, 619 and the source aggregation wiring 615 play a role of consolidating the current and / or voltage drawn from the gate electrode 607 and the source extraction wiring 609, respectively.
  • the source pad 612, the drain pad 613 and the gate pad 614 are electrically connected to the electric contact on the lead of the lead frame via the bonding wire.
  • a gate current is supplied from the gate pad to the gate electrode in the active region via a single thin and thin gate aggregate wiring extending in the first direction.
  • the gate current can be supplied through the plurality of second gate aggregate wiring 618 and the wide third gate aggregation wiring 619 extending in the first direction, the gate current from the gate pad 614 to the gate electrode 607 can be supplied.
  • the electrical resistance is reduced and a larger gate current can be supplied.
  • the chip size can be further reduced while further reducing the gate aggregation wiring resistance. Since the following configuration examples of the gate-intensive wiring are the same as those in the first embodiment, the description thereof will be omitted.
  • the semiconductor device includes a substrate, a first nitride semiconductor layer on the substrate, a second nitride semiconductor layer on the first nitride semiconductor layer, and the above.
  • a third gate-aggregated wiring, an active region, and an ESD protection element are provided, the drain electrode is electrically connected to the drain pad via the drain extraction wiring, and the source electrode is the source extraction wiring.
  • the gate electrode is electrically connected to the plurality of source pads via the source aggregation wiring, and the gate electrode is the first gate aggregation wiring, the plurality of second gate aggregation wiring, and the third gate aggregation wiring.
  • the active region is provided with a long finger portion and a short finger portion, and the source aggregation wiring, the ESD protection element, and the gate pad are arranged in this order at a position in the longitudinal direction from the short finger portion.
  • the anode of the ESD protection element is electrically connected to the source aggregation wiring, and the cathode of the ESD protection element is electrically connected to the gate pad.
  • the gate wiring resistance can be reduced and high-speed switching operation can be facilitated.
  • the source-intensive wiring that supplies power to the ESD protection element can be reduced, and the chip size can be reduced.
  • FIG. 7A is a plan view of the nitride semiconductor device of the third embodiment.
  • 7B is a cross-sectional view of FIG. 7A.
  • a buffer layer 702 (for example, GaN, AlGaN, which is a group III nitride semiconductor) is placed on a substrate 701 (for example, a substrate such as Si, Sapphire, SiC, GaN, AlN, etc.).
  • a first nitride semiconductor layer 703 (in addition, for example, Group III nitride semiconductors such as InGaN, AlGaN, AlInGaN, etc.) having a single layer or a plurality of layers such as AlN, InGaN, AlInGaN, etc.
  • a second nitride semiconductor layer 704 made of AlGaN (in addition, for example, GaN, InGaN, AlGaN, AlN, AlInGaN, which are Group III nitride semiconductors, etc.). May be good) is formed.
  • the second nitride semiconductor layer 704 has a larger bandgap than the first nitride semiconductor layer 703.
  • the AlGaN / GaN interface is due to the effects of piezopolarization and spontaneous polarization generated from the lattice constant difference between AlGaN and GaN.
  • a high-concentration two-dimensional electron gas (2DEG) layer (not shown) is formed on the GaN layer side in the vicinity.
  • the region where this two-dimensional electron gas is formed is the active region 708 of FIG. 7A.
  • a source electrode 705 and a drain electrode 706 are separately formed on the second nitride semiconductor layer 704.
  • the source electrode 705 and the drain electrode 706 are made of metals such as Ti, Al, Mo, and Hf that are in ohmic contact with any one of the two-dimensional electron gas layer, the second nitride semiconductor layer 704, and the first nitride semiconductor layer 703. It may be composed of one or a combination of two or more electrodes and electrically connected to the two-dimensional electron gas layer of the active region 708.
  • the second nitride semiconductor layer 704 may be formed by using a known ohmic recess technique (not shown). , May be in contact with a part of the first nitride semiconductor layer 703.
  • the gate electrode 707 is formed on the second nitride semiconductor layer 704 between the source electrode 705 and the drain electrode 706.
  • the gate electrode 707 may be an electrode in which one or two or more metals such as Ti, Ni, Pd, Pt, Au, W, WSi, Ta, TiN, Al, Mo, Hf, and Zr are combined.
  • P-type nitride containing p-type impurities (Mg, Zn, C, etc.) between at least one of the source electrode 705, the drain electrode 706, and the gate electrode 707 and the second nitride semiconductor layer 704.
  • a physical semiconductor layer may be formed, and at least one of the source electrode 705, the drain electrode 706, and the gate electrode 707 is in direct contact with the p-type nitride semiconductor layer and the second nitride semiconductor layer 704. It may be formed so as to (not shown).
  • a source outlet wiring 709 and a drain outlet wiring 710 made of, for example, Au or Al are formed on the source electrode 705 and the drain electrode 706, respectively.
  • a finger-shaped source electrode 705 and a drain electrode 706 are separately formed on the second nitride semiconductor layer, and between the source electrode 705 and the drain electrode 706.
  • a finger-shaped gate electrode 707 is formed in the drain electrode 706, and the drain electrode 706 is connected to the drain pad 713 via the drain lead-out wiring 710.
  • the source electrode 705 is electrically connected to a plurality of source pads 712 via the source lead-out wiring 709 and the source aggregation wiring 715 extending in the first direction.
  • the gate electrode 707 is provided via a first gate aggregate wiring 717 extending in the first direction, a plurality of second gate aggregation wirings 718, and a third gate aggregation wiring 719 extending in the first direction. It is electrically connected to the gate pads 714 located at both ends or one end of the gate aggregate wiring 719 of 3, and the plurality of source pads 712 and the second gate aggregation wiring 718 are alternately formed in the first direction.
  • the wiring width of each second gate aggregate wiring 718 in the first direction can be preferably 50 ⁇ m to 7000 ⁇ m.
  • the gate electrode 707, the first gate aggregated wiring 717, the second gate aggregated wiring 718, and the third gate aggregated wiring 719 may be simultaneously formed of the same metal configuration.
  • an ESD protection element 720 by a transistor type diode is formed in the vicinity of the gate pad 714 to prevent ESD destruction.
  • the ESD protection element 720 is electrically connected to the anode 721 source aggregate wiring and electrically connected to the cathode 722 gate aggregation wiring.
  • the cathode 722 is electrically connected to the third gate-aggregated wiring 719, but is electrically connected to at least one of the first, second, or third gate-aggregating wirings 717, 718, and 719. It may be connected.
  • the source outlet wiring 709 and the drain outlet wiring 710 play a role of drawing current and / or voltage from the source electrode 705 and the drain electrode 706 of the finger portion of the active region 708, respectively.
  • the first to third gate aggregate wirings 717, 718, 719 and the source aggregation wiring 715 play a role of consolidating the current and / or voltage drawn from the gate electrode 707 and the source extraction wiring 709, respectively.
  • the source pad 712, the drain pad 713 and the gate pad 714 are electrically connected to the electric contacts on the leads of the lead frame via the bonding wire.
  • a gate current is supplied from the gate pad to the gate electrode in the active region via a single thin and thin gate aggregate wiring extending in the first direction.
  • the gate current can be supplied through the plurality of second gate aggregate wiring 718 and the wide third gate aggregation wiring 719 extending in the first direction, the gate pad 714 to the gate electrode 707 can be supplied.
  • the electrical resistance is reduced and a larger gate current can be supplied.
  • the ESD protection element 720 between each second gate aggregate wiring 718 and each source pad 712, the inactive region can be saved in space, and the chip can be further reduced in gate aggregate wiring resistance. The size can be further reduced. Since the following configuration examples of the gate-intensive wiring are the same as those in the first embodiment, the description thereof will be omitted.
  • the semiconductor device includes a substrate, a first nitride semiconductor layer on the substrate, a second nitride semiconductor layer on the first nitride semiconductor layer, and the above.
  • a source-aggregated wire extending in one direction, a gate pad, a first gate-aggregated wire extending in the first direction, a plurality of second gate-aggregated wires, and a third gate extending in the first direction. It comprises an aggregated wiring, an active region, and an ESD protection element, the drain electrode is electrically connected to the drain pad via the drain outlet wiring, and the source electrode is the source extraction wiring and the said. It is electrically connected to the plurality of source pads via the source aggregation wiring, and the gate electrode is the first gate aggregation wiring, the plurality of second gate aggregation wiring, and the third gate aggregation wiring.
  • the source pad and the gate aggregated wiring are electrically connected to the gate pad located at both ends or one end of the third gate aggregated wiring via the wiring, and the source pad and the gate aggregated wiring are alternately formed in the first direction.
  • the ESD protection element is arranged between the second gate-intensive wiring and the plurality of source pads.
  • the gate wiring resistance can be reduced and high-speed switching operation can be facilitated.
  • the source-intensive wiring that supplies power to the ESD protection element can be reduced, and the chip size can be reduced.
  • FIG. 8A is a cross-sectional view of the semiconductor component of the fourth embodiment.
  • FIG. 8B is a bottom view.
  • the semiconductor chip 825 according to the first to third embodiments is fixed to a die pad portion (a place where the chip is mounted) of the lead frame 827, and the source pad 812 and the source terminal 832 of the lead frame 827, and the gate of the gate pad 814 and the lead frame 827.
  • the terminal 834, the drain pad 813, and the drain terminal 833 of the lead frame 827 are electrically connected via the bonding wire 826, respectively.
  • the semiconductor component is formed by individualizing the semiconductor chip 825 according to the first to third embodiments through a back surface polishing step and a dicing step, and then fixing the semiconductor chip 825 onto the die pad of the lead frame 827 using a conductive paste-like adhesive. It is formed by bonding a wire to a semiconductor pad and lead and sealing it with an epoxy resin molding material.
  • the die attach material 828 may be a conductive paste-like adhesive such as solder paste or silver paste, or may be a non-conductive paste-like adhesive using a resin-based material such as epoxy or polymide.
  • the metal material of the bonding wire 826 may be any one of Au, Cu, Al alloy, pure Al, and others, or a combination thereof.
  • the bonding method may be any one of ball bonding, wedge bonding, etc., or a combination thereof.
  • the form of the bonding member may be any one of a thin wire, a thick wire, a ribbon, a clip, and the like, or a combination thereof.
  • the form of the surface mount type (surface unit device, SMD) package is shown, but the lead insertion type (through hole device, THD) package may be used. Further, there are a plurality of source terminals and one gate terminal, and a plurality of source terminals and one gate terminal may be arranged side by side in the same order.
  • the semiconductor component according to the fourth embodiment includes the above-mentioned semiconductor device and a lead frame
  • the lead frame includes a die pad portion to which the semiconductor device is fixed, a source terminal, and a gate terminal. It has a drain terminal, and the source pad and the source terminal, the gate pad and the gate terminal, and the drain pad and the drain terminal are electrically connected via a bonding wire, respectively.
  • the gate wiring resistance can be reduced and high-speed switching operation can be facilitated.
  • the chip size can be reduced and semiconductor parts can be miniaturized.
  • the semiconductor component is any one of SMD (surface mount device, surface mount type element) and THD (Through-Hole Device, through-hole type element), and there are a plurality of source terminals and the gate terminal. Is one, and the semiconductor component in which the plurality of source terminals and one gate terminal are arranged side by side in the same order is SMD (surface mount device, surface mount type element), THD (Through-Hole Device). , Through-hole type element), there are a plurality of source terminals, there is one gate terminal, and the plurality of source terminals and one gate terminal are arranged in the same order. It may be arranged.
  • FIG. 9 is a cross-sectional view of the semiconductor component of the fifth embodiment.
  • the semiconductor chip 925 according to the first to third embodiments is adhered to the die pad portion, and the source terminal of the source pad 912 and the lead frame 927, the gate terminal of the gate pad 914 and the lead frame 927, and the drain terminal of the drain pad 913 and the lead frame 927. Are electrically connected via bumps 929, respectively.
  • the material of the bump 929 may be any one of Ni, Cu, SnAg, Au, Al, and others, or a combination thereof. Further, there are a plurality of source terminals and one gate terminal, and a plurality of source terminals and one gate terminal may be arranged side by side in the same order.
  • the semiconductor component according to the fifth embodiment includes the above-mentioned semiconductor device, a lead frame having a source terminal, a gate terminal, and a drain terminal, and includes the source pad, the source terminal, and the gate pad.
  • the gate terminal, the drain pad, and the drain terminal are electrically connected to each other via bumps.
  • the gate wiring resistance can be reduced and high-speed switching operation can be facilitated.
  • the chip size can be reduced and semiconductor parts can be miniaturized.
  • the present disclosure is not limited to this embodiment. As long as it does not deviate from the gist of the present disclosure, various modifications that can be conceived by those skilled in the art are applied to this embodiment, and a form constructed by combining components in different embodiments is also within the scope of one or more embodiments. May be included within.
  • the semiconductor device can be used as a switching transistor that operates at a high frequency of 1 MHz or more. Among them, it is particularly applicable to GaN power transistors.

Abstract

半導体装置は、基板（101）と、基板上の第１の窒化物半導体層（103）と、第１の窒化物半導体層上の第２の窒化物半導体層（104）と、第２の窒化物半導体層上のフィンガー状のソース電極（105）と、ソース電極と離隔して配置されたフィンガー状のドレイン電極（106）と、ソース電極とドレイン電極の間に配置されたフィンガー状のゲート電極（107）と、を備え、ゲート電極は、第１のゲート集約配線（117）と、複数の第２のゲート集約配線（118）と、第３のゲート集約配線（119）とを介して、第３のゲート集約配線の両端または一端に位置するゲートパッド（113）に電気的に接続され、複数のソースパッドと複数の第２のゲート集約配線はゲート電極の長手方向と垂直な第１方向に交互に形成されている。

Description

半導体装置およびそれを用いた半導体部品
　本開示は、半導体材料として窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた半導体装置およびそれを用いた半導体部品に関する。
　近年、スイッチング用のパワートランジスタとして窒化物半導体であるＧａＮを用いた電界効果トランジスタ（ＧａＮ－ＦＥＴ）の商品化が進んでいる。ＧａＮ－ＦＥＴとしては、半導体基板上にＧａＮ層をチャネル層、ＡｌＧａＮをバリア層として形成して、これらの２つの層で形成されるヘテロ接合界面に自発分極とピエゾ分極で発生する２次元電子ガスをチャネルとして用いる構造が一般的である。
　ＧａＮ－ＦＥＴは、低損失であり、かつ、ＳｉＣなどと比べても高速スイッチング動作が可能で、システムレベルでの小型化が期待されている。このような構造のＧａＮ－ＦＥＴにおいては、基板と平行方向にチャネル電流が流れることになる。その結果、ＦＥＴにワイヤ等を通して外部電源から電圧を供給したり電流を流したりする、ソースパッド、ドレインパッド、ゲートパッドは、いずれも基板の表面側に形成される。活性領域のトランジスタのソース電極、ドレイン電極、ゲート電極は、それぞれの引き出し配線または集約配線を介して各パッドに電気的に接続される。ＧａＮの高速スイッチング特性を向上させるには、ゲート電極へ供給するゲート電流大きくするために、ゲート集約配線の抵抗を十分小さくすることが必要となる。
米国特許第９５６４５２４号明細書
　しかしながら、従来のＧａＮ－ＦＥＴのレイアウトにおいては、ゲート電極の集約配線は、薄く細いゲート集約配線電極を用いてゲートパッドまで引き出すものであった。特許文献１においても、ゲート電極はゲート引き出し配線を介しては活性領域の外側で束ねられ、さらに活性領域の外周を迂回してゲート集約配線を介してゲート電極パッド層と接続される構成となっている。その結果、大出力化のためにパワートランジスタに含まれる単位トランジスタの数量を多くするにつれ、各単位トランジスタのゲート電極から、窒化物半導体装置に通常は１個または２個存在するゲートパッドに到達するまでのゲート電極の配線長が長くなり、ゲート配線抵抗が大きくなるという課題がある。したがって、特に、大電力用途に向けて、チップサイズが大きくゲート集約配線の配線長が長くなった場合に、ゲート集約配線抵抗が大きくなり、高速のスイッチング特性において改善の余地がある。
　本開示は上記課題に鑑み、ゲート集約配線において、ゲート集約配線とソースワイヤパッドを交互に形成することにより、チップサイズを縮小しつつゲート集約配線抵抗を低減することができる、高速スイッチング動作に適した半導体装置およびそれを用いた半導体部品を提供することを主な目的とする。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　上記課題を解決するために本開示の一態様に係る半導体装置は、基板と、前記基板上の第１の窒化物半導体層と、前記第１の窒化物半導体層上の第２の窒化物半導体層と、前記第２の窒化物半導体層上のフィンガー状のソース電極と、前記第２の窒化物半導体層上に、前記ソース電極と離隔して配置されたフィンガー状のドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたフィンガー状のゲート電極と、ドレインパッドと、ドレイン引き出し配線と、複数のソースパッドと、ソース引き出し配線と、前記基板の平面視においてフィンガー状の前記ゲート電極の長手方向と垂直な第１方向に延伸するソース集約配線と、ゲートパッドと、前記第１方向に延伸する第１のゲート集約配線と、複数の第２のゲート集約配線と、前記第１方向に延伸する第３のゲート集約配線と、を備え、前記ドレイン電極は、前記ドレイン引き出し配線を介して前記ドレインパッドに電気的に接続され、前記ソース電極は、前記ソース引き出し配線と、前記ソース集約配線とを介して前記複数のソースパッドに電気的に接続され、前記ゲート電極は、前記第１のゲート集約配線と、前記複数の第２のゲート集約配線と、前記第３のゲート集約配線とを介して、前記第３のゲート集約配線の両端または一端に位置する前記ゲートパッドに電気的に接続され、前記複数のソースパッドと前記複数の第２のゲート集約配線は前記第１方向に交互に形成されている。
　また、本開示の一態様に係る半導体部品は、上記の半導体装置と、リードフレームとを備え、前記リードフレームは、前記半導体装置が固着されるダイパッド部と、ソース端子と、ゲート端子と、ドレイン端子とを有し、前記ソースパッドと前記ソース端子、前記ゲートパッドと前記ゲート端子、前記ドレインパッドと前記ドレイン端子とが、それぞれボンディングワイヤを介して電気的に接続されている。
　本開示により、チップサイズを縮小しつつ、ゲート集約配線抵抗を低減することができる。
図１Ａは、実施形態１における半導体装置の平面図である。 図１Ｂは、実施形態１における半導体装置の断面図である。 図２は、実施形態１の変形例１における半導体装置の平面図である。 図３は、実施形態１の変形例２における半導体装置の平面図である。 図４は、実施形態１の変形例３における半導体装置の平面図である。 図５は、実施形態１における半導体装置のゲート集約配線の拡大図である。 図６Ａは、実施形態２における半導体装置の平面図である。 図６Ｂは、実施形態２における半導体装置の断面図である。 図７Ａは、実施形態３における半導体装置の平面図である。 図７Ｂは、実施形態３における半導体装置の断面図である。 図８Ａは、実施形態４における半導体部品の断面図である。 図８Ｂは、実施形態４における半導体部品の底面図である。 図９は、実施形態５における半導体部品の断面図である。
　以下、実施の形態について、図面を参照して詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本開示を限定する主旨ではない。また、本開示の実現形態は、現行の独立請求項に限定されるものではなく、他の独立請求項によっても表現され得る。
　（実施形態１）
　図１Ａは実施形態１の窒化物半導体装置の平面図である。図１Ｂは図１Ａにおける、Ｉｂ－Ｉｂ線の断面図である。
　図１Ａおよび図１Ｂの半導体装置は、基板１０１、バッファ層１０２、第１の窒化物半導体層１０３、第２の窒化物半導体層１０４、ソース電極１０５、ドレイン電極１０６、ゲート電極１０７、活性領域１０８、ソース引き出し配線１０９、ドレイン引き出し配線１１０、ソースパッド１１２、ドレインパッド１１３、ゲートパッド１１４、ソース集約配線１１５、第１のゲート集約配線１１７、第２のゲート集約配線１１８、および、第３のゲート集約配線１１９を備える。
　図１Ｂに示すように、基板１０１（例えば、Ｓｉ、Ｓａｐｐｈｉｒｅ、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板であってもよい）の上に、バッファ層１０２（例えばＩＩＩ族窒化物半導体であるＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等の単層もしくは複数層）を有し、その上に、ＧａＮからなる第１の窒化物半導体層１０３（他にも例えばＩＩＩ族窒化物半導体であるＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等であってもよい）を有し、その上に、ＡｌＧａＮからなる第２の窒化物半導体層１０４（他にも例えばＩＩＩ族窒化物半導体であるＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ等であってもよい）が形成されている。第２の窒化物半導体層１０４は、第１の窒化物半導体層１０３よりもバンドギャップが大きい。第２の窒化物半導体層１０４がＡｌＧａＮ、第１の窒化物半導体層１０３がＧａＮであるとした場合、ＡｌＧａＮとＧａＮの格子定数差から発生するピエゾ分極と自発分極の効果により、ＡｌＧａＮ／ＧａＮ界面近傍のＧａＮ層側に高濃度の２次元電子ガス（２ＤＥＧ）層が形成されている。この２次元電子ガスが形成されている領域が図１Ａの活性領域１０８である。第２の窒化物半導体層１０４の上には、ソース電極１０５及びドレイン電極１０６がそれぞれ離間して形成されている。ソース電極１０５及びドレイン電極１０６は、２次元電子ガス層、第２の窒化物半導体層１０４、第１の窒化物半導体層１０３のいずれかにオーミック接触するＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた電極から構成され、活性領域１０８の２次元電子ガス層に電気的に接続されていれば良い。例えば、第２の窒化物半導体層１０４の表面上に形成しても良く、また、既知のオーミックリセス技術を用いて、２次元電子ガス層、第２の窒化物半導体層１０４、第１の窒化物半導体層１０３の一部に接していても良い。ソース電極１０５とドレイン電極１０６との間の第２の窒化物半導体層１０４上にゲート電極１０７が形成される。ゲート電極１０７は、Ｔｉ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ｗ、ＷＳｉ、Ｔａ、ＴｉＮ、Ａｌ、Ｍｏ、Ｈｆ、Ｚｒ等の金属を１つもしくは２つ以上組み合わせた電極であれば良い。
　ソース電極１０５、ドレイン電極１０６、およびゲート電極１０７のうちの少なくとも１つと第２の窒化物半導体層１０４との間には、ｐ型の不純物（Ｍｇ、Ｚｎ、Ｃ等）を含むｐ型の窒化物半導体層が形成されてもよく、またソース電極１０５、ドレイン電極１０６、およびゲート電極１０７のうちの少なくとも１つは、ｐ型の窒化物半導体層および第２の窒化物半導体層１０４と直接接触するように形成されてもよい。ソース電極１０５、ドレイン電極１０６の上に、それぞれ、例えばＡｕまたはＡｌからなるソース引き出し配線１０９、ドレイン引き出し配線１１０が形成される。
　図１Ａに示すように、平面図で見た場合、第２の窒化物半導体層の上にフィンガー状のソース電極１０５とドレイン電極１０６が離隔して形成され、ソース電極１０５とドレイン電極１０６の間にフィンガー状のゲート電極１０７が形成され、ドレイン電極１０６はドレイン引き出し配線１１０を介してドレインパッド１１３に接続される。ソース電極１０５は、ソース引き出し配線１０９と、フィンガー方向と垂直な方向に延伸するソース集約配線１１５とを介して複数のソースパッド１１２に電気接続される。ここで、フィンガー方向とは、フィンガー状のゲート電極の長手方向をいう。以下では、フィンガー方向と垂直な方向を第１方向と呼ぶことがある。
　ゲート電極１０７は、フィンガー方向と垂直な第１方向に延伸する第１のゲート集約配線１１７と、複数の第２のゲート集約配線１１８と、第１方向に延伸する第３のゲート集約配線１１９とを介して、第３のゲート集約配線１１９の両端または一端に位置するゲートパッド１１４に電気接続され、複数のソースパッド１１２と第２のゲート集約配線１１８は第１方向に交互に形成される。各第２のゲート集約配線１１８の第１方向の配線幅は、好ましくは、５０μｍ～１０００μｍとすることができる。ゲート電極１０７、第１のゲート集約配線１１７、第２のゲート集約配線１１８、第３のゲート集約配線１１９は、同一の金属構成で同時に形成されていてもよい。また、ゲートパッド１１４近傍にはＥＳＤ破壊を防止するための、トランジスタ型ダイオードによるＥＳＤ保護素子１２０が形成されている。ＥＳＤ保護素子１２０はアノードがソース集約配線１１５に電気的に接続され、カソードがゲートパッド１１４に電気的に接続されている（図示せず）。
　ここで、ソース引き出し配線１０９、ドレイン引き出し配線１１０は、それぞれ活性領域１０８のフィンガー部分のソース電極１０５、ドレイン電極１０６から電流および／または電圧を引き出す役割を果たす。また、第１から第３のゲート集約配線１１７，１１８，１１９、ソース集約配線１１５は、それぞれゲート電極１０７、ソース引き出し配線１０９から引き出した電流および／または電圧を集約する役割を果たす。またソースパッド１１２、ドレインパッド１１３およびゲートパッド１１４は、ボンディングワイヤを介してリードフレームのリード上の電気接点と電気的に接続される。
　上記のような構成とすることにより、特許文献１のように、ゲートパッドから、第１方向に延伸する細くて薄い単一のゲート集約配線を介して活性領域のゲート電極にゲート電流を供給する場合に比べて、複数の第２のゲート集約配線１１８、第１方向に延伸する幅の広い第３のゲート集約配線１１９を介してゲート電流を供給できるため、ゲートパッド１１４からゲート電極１０７までの電気抵抗が小さくなり、より大きいゲート電流を供給することができる。一般に、トランジスタのターンオンのスイッチング速度（ｄＶ／ｄｔ、ｄＩ／ｄｔ）は、ゲート電流が大きいほど大きくなるため、本開示により、高速スイッチング動作が可能となり、システムレベルでの小型化が可能となる。また、ゲート集約配線全体のインダクタンスも低下するため、正帰還回路の形成による寄生発振を抑制でき、ゲート入力部におけるＲとＣ（スピードアップコンデンサ）の並列回路からなるＲＣ回路のパラメータマージンの向上や、駆動回路、レイアウトの設計自由度向上が可能となる。また、ゲート電流を大きくすることができるため、製品の検査工程において、ゲートに数１００μｓ以下のパルス状の大電流を流すことが可能となり、これにより、ゲート電極１０７近傍の結晶欠陥に起因する不良を除去するスクリーニング試験が可能となり、製品品質を向上できる。また、ゲート集約配線の抵抗の低下により、集積配線に電流を流すことにより金属原子が移動する、いわゆるエレクトロマイグレーション現象の発生を抑制でき、製品寿命を向上できる。
　次に実施形態１の変形例１について説明する。
　図２は、実施形態１の変形例１における半導体装置の平面図である。図２に示すように、第３のゲート集約配線２１９およびゲートパッド２１４は、第１および第２のゲート集約配線２１７、２１８よりも厚い材料で形成することができる。例えば、第３のゲート集約配線２１９およびゲートパッド２１４は、ソース集約配線２１５と同じ金属で形成されてもよく、例えばＡｕまたはＣｕから形成されてもよい。第３のゲート集約配線２１９およびゲートパッド２１４は、複数の第２のゲート集約配線２１８とそれぞれ電気的に接続される。これにより、チップサイズを縮小しつつ、ゲート集約配線抵抗をさらに低減することができる。
　次に実施形態１の変形例２について説明する。
　図３は、実施形態１の変形例２における半導体装置の平面図である。図３に示すように、各ソースパッド３１２は、複数のソースパッド連結部３２４を介して電気的に接続することができる。各ソースパッド連結部３２４は、各第２のゲート集約配線３１８の上部にＳｉＯ２やＳｉＮなどの層間膜を介してソースパッド３１２およびソース集約配線３１５と同一の材料により構成することができ、各第２のゲート集約配線３１８と電気的に絶縁されている。第２のゲート集約配線３１８とソースパッド連結部との間のオーバーラップ部分には、層間膜を介して容量が形成されるため、ゲート・ソース間容量（Ｃｇｓ）が増加する。一般に、スイッチング時に電圧の時間に対する変化ｄｖ／ｄｔによってＦＥＴのゲート・ドレイン間容量Ｃｇｄとゲート・ソース間容量Ｃｇｓの比Ｃｇｓ／Ｃｇｄ比が小さいと、ゲートに電圧が発生し、セルフターンオン現象を引き起こし、この誤動作により破壊に至る場合がある。本開示の構成により、ゲート集約配線全体の抵抗を低減しつつ、Ｃｇｓ／Ｃｇｄ比を向上させ、セルフターンオンを防止することができる。
　次に実施形態１の変形例３について説明する。
　図４は、実施形態１の変形例３における半導体装置の平面図である。図４に示すように、ゲートパッド４１４は、ソースパッド４１２よりもフィンガー方向に形成することができる。これによりゲート集約配線抵抗を低減しつつ、半導体チップ側のゲートワイヤのパッケージ設計の自由度を向上することができ、また、ソースパッド４１２領域を離隔することにより、歩留まりよくワイヤボンディングを実施することができる。
　また、本実施形態では、ソースパッド４１２はボンディングワイヤを介してリードフレームのソース端子と接続され、また、ソースパッド４１２とドレインパッド４１３とゲートパッド４１４とが、実質的に同じ高さである。パッド高さが異なると、ボンディングツールが下降する際の押しつけ荷重が変動することにより、ボンディングパッドへの衝撃荷重によって、ボンディングパッドや、その下の層間膜、窒化物半導体層の破損が生じるため、ボンディング荷重の押圧調整などが必要となるが、本実施形態のように各パッドを実質的に同じ高さとすることにより、このようなボンディング荷重の押圧調整が不要となる。
　次に、ゲート集約配線の具体例について説明する。
　図５は、実施形態１における半導体装置のゲート集約配線の拡大図である。図５に示すように、第１、第２、または第３のゲート集約配線５１７、５１８、５１９には、複数のスリット５２３に形成されている。このスリットは、好ましくは、フィンガー方向において、スリットの幅が０．１μｍ～３．０μｍ、スリットの間隔が１μｍ～１０μｍであり、フィンガー垂直方向において、スリットの幅が３μｍ～４０μｍ、スリットの間隔が１．０μｍ～１０μｍである。このようなスリット構成を採用することにより、ゲート集約配線抵抗を低減しつつ、集約配線への応力分散が可能となり、たとえば熱ストレスが印加された場合の集約配線金属の塑性変形を緩和することができ、また、ＰＫＧ樹脂からの圧縮応力や集約配線端部に複数の応力集中点が生じて、これが近接して結合することによるクラック発生を防止することができる。各スリットは、格子状、千鳥状、またはその他の任意の形状で構成されていてもよい。
　以上のように実施の形態１に係る半導体装置は、基板と、前記基板上の第１の窒化物半導体層と、前記第１の窒化物半導体層上の第２の窒化物半導体層と、前記第２の窒化物半導体層上のフィンガー状のソース電極と、前記第２の窒化物半導体層上に、前記ソース電極と離隔して配置されたフィンガー状のドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたフィンガー状のゲート電極と、ドレインパッドと、ドレイン引き出し配線と、複数のソースパッドと、ソース引き出し配線と、前記基板の平面視においてフィンガー状の前記ゲート電極の長手方向と垂直な第１方向に延伸するソース集約配線と、ゲートパッドと、前記第１方向に延伸する第１のゲート集約配線と、複数の第２のゲート集約配線と、前記第１方向に延伸する第３のゲート集約配線と、を備え、前記ドレイン電極は、前記ドレイン引き出し配線を介して前記ドレインパッドに電気的に接続され、前記ソース電極は、前記ソース引き出し配線と、前記ソース集約配線とを介して前記複数のソースパッドに電気的に接続され、前記ゲート電極は、前記第１のゲート集約配線と、前記複数の第２のゲート集約配線と、前記第３のゲート集約配線とを介して、前記第３のゲート集約配線の両端または一端に位置する前記ゲートパッドに電気的に接続され、前記複数のソースパッドと前記複数の第２のゲート集約配線は前記第１方向に交互に形成されている。
　これによれば、ゲート配線抵抗を低減、つまり、第１から第３のゲート集約配線の抵抗成分を小さくすることができ、高速なスイッチング動作を容易にすることができる。また、半導体装置としてのチップサイズの縮小を可能にする。
　例えば、前記ゲート電極、前記第１のゲート集約配線、前記第２のゲート集約配線、前記第３のゲート集約配線は、同一の金属構成で形成されてもよい。
　これによれば、ゲート配線抵抗をさらに低減することができる。
　例えば、前記第３のゲート集約配線および前記ゲートパッドが、前記第１および第２のゲート集約配線より厚い材料で形成されてもよい。
　これによれば、ゲート配線抵抗をさらに低減することができる。
　例えば、半導体装置は、さらに、ソースパッド連結部を備え、前記複数のソースパッドにおいて隣り合うソースパッド同士が、前記ソースパッド連結部を介して電気的に接続されてもよい。
　これによれば、ゲート配線全体の抵抗を低減しつつ、Ｃｇｓ／Ｃｇｄ比（つまり、ゲート・ドレイン間容量Ｃｇｄとゲート・ソース間容量Ｃｇｓの比）を向上させ、セルフターンオンを抑制することができる。
　例えば、前記ソースパッドと前記ドレインパッドと前記ゲートパッドとが、前記基板に対して実質的に同じ高さでもよい。
　これによれば、ゲートワイヤの配置自由度を向上させることができる。
　例えば、前記ソースパッドが、ボンディングワイヤをボンディングするためのパッドでもよい。
　これによれば、ソース集約配線とソースパッドとをビアで接続しないので、製造工程を簡略化できる。
　例えば、前記ソースパッドと前記ドレインパッドと前記ゲートパッドとが、前記基板に対して実質的に同じ高さでもよい。
　これによれば、ワイヤボンディングによるダメージを抑制することができる。
　例えば、前記ゲート集約配線は、複数のスリットを有していてもよい。
　これによれば、クラックの発生を抑制することができる。
　例えば、前記半導体装置の平面視で、前記長手方向において、前記スリットの幅が０．１μｍ～３．０μｍ、スリットの間隔が１μｍ～１０μｍであり、前記第１方向において、スリットの幅が３μｍ～４０μｍ、スリットの間隔が１．０μｍ～１０μｍであってもよい。
　これによれば、クラックの発生を抑制することができる。
　（実施形態２）
　図６Ａは実施形態２の窒化物半導体装置の平面図である。図６Ｂは図６Ａにおける、ＶＩｂ－ＶＩｂ線の断面図である。
　図６Ｂに示すように、基板６０１（例えば、Ｓｉ、Ｓａｐｐｈｉｒｅ、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板であってもよい）の上に、バッファ層６０２（例えばＩＩＩ族窒化物半導体であるＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等の単層もしくは複数層）を有し、その上に、ＧａＮからなる第１の窒化物半導体層６０３（他にも例えばＩＩＩ族窒化物半導体であるＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等であってもよい）を有し、その上に、ＡｌＧａＮからなる第２の窒化物半導体層６０４（他にも例えばＩＩＩ族窒化物半導体であるＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ等であってもよい）が形成されている。第２の窒化物半導体層６０４は、第１の窒化物半導体層６０３よりもバンドギャップが大きい。第２の窒化物半導体層６０４がＡｌＧａＮ、第１の窒化物半導体層６０３がＧａＮであるとした場合、ＡｌＧａＮとＧａＮの格子定数差から発生するピエゾ分極と自発分極の効果により、ＡｌＧａＮ／ＧａＮ界面近傍のＧａＮ層側に高濃度の２次元電子ガス（２ＤＥＧ）層（図示せず）が形成されている。この２次元電子ガスが形成されている領域が図６Ａの活性領域６０８である。活性領域６０８は、トランジスタのフィンガー長が長い長フィンガー部とトランジスタのフィンガー長が短い短フィンガー部とを含む。第２の窒化物半導体層６０４の上には、ソース電極６０５及びドレイン電極６０６がそれぞれ離間して形成されている。ソース電極６０５及びドレイン電極６０６は、２次元電子ガス層、第２の窒化物半導体層６０４、第１の窒化物半導体層６０３のいずれかにオーミック接触するＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた電極から構成され、活性領域６０８の２次元電子ガス層に電気的に接続されていれば良い。例えば、第２の窒化物半導体層６０４の表面上に形成しても良く、また、既知のオーミックリセス技術（図示せず）を用いて、２次元電子ガス層、第２の窒化物半導体層６０４、第１の窒化物半導体層６０３の一部に接していても良い。ソース電極６０５とドレイン電極６０６との間の第２の窒化物半導体層６０４上にゲート電極６０７が形成される。ゲート電極６０７は、Ｔｉ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ｗ、ＷＳｉ、Ｔａ、ＴｉＮ、Ａｌ、Ｍｏ、Ｈｆ、Ｚｒ等の金属を１つもしくは２つ以上組み合わせた電極であれば良い。
　ソース電極６０５、ドレイン電極６０６、およびゲート電極６０７のうちの少なくとも１つと第２の窒化物半導体層６０４との間には、ｐ型の不純物（Ｍｇ、Ｚｎ、Ｃ等）を含むｐ型の窒化物半導体層が形成されてもよく、またソース電極６０５、ドレイン電極６０６、およびゲート電極６０７のうちの少なくとも１つは、ｐ型の窒化物半導体層および第２の窒化物半導体層６０４と直接接触するように形成されてもよい（図示せず）。ソース電極６０５、ドレイン電極６０６の上に、それぞれ、例えばＡｕまたはＡｌからなるソース引き出し配線６０９、ドレイン引き出し配線６１０が形成される。
　図６Ａに示すように、平面図で見た場合、第２の窒化物半導体層の上に、長フィンガー部にはフィンガー長が長い、短フィンガー部にはフィンガー長が短い、フィンガー状のソース電極６０５とドレイン電極６０６が離隔して形成される。ソース電極６０５とドレイン電極６０６の間に、長フィンガー部にはフィンガー長の長い、短フィンガー部にはフィンガー長の短い、フィンガー状のゲート電極６０７が形成され、ドレイン電極６０６はドレイン引き出し配線６１０を介してドレインパッド６１３に接続される。ソース電極６０５は、ソース引き出し配線６０９と、第１方向に延伸するソース集約配線とを介して複数のソースパッド６１２に電気接続される。ソース集約配線は、長フィンガー部および短フィンガー部の両方のソース電極６０５と電気接続され、長フィンガー部および短フィンガー部の境界では、ソース集約配線は、長フィンガー部の活性領域６０８の外周を囲むように延在して形成される。
　ゲート電極６０７は、第１方向に延伸する第１のゲート集約配線６１７と、複数の第２のゲート集約配線６１８と、第１方向に延伸する第３のゲート集約配線６１９とを介して、第３のゲート集約配線６１９の両端または一端に位置するゲートパッド６１４に電気接続され、複数のソースパッド６１２と第２のゲート集約配線６１８は第１方向に交互に形成される。第１のゲート集約配線６１７は、ソース集約配線と同様に、長フィンガー部および短フィンガー部の両方のゲート電極６０７と電気接続され、長フィンガー部および短フィンガー部の境界では、第１のゲート集約配線６１７は、長フィンガー部の活性領域６０８の外周を囲むように延在して形成される。各第２のゲート集約配線６１８の第１方向の配線幅は、好ましくは、５０μｍ～１０００μｍとすることができる。ゲート電極６０７、第１のゲート集約配線６１７、第２のゲート集約配線６１８、第３のゲート集約配線６１９は、同一の金属構成で同時に形成されていてもよい。また、ゲートパッド６１４近傍にはＥＳＤ破壊を防止するための、トランジスタ型ダイオードによるＥＳＤ保護素子６２０が形成されている。短フィンガー部からフィンガー方向と反対側の方向にソース集約配線、ＥＳＤ保護素子６２０、ゲートパッド６１４がこの順序で配置され、ＥＳＤ保護素子６２０のアノード６２１ソース集約配線に電気的に接続され、ＥＳＤ保護素子６２０のカソード６２２ゲートパッド６１４に電気的に接続されている。
　ここで、ソース引き出し配線６０９、ドレイン引き出し配線６１０は、それぞれ活性領域６０８のフィンガー部分のソース電極６０５、ドレイン電極６０６から電流および／または電圧を引き出す役割を果たす。また、第１から第３のゲート集約配線６１７，６１８，６１９、ソース集約配線６１５は、それぞれゲート電極６０７、ソース引き出し配線６０９から引き出した電流および／または電圧を集約する役割を果たす。またソースパッド６１２、ドレインパッド６１３およびゲートパッド６１４は、ボンディングワイヤを介してリードフレームのリード上の電気接点と電気的に接続される。
　上記のような構成とすることにより、特許文献１のように、ゲートパッドから、第１方向に延伸する細くて薄い単一のゲート集約配線を介して活性領域のゲート電極にゲート電流を供給する場合に比べて、複数の第２のゲート集約配線６１８、第１方向に延伸する幅の広い第３のゲート集約配線６１９を介してゲート電流を供給できるため、ゲートパッド６１４からゲート電極６０７までの電気抵抗が小さくなり、より大きいゲート電流を供給することができる。さらに、活性領域６０８を長フィンガー部および短フィンガー部に分け、非活性領域を省スペース化することで、ゲート集約配線抵抗をさらに低減しながら、チップサイズをさらに小さくすることができる。以降のゲート集約配線の構成例は実施形態１と同様であるため、説明を省略する。
　以上のように実施の形態２に係る半導体装置は、基板と、前記基板上の第１の窒化物半導体層と、前記第１の窒化物半導体層上の第２の窒化物半導体層と、前記第２の窒化物半導体層の上のフィンガー状のソース電極と、前記第２の窒化物半導体層上に、前記ソース電極と離隔して配置されたフィンガー状のドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたフィンガー状のゲート電極と、ドレインパッドと、ドレイン引き出し配線と、複数のソースパッドと、ソース引き出し配線と、前記基板の平面視においてフィンガー状の前記ゲート電極の長手方向と垂直な第１方向に延伸するソース集約配線と、ゲートパッドと、前記第１方向に延伸する第１のゲート集約配線と、複数の第２のゲート集約配線と、前記第１方向に延伸する第３のゲート集約配線と、活性領域と、ＥＳＤ保護素子と、を備え、前記ドレイン電極は前記ドレイン引き出し配線を介して前記ドレインパッドに電気的に接続され、前記ソース電極は、前記ソース引き出し配線と、前記ソース集約配線とを介して前記複数のソースパッドに電気的に接続され、前記ゲート電極は、前記第１のゲート集約配線と、複数の第２のゲート集約配線と、前記第３のゲート集約配線とを介して、前記第３のゲート集約配線の両端または一端に位置する前記ゲートパッドに電気接続され、前記複数のソースパッドと前記複数の第２のゲート集約配線は前記第１方向に交互に形成され、前記活性領域が長フィンガー部と短フィンガー部とを備え、前記短フィンガー部から前記長手方向の位置に前記ソース集約配線、前記ＥＳＤ保護素子、前記ゲートパッドがこの順序で配置され、前記ＥＳＤ保護素子のアノードが前記ソース集約配線に電気的に接続され、前記ＥＳＤ保護素子のカソードが前記ゲートパッドに電気的に接続されている。
　これによれば、ゲート配線抵抗を低減することができ、高速なスイッチング動作を容易にすることができる。また、ＥＳＤ保護素子に給電するソース集約配線を縮小でき、チップサイズの縮小を可能にする。
　（実施形態３）
　図７Ａは実施形態３の窒化物半導体装置の平面図である。図７Ｂは図７Ａの断面図である。
　図７Ｂに示すように、基板７０１（例えば、Ｓｉ、Ｓａｐｐｈｉｒｅ、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板であってもよい）の上に、バッファ層７０２（例えばＩＩＩ族窒化物半導体であるＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等の単層もしくは複数層）を有し、その上に、ＧａＮからなる第１の窒化物半導体層７０３（他にも例えばＩＩＩ族窒化物半導体であるＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等であってもよい）を有し、その上に、ＡｌＧａＮからなる第２の窒化物半導体層７０４（他にも例えばＩＩＩ族窒化物半導体であるＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ等であってもよい）が形成されている。第２の窒化物半導体層７０４は、第１の窒化物半導体層７０３よりもバンドギャップが大きい。第２の窒化物半導体層７０４がＡｌＧａＮ、第１の窒化物半導体層７０３がＧａＮであるとした場合、ＡｌＧａＮとＧａＮの格子定数差から発生するピエゾ分極と自発分極の効果により、ＡｌＧａＮ／ＧａＮ界面近傍のＧａＮ層側に高濃度の２次元電子ガス（２ＤＥＧ）層（図示せず）が形成されている。この２次元電子ガスが形成されている領域が図７Ａの活性領域７０８である。第２の窒化物半導体層７０４の上には、ソース電極７０５及びドレイン電極７０６がそれぞれ離間して形成されている。ソース電極７０５及びドレイン電極７０６は、２次元電子ガス層、第２の窒化物半導体層７０４、第１の窒化物半導体層７０３のいずれかにオーミック接触するＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた電極から構成され、活性領域７０８の２次元電子ガス層に電気的に接続されていれば良い。例えば、第２の窒化物半導体層７０４の表面上に形成しても良く、また、既知のオーミックリセス技術（図示せず）を用いて、２次元電子ガス層、第２の窒化物半導体層７０４、第１の窒化物半導体層７０３の一部に接していても良い。ソース電極７０５とドレイン電極７０６との間の第２の窒化物半導体層７０４上にゲート電極７０７が形成される。ゲート電極７０７は、Ｔｉ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ｗ、ＷＳｉ、Ｔａ、ＴｉＮ、Ａｌ、Ｍｏ、Ｈｆ、Ｚｒ等の金属を１つもしくは２つ以上組み合わせた電極であれば良い。
　ソース電極７０５、ドレイン電極７０６、およびゲート電極７０７のうちの少なくとも１つと第２の窒化物半導体層７０４との間には、ｐ型の不純物（Ｍｇ、Ｚｎ、Ｃ等）を含むｐ型の窒化物半導体層が形成されてもよく、またソース電極７０５、ドレイン電極７０６、およびゲート電極７０７のうちの少なくとも１つは、ｐ型の窒化物半導体層および第２の窒化物半導体層７０４と直接接触するように形成されてもよい（図示せず）。ソース電極７０５、ドレイン電極７０６の上に、それぞれ、例えばＡｕまたはＡｌからなるソース引き出し配線７０９、ドレイン引き出し配線７１０が形成される。
　図７Ａに示すように、平面図で見た場合、第２の窒化物半導体層の上にフィンガー状のソース電極７０５とドレイン電極７０６が離隔して形成され、ソース電極７０５とドレイン電極７０６の間にフィンガー状のゲート電極７０７が形成され、ドレイン電極７０６はドレイン引き出し配線７１０を介してドレインパッド７１３に接続される。ソース電極７０５は、ソース引き出し配線７０９と、第１方向に延伸するソース集約配線７１５とを介して複数のソースパッド７１２に電気接続される。
　ゲート電極７０７は、第１方向に延伸する第１のゲート集約配線７１７と、複数の第２のゲート集約配線７１８と、第１方向に延伸する第３のゲート集約配線７１９とを介して、第３のゲート集約配線７１９の両端または一端に位置するゲートパッド７１４に電気接続され、複数のソースパッド７１２と第２のゲート集約配線７１８は第１方向に交互に形成される。各第２のゲート集約配線７１８の第１方向の配線幅は、好ましくは、５０μｍ～７０００μｍとすることができる。ゲート電極７０７、第１のゲート集約配線７１７、第２のゲート集約配線７１８、第３のゲート集約配線７１９は、同一の金属構成で同時に形成されていてもよい。また、各第２のゲート集約配線７１８と各ソースパッド７１２の間には、ゲートパッド７１４近傍にはＥＳＤ破壊を防止するための、トランジスタ型ダイオードによるＥＳＤ保護素子７２０が形成されている。ＥＳＤ保護素子７２０はアノード７２１ソース集約配線に電気的に接続され、カソード７２２ゲート集約配線に電気的に接続されている。図７Ａでは、カソード７２２第３のゲート集約配線７１９に電気的に接続されているが、第１、第２、または第３のゲート集約配線７１７、７１８、７１９のうちの少なくとも１つと電気的に接続されてもよい。
　ここで、ソース引き出し配線７０９、ドレイン引き出し配線７１０は、それぞれ活性領域７０８のフィンガー部分のソース電極７０５、ドレイン電極７０６から電流および／または電圧を引き出す役割を果たす。また、第１から第３のゲート集約配線７１７，７１８，７１９、ソース集約配線７１５は、それぞれゲート電極７０７、ソース引き出し配線７０９から引き出した電流および／または電圧を集約する役割を果たす。またソースパッド７１２、ドレインパッド７１３およびゲートパッド７１４は、ボンディングワイヤを介してリードフレームのリード上の電気接点と電気的に接続される。
　上記のような構成とすることにより、特許文献１のように、ゲートパッドから、第１方向に延伸する細くて薄い単一のゲート集約配線を介して活性領域のゲート電極にゲート電流を供給する場合に比べて、複数の第２のゲート集約配線７１８、第１方向に延伸する幅の広い第３のゲート集約配線７１９を介してゲート電流を供給できるため、ゲートパッド７１４からゲート電極７０７までの電気抵抗が小さくなり、より大きいゲート電流を供給することができる。さらに、各第２のゲート集約配線７１８と各ソースパッド７１２の間にＥＳＤ保護素子７２０形成することにより、非活性領域を省スペース化することができ、ゲート集約配線抵抗をさらに低減しながら、チップサイズをさらに小さくすることができる。以降のゲート集約配線の構成例は実施形態１と同様であるため、説明を省略する。
　以上のように実施の形態３に係る半導体装置は、基板と、前記基板上の第１の窒化物半導体層と、前記第１の窒化物半導体層上の第２の窒化物半導体層と、前記第２の窒化物半導体層上のフィンガー状のソース電極と、前記第２の窒化物半導体層上に、前記ソース電極と離隔して配置されたドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたフィンガー状のゲート電極と、ドレインパッドと、ドレイン引き出し配線と、複数のソースパッドと、ソース引き出し配線と、前記基板の平面視においてフィンガー状の前記ゲート電極の長手方向と垂直な第１方向に延伸するソース集約配線と、ゲートパッドと、前記第１方向に延伸する第１のゲート集約配線と、複数の第２のゲート集約配線と、前記第１方向に延伸する第３のゲート集約配線と、活性領域と、ＥＳＤ保護素子と、を備え、前記ドレイン電極は、前記ドレイン引き出し配線を介して前記ドレインパッドに電気的に接続され、前記ソース電極は、前記ソース引き出し配線と、前記ソース集約配線とを介して前記複数のソースパッドに電気的に接続され、前記ゲート電極は、前記第１のゲート集約配線と、前記複数の第２のゲート集約配線と、前記第３のゲート集約配線とを介して、前記第３のゲート集約配線の両端または一端に位置する前記ゲートパッドに電気接続され、前記ソースパッドと前記ゲート集約配線は前記第１方向に交互に形成され、前記複数の第２のゲート集約配線と、前記複数のソースパッドとの間に前記ＥＳＤ保護素子がそれぞれ配置されている。
　これによれば、ゲート配線抵抗を低減することができ、高速なスイッチング動作を容易にすることができる。また、ＥＳＤ保護素子に給電するソース集約配線を縮小でき、チップサイズの縮小を可能にする。
　（実施形態４）
　図８Ａは実施形態４の半導体部品の断面図である。図８Ｂは底面図である。実施形態１～３に記載の半導体チップ８２５がリードフレーム８２７のダイパッド部（チップをマウントする場所）に固着され、ソースパッド８１２とリードフレーム８２７のソース端子８３２、ゲートパッド８１４とリードフレーム８２７のゲート端子８３４、ドレインパッド８１３とリードフレーム８２７のドレイン端子８３３が、それぞれボンディングワイヤ８２６を介して電気的に接続されている。
　半導体部品は、実施形態１～３に記載の半導体チップ８２５を裏面研磨工程、ダイシング工程を経て個片化した後、導電性ペースト状接着剤を用いてリードフレーム８２７のダイパッド上に固着して、半導体のパッドおよびリードにワイヤをボンディングし、エポキシ樹脂成形材で封止することにより形成される。
　ダイアタッチ材８２８は、半田ペーストや銀ペーストなどの導電性ペースト状接着剤であってもよく、エポキシ、ポリミイドなどの樹脂系材質を用いた非導電性ペースト状接着剤であってもよい。ボンディングワイヤ８２６の金属材料はＡｕ、Ｃｕ、Ａｌ合金、純Ａｌ、その他のうちのいずれか１つ、またはそれらの組み合わせであってもよい。ボンディング方法は、ボールボンディング、ウェッジボンディング、その他のうちのいずれか１つ、またはそれらの組み合わせであってもよい。ボンディング部材の形態は、細線ワイヤ、太線ワイヤ、リボン、クリップ、その他のうちのいずれか１つ、またはそれらの組み合わせであってもよい。図では表面実装型（ｓｕｒｆａｃｅ　ｍｏｕｎｔ　ｄｅｖｉｃｅ，ＳＭＤ）のパッケージの形態を示したが、リード挿入型（ｔｈｒｏｕｇｈ　ｈｏｌｅ　ｄｅｖｉｃｅ，ＴＨＤ）のパッケージであってもよい。また、ソース端子は複数あり、ゲート端子は１つであり、複数のソース端子と、１つのゲート端子が同順に並んで配置されていてもよい。
　このような構成とすることにより、チップサイズを縮小しつつ、ゲート集約配線抵抗を低減した半導体部品を提供することができる。
　以上のように実施の形態４に係る半導体部品は、上記の半導体装置と、リードフレームとを備え、前記リードフレームは、前記半導体装置が固着されるダイパッド部と、ソース端子と、ゲート端子と、ドレイン端子とを有し、前記ソースパッドと前記ソース端子、前記ゲートパッドと前記ゲート端子、前記ドレインパッドと前記ドレイン端子とが、それぞれボンディングワイヤを介して電気的に接続されている。
　これによれば、ゲート配線抵抗を低減することができ、高速なスイッチング動作を容易にすることができる。また、チップサイズの縮小を可能にし、半導体部品の小型化を可能にする。
　例えば、前記半導体部品はＳＭＤ（ｓｕｒｆａｃｅ　ｍｏｕｎｔ　ｄｅｖｉｃｅ、表面実装型素子）、ＴＨＤ（Ｔｈｒｏｕｇｈ－Ｈｏｌｅ　Ｄｅｖｉｃｅ、スルーホール型素子）のうちのいずれか１つであり、前記ソース端子は複数あり、前記ゲート端子は１つであり、複数の前記ソース端子と、１つの前記ゲート端子とが同順に並んで配置されている前記半導体部品はＳＭＤ（ｓｕｒｆａｃｅ　ｍｏｕｎｔ　ｄｅｖｉｃｅ、表面実装型素子）、ＴＨＤ（Ｔｈｒｏｕｇｈ－Ｈｏｌｅ　Ｄｅｖｉｃｅ、スルーホール型素子）のうちのいずれか１つであり、前記ソース端子は複数あり、前記ゲート端子は１つであり、複数の前記ソース端子と、１つの前記ゲート端子とが同順に並んで配置されていてもよい。
　これによれば、半導体部品の小型化を可能にする。
　（実施形態５）
　図９は実施形態５の半導体部品の断面図である。実施形態１～３に記載の半導体チップ９２５がダイパッド部に接着され、ソースパッド９１２とリードフレーム９２７のソース端子、ゲートパッド９１４とリードフレーム９２７のゲート端子、ドレインパッド９１３とリードフレーム９２７のドレイン端子が、それぞれバンプ９２９を介して電気的に接続されている。
　このようなフリップチップ構成では、ワイヤによる配線スペースが不要となり、パッケージも小さくでき、また、電源雑音や配線のインダクタンス，抵抗による損失を低減できる。バンプ９２９の材質はＮｉ、Ｃｕ、ＳｎＡｇ、Ａｕ、Ａｌ、その他のうちのいずれか１つ、またはそれらの組み合わせであってもよい。また、ソース端子は複数あり、ゲート端子は１つであり、複数のソース端子と、１つのゲート端子が同順に並んで配置されていてもよい。
　このような構成とすることにより、チップサイズを縮小しつつ、ゲート集約配線抵抗を低減した半導体部品を提供することができる。
　以上のように実施の形態５に係る半導体部品は、上記の半導体装置と、ソース端子、ゲート端子、および、ドレイン端子を有するリードフレームとを備え、前記ソースパッドと前記ソース端子、前記ゲートパッドと前記ゲート端子、前記ドレインパッドと前記ドレイン端子とが、それぞれバンプを介して電気的に接続されている。
　これによれば、ゲート配線抵抗を低減することができ、高速なスイッチング動作を容易にすることができる。また、チップサイズの縮小を可能にし、半導体部品の小型化を可能にする。
　以上、一つまたは複数の態様に係る半導体装置および半導体部品について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
　本開示にかかる半導体装置においては、特に、１ＭＨｚ以上の高い周波数で動作させるスイッチング用トランジスタとして利用可能である。その中でも特に、ＧａＮパワートランジスタに利用可能である。
１０１、６０１、７０１　基板
１０２、６０２、７０２　バッファ層
１０３、６０３、７０３　第１の窒化物半導体層
１０４、６０４、７０４　第２の窒化物半導体層
１０５、６０５、７０５　ソース電極
１０６、６０６、７０６　ドレイン電極
１０７、６０７、７０７　ゲート電極
１０８、６０８、７０８　活性領域
１０９、６０９、７０９　ソース引き出し配線
１１０、６１０、７１０　ドレイン引き出し配線　
１１２、２１２、３１２、４１２、６１２、７１２　ソースパッド
１１３、２１３、４１３、６１３、７１３　ドレインパッド
１１４、２１４、４１４、６１４、７１４　ゲートパッド
１１５、２１５、３１５、６１５、７１５　ソース集約配線
１１７、２１７、５１７、６１７、７１７　第１のゲート集約配線
１１８、２１８、３１８、５１８、６１８、７１８　第２のゲート集約配線
１１９、２１９、５１９、６１９、７１９　第３のゲート集約配線
１２０、６２０、７２０　ＥＳＤ保護素子
３２４　ソースパッド連結部
６２１、７２１　アノード
６２２、７２２　カソード
５２３　スリット
８２５、９２５　半導体チップ
８２６　ボンディングワイヤ
８２７　リードフレーム
８２８　ダイアタッチ材
９２９　バンプ
６３０　長フィンガー部
６３１　短フィンガー部
８３２　ソース端子
８３３　ドレイン端子
８３４　ゲート端子

Claims (14)

  1. 　基板と、
    　前記基板上の第１の窒化物半導体層と、
    　前記第１の窒化物半導体層上の第２の窒化物半導体層と、
    　前記第２の窒化物半導体層上のフィンガー状のソース電極と、
    　前記第２の窒化物半導体層上に、前記ソース電極と離隔して配置されたフィンガー状のドレイン電極と、
    　前記ソース電極と前記ドレイン電極の間に配置されたフィンガー状のゲート電極と、
    　ドレインパッドと、
    　ドレイン引き出し配線と、
    　複数のソースパッドと、
    　ソース引き出し配線と、
    　前記基板の平面視においてフィンガー状の前記ゲート電極の長手方向と垂直な第１方向に延伸するソース集約配線と、
    　ゲートパッドと、
    　前記第１方向に延伸する第１のゲート集約配線と、
    　複数の第２のゲート集約配線と、
    　前記第１方向に延伸する第３のゲート集約配線と、を備え、
    　前記ドレイン電極は、前記ドレイン引き出し配線を介して前記ドレインパッドに電気的に接続され、
    　前記ソース電極は、前記ソース引き出し配線と、前記ソース集約配線とを介して前記複数のソースパッドに電気的に接続され、
    　前記ゲート電極は、前記第１のゲート集約配線と、前記複数の第２のゲート集約配線と、前記第３のゲート集約配線とを介して、前記第３のゲート集約配線の両端または一端に位置する前記ゲートパッドに電気的に接続され、
    　前記複数のソースパッドと前記複数の第２のゲート集約配線は前記第１方向に交互に形成されている、
    半導体装置。
  2. 　前記ゲート電極、前記第１のゲート集約配線、前記第２のゲート集約配線、前記第３のゲート集約配線は、同一の金属構成で形成されている、
    請求項１に記載の半導体装置。
  3. 　前記第３のゲート集約配線および前記ゲートパッドが、前記第１および第２のゲート集約配線より厚い材料で形成される、
    請求項１または２に記載の半導体装置。
  4. 　さらに、ソースパッド連結部を備え、
    　前記複数のソースパッドにおいて隣り合うソースパッド同士が、前記ソースパッド連結部を介して電気的に接続される、
    請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記ゲートパッドが、前記複数のソースパッドの並び方向ではなく前記長手方向にずれた位置にある、
    請求項１～４のいずれか１項に記載の半導体装置。
  6. 　前記ソースパッドが、ボンディングワイヤをボンディングするためのパッドである、
    請求項１～５のいずれか１項に記載の半導体装置。
  7. 　前記ソースパッドと前記ドレインパッドと前記ゲートパッドとが、前記基板に対して実質的に同じ高さである、
    請求項１～６のいずれか１項に記載の半導体装置。
  8. 　前記ゲート集約配線は、複数のスリットを有する、
    請求項１～７のいずれか１項に記載の半導体装置。
  9. 　前記半導体装置の平面視で、前記長手方向において、前記スリットの幅が０．１μｍ～３．０μｍ、前記スリットの間隔が１μｍ～１０μｍであり、前記第１方向において、前記スリットの幅が３μｍ～４０μｍ、前記スリットの間隔が１．０μｍ～１０μｍである、
    請求項８に記載の半導体装置。
  10. 　基板と、
    　前記基板上の第１の窒化物半導体層と、
    　前記第１の窒化物半導体層上の第２の窒化物半導体層と、
    　前記第２の窒化物半導体層の上のフィンガー状のソース電極と、
    　前記第２の窒化物半導体層上に、前記ソース電極と離隔して配置されたフィンガー状のドレイン電極と、
    　前記ソース電極と前記ドレイン電極の間に配置されたフィンガー状のゲート電極と、
    　ドレインパッドと、
    　ドレイン引き出し配線と、
    　複数のソースパッドと、
    　ソース引き出し配線と、
    　前記基板の平面視においてフィンガー状の前記ゲート電極の長手方向と垂直な第１方向に延伸するソース集約配線と、
    　ゲートパッドと、
    　前記第１方向に延伸する第１のゲート集約配線と、
    　複数の第２のゲート集約配線と、
    　前記第１方向に延伸する第３のゲート集約配線と、
    　活性領域と、
    　ＥＳＤ保護素子と、を備え、
    　前記ドレイン電極は前記ドレイン引き出し配線を介して前記ドレインパッドに電気的に接続され、
    　前記ソース電極は、前記ソース引き出し配線と、前記ソース集約配線とを介して前記複数のソースパッドに電気的に接続され、
    　前記ゲート電極は、前記第１のゲート集約配線と、複数の第２のゲート集約配線と、前記第３のゲート集約配線とを介して、前記第３のゲート集約配線の両端または一端に位置する前記ゲートパッドに電気接続され、
    　前記複数のソースパッドと前記複数の第２のゲート集約配線は前記第１方向に交互に形成され、
    　前記活性領域が長フィンガー部と短フィンガー部とを備え、
    　前記短フィンガー部から前記長手方向の位置に前記ソース集約配線、前記ＥＳＤ保護素子、前記ゲートパッドがこの順序で配置され、
    　前記ＥＳＤ保護素子のアノードが前記ソース集約配線に電気的に接続され、
    　前記ＥＳＤ保護素子のカソードが前記ゲートパッドに電気的に接続されている、
    半導体装置。
  11. 　基板と、
    　前記基板上の第１の窒化物半導体層と、
    　前記第１の窒化物半導体層上の第２の窒化物半導体層と、
    　前記第２の窒化物半導体層上のフィンガー状のソース電極と、
    　前記第２の窒化物半導体層上に、前記ソース電極と離隔して配置されたドレイン電極と、
    　前記ソース電極と前記ドレイン電極の間に配置されたフィンガー状のゲート電極と、
    　ドレインパッドと、
    　ドレイン引き出し配線と、
    　複数のソースパッドと、
    　ソース引き出し配線と、
    　前記基板の平面視においてフィンガー状の前記ゲート電極の長手方向と垂直な第１方向に延伸するソース集約配線と、
    　ゲートパッドと、
    　前記第１方向に延伸する第１のゲート集約配線と、
    　複数の第２のゲート集約配線と、
    　前記第１方向に延伸する第３のゲート集約配線と、
    　活性領域と、
    　ＥＳＤ保護素子と、を備え、
    　前記ドレイン電極は、前記ドレイン引き出し配線を介して前記ドレインパッドに電気的に接続され、
    　前記ソース電極は、前記ソース引き出し配線と、前記ソース集約配線とを介して前記複数のソースパッドに電気的に接続され、
    　前記ゲート電極は、前記第１のゲート集約配線と、前記複数の第２のゲート集約配線と、前記第３のゲート集約配線とを介して、前記第３のゲート集約配線の両端または一端に位置する前記ゲートパッドに電気接続され、
    　前記ソースパッドと前記ゲート集約配線は前記第１方向に交互に形成され、
    　前記複数の第２のゲート集約配線と、前記複数のソースパッドとの間に前記ＥＳＤ保護素子がそれぞれ配置されている、
    半導体装置。
  12. 　請求項１から１１のいずれか１項に記載の半導体装置と、
    　リードフレームとを備え、
    　前記リードフレームは、前記半導体装置が固着されるダイパッド部と、ソース端子と、ゲート端子と、ドレイン端子とを有し、
    　前記ソースパッドと前記ソース端子、前記ゲートパッドと前記ゲート端子、前記ドレインパッドと前記ドレイン端子とが、それぞれボンディングワイヤを介して電気的に接続されている、
    半導体部品。
  13. 　前記半導体部品はＳＭＤ（ｓｕｒｆａｃｅ　ｍｏｕｎｔ　ｄｅｖｉｃｅ、表面実装型素子）、ＴＨＤ（Ｔｈｒｏｕｇｈ－Ｈｏｌｅ　Ｄｅｖｉｃｅ、スルーホール型素子）のうちのいずれか１つであり、前記ソース端子は複数あり、前記ゲート端子は１つであり、
    　複数の前記ソース端子と、１つの前記ゲート端子とが同順に並んで配置されている、
    請求項１２に記載の半導体部品。
  14. 　請求項１から１１のいずれか１項に記載の半導体装置と、
    　ソース端子、ゲート端子、および、ドレイン端子を有するリードフレームとを備え、
    　前記ソースパッドと前記ソース端子、前記ゲートパッドと前記ゲート端子、前記ドレインパッドと前記ドレイン端子とが、それぞれバンプを介して電気的に接続されている、
    半導体部品。
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