JPS61102780A - 高周波電界効果トランジスタ - Google Patents
高周波電界効果トランジスタInfo
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- JPS61102780A JPS61102780A JP22521784A JP22521784A JPS61102780A JP S61102780 A JPS61102780 A JP S61102780A JP 22521784 A JP22521784 A JP 22521784A JP 22521784 A JP22521784 A JP 22521784A JP S61102780 A JPS61102780 A JP S61102780A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔°産業上の利用分野〕
本発明は高周波電界効果トランジスタに関し。
特に接地インダクタンス及び抵抗の著しい低減が可能で
、かつ製造の容易なＭ Ｉ ８ （ＭｅｔａｌＩｎｓｕ
ｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型の高周
波電界効果トランジスタに関する。
、かつ製造の容易なＭ Ｉ ８ （ＭｅｔａｌＩｎｓｕ
ｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型の高周
波電界効果トランジスタに関する。
最近における高周波半導体素子の進歩には著しいものが
あり、その周波数上限及び出力電力上限についても拡大
の一途をたどっている。こうした旨周波高出力素子のう
ち、シリコンを材料とする素子について考えてみるとき
その主流は従来のバィボーラトランジスタから電界効果
トランジスタ（特にＭＯ８電界効果トランジスタ）に移
行しつつおる。
あり、その周波数上限及び出力電力上限についても拡大
の一途をたどっている。こうした旨周波高出力素子のう
ち、シリコンを材料とする素子について考えてみるとき
その主流は従来のバィボーラトランジスタから電界効果
トランジスタ（特にＭＯ８電界効果トランジスタ）に移
行しつつおる。
その理由としては、後者が前者とは逆に多数キャリアを
用いる素子であるためＩこ、 （１）熱的に安定であシ、多数の微小トランジスタの集
合体でおる高出力トランジスタを考えるとき、前者では
熱暴走を抑制するために必要不可欠であったエミッタバ
ラスト抵抗を必要とせず、その分よｐ高電力利得が得ら
れること。
用いる素子であるためＩこ、 （１）熱的に安定であシ、多数の微小トランジスタの集
合体でおる高出力トランジスタを考えるとき、前者では
熱暴走を抑制するために必要不可欠であったエミッタバ
ラスト抵抗を必要とせず、その分よｐ高電力利得が得ら
れること。
（２）前者で問題となる少数キャリア蓄積効果がなく、
高出力素子での重要な特性パラメータである出力電力効
率の向上を、Ｅ級動作、Ｆ級動作と云ったらイツチング
モード動作を用いて図るのに適していること。
高出力素子での重要な特性パラメータである出力電力効
率の向上を、Ｅ級動作、Ｆ級動作と云ったらイツチング
モード動作を用いて図るのに適していること。
と云っ罵本貿的な利点が、最近の製造技術の著しい進歩
に躾づけられて発揮されて来たためと考えられ、事実２
ＧＨｚ 帝と云った旨い周波数領域においてもバイポー
ラトランジスタの時性ｋｍかに凌ぐものが発表されつつ
ある。
に躾づけられて発揮されて来たためと考えられ、事実２
ＧＨｚ 帝と云った旨い周波数領域においてもバイポー
ラトランジスタの時性ｋｍかに凌ぐものが発表されつつ
ある。
高周波扁出力電界効果トランジスタの特性向上のために
は、微細パターンによるシツートチャネル化と云った素
子本来の能力を引き上げることも勿論重要でめるが、そ
うした本来の能力を十二分に発揮させるため、素子本来
に付随して来る寄生要素を出来得る限り除外することも
非常に重要となってくる。
は、微細パターンによるシツートチャネル化と云った素
子本来の能力を引き上げることも勿論重要でめるが、そ
うした本来の能力を十二分に発揮させるため、素子本来
に付随して来る寄生要素を出来得る限り除外することも
非常に重要となってくる。
そうしたを主要素（’ＲＥ極間容量、抵抗、インダクタ
ンス）の中でも特に共通端子である接地端子（通常はソ
ース）の寄生インダクタンスは負帰還を生ぜしめ、寛力
利得髪大幅に抵ドさせるため、その低減が重要でりる。
ンス）の中でも特に共通端子である接地端子（通常はソ
ース）の寄生インダクタンスは負帰還を生ぜしめ、寛力
利得髪大幅に抵ドさせるため、その低減が重要でりる。
そのため例えば５通常の横型ＭＯ５１１”を界効果トラ
ンジスタでは接地用のソースボンデイングワイヤの数を
増加させることにより接地インダクタンスの低減を図る
が、ワイヤの長さも有限でおると共にワイヤー相互イン
ダクタンスを生ずること、及びケースへの組込みに要す
る組立工数と増大すること、さらｌこはボンディング用
電極パッドの増大につれてチップ面積の利用効率も低下
すること等のため自ずと限界が生ずる。こうした一点を
克服するために例えば、パックゲート領域の一部をエツ
チング法により除去し、該パックゲート領域下に設けら
れた高不純物濃度丈プストレートの一部ｔ−露出せしめ
、該露出部と、表面ソース領域を金Ｊ！ＪＩ電極にて接
続するいわゆるソース基板型チップの構造例もいくつか
発表されているが、いずれも製造工程が繁雑になったシ
又、素子表面に大きな段差が生ずるため金Ｆ４１！極の
いわゆる１段切れ”が生じ易いこと等、実用上大きな難
点を抱えているのが実情でめる。
ンジスタでは接地用のソースボンデイングワイヤの数を
増加させることにより接地インダクタンスの低減を図る
が、ワイヤの長さも有限でおると共にワイヤー相互イン
ダクタンスを生ずること、及びケースへの組込みに要す
る組立工数と増大すること、さらｌこはボンディング用
電極パッドの増大につれてチップ面積の利用効率も低下
すること等のため自ずと限界が生ずる。こうした一点を
克服するために例えば、パックゲート領域の一部をエツ
チング法により除去し、該パックゲート領域下に設けら
れた高不純物濃度丈プストレートの一部ｔ−露出せしめ
、該露出部と、表面ソース領域を金Ｊ！ＪＩ電極にて接
続するいわゆるソース基板型チップの構造例もいくつか
発表されているが、いずれも製造工程が繁雑になったシ
又、素子表面に大きな段差が生ずるため金Ｆ４１！極の
いわゆる１段切れ”が生じ易いこと等、実用上大きな難
点を抱えているのが実情でめる。
本発明の目的は以上の様な難点を有せずｔこ、接地イン
ダクタンス及び抵抗の著しい低減が可能なＭＩＳ型の高
周波電界効果トランジスタの構造を提供することにある
。
ダクタンス及び抵抗の著しい低減が可能なＭＩＳ型の高
周波電界効果トランジスタの構造を提供することにある
。
本発明の高周波電界効果トランジスタは、半導体基板の
第１の主面側に第１の導ｉＬ型を有するソース領域、ド
レイン領域及び前記纂１の導電型と反対の第２の導１！
星を有し、前記ソース領域並びにドレイン領域と接して
設けられたバックゲート領域を有するＭＩＳ型の高周波
電界効果トランジスタにおいて、前記バックゲート領域
の底面と接する第２の導＊ｍを有する晶不純物濃度シリ
コン単結晶からなるサブストレート領域を有し、該サブ
ストレート領域の一部が突出する形で第１の主面側に露
出し、該露出面は該ソース領域表面とほぼ同一平面内に
存在し、しかも、該露出面及び該ソース領域表面はそれ
らの上に接して設けられた金属電極にＬリオーミツク性
接続されると共に、第１の主面と反対側の前記サブスト
レート領域の表面に接して該サブストレート領域とオー
ミック接続されたソース用金用電極が設けられ、さらに
前記サブストレート領域の突出部の側面はシリコン酸化
膜等のシリコン以外の材質からなる薄い領域を介して前
記バックゲート領域と接することに１９構成される。
第１の主面側に第１の導ｉＬ型を有するソース領域、ド
レイン領域及び前記纂１の導電型と反対の第２の導１！
星を有し、前記ソース領域並びにドレイン領域と接して
設けられたバックゲート領域を有するＭＩＳ型の高周波
電界効果トランジスタにおいて、前記バックゲート領域
の底面と接する第２の導＊ｍを有する晶不純物濃度シリ
コン単結晶からなるサブストレート領域を有し、該サブ
ストレート領域の一部が突出する形で第１の主面側に露
出し、該露出面は該ソース領域表面とほぼ同一平面内に
存在し、しかも、該露出面及び該ソース領域表面はそれ
らの上に接して設けられた金属電極にＬリオーミツク性
接続されると共に、第１の主面と反対側の前記サブスト
レート領域の表面に接して該サブストレート領域とオー
ミック接続されたソース用金用電極が設けられ、さらに
前記サブストレート領域の突出部の側面はシリコン酸化
膜等のシリコン以外の材質からなる薄い領域を介して前
記バックゲート領域と接することに１９構成される。
以下１本発明の実施例について、５面を参照して説明す
る。
る。
第１図は本発明の一実施例の断面図で、横型ロチャネル
ＭＯ８電界効果トランジスタに適用した実施例を示す。
ＭＯ８電界効果トランジスタに適用した実施例を示す。
第１図に示す↓うに５本実施例は半導体基板の第１の主
面側にｎ型を有するソース領域６、ドレイン領域５及び
前記ソース領域６及びドレイン領域５に接して設けられ
たｐｍのバックゲート領域７を有するＭＩＳｆｉの高周
波電界効果トランジスタであって、バックゲート領域７
の底面にはｐ型の高不純物濃度シリコンからなるサブス
トレート領域９が接し、そのサブストレート領域９の一
部は突出する形で第１の主面側に露出しておシ、その露
出面はソース領域６の表面とほぼ同一平面を形成し、し
かもその露出面及びそのソース領域６表面はそれらの上
に接して設けられたソース補助金属電極１０によりオー
ミック性接続されると共に、第１の主面と反対側のサブ
ストレート領域９の表面に接してそのサブストレート領
域９とオーミック接触されたソース用金属電極３が設け
られ、さらにサブストレート領域９の突出部の側面はシ
リコン酸化膜８ｂ等のシリコン以外の材質からなる薄い
領域を介してバックゲート領域７と接する構造を有して
いる。なお第１図において１はドレイン金属電極、２は
ゲート金属電極、４はドレインコンタクト領域、８ａは
シリコン酸化膜でおる。
面側にｎ型を有するソース領域６、ドレイン領域５及び
前記ソース領域６及びドレイン領域５に接して設けられ
たｐｍのバックゲート領域７を有するＭＩＳｆｉの高周
波電界効果トランジスタであって、バックゲート領域７
の底面にはｐ型の高不純物濃度シリコンからなるサブス
トレート領域９が接し、そのサブストレート領域９の一
部は突出する形で第１の主面側に露出しておシ、その露
出面はソース領域６の表面とほぼ同一平面を形成し、し
かもその露出面及びそのソース領域６表面はそれらの上
に接して設けられたソース補助金属電極１０によりオー
ミック性接続されると共に、第１の主面と反対側のサブ
ストレート領域９の表面に接してそのサブストレート領
域９とオーミック接触されたソース用金属電極３が設け
られ、さらにサブストレート領域９の突出部の側面はシ
リコン酸化膜８ｂ等のシリコン以外の材質からなる薄い
領域を介してバックゲート領域７と接する構造を有して
いる。なお第１図において１はドレイン金属電極、２は
ゲート金属電極、４はドレインコンタクト領域、８ａは
シリコン酸化膜でおる。
第１図の構成から明らかな様に、第１の％激はバックゲ
ート領域７と同−導を型を有する高不純物濃度シリコン
ｔｌ−サブストレート９として使用すると共に、そのサ
ブストレート９の領域の一部を素子表面にまで引き伸ば
して露出せしめ、その露出部とソース領域６とを金属電
極１０にニジ電気的に接続させると同時に、そのサブス
トレート裏面にソース金属電極３を設けたことである。
ート領域７と同−導を型を有する高不純物濃度シリコン
ｔｌ−サブストレート９として使用すると共に、そのサ
ブストレート９の領域の一部を素子表面にまで引き伸ば
して露出せしめ、その露出部とソース領域６とを金属電
極１０にニジ電気的に接続させると同時に、そのサブス
トレート裏面にソース金属電極３を設けたことである。
したがって、本素子を金属ろう材でケースの接地面に固
着することにニジ接地面への電気的接続は完了し、繁雑
な金属細線による接続は不要でおる。しかもこのときの
接地インダクタンス及び抵抗は極めて低くなっている。
着することにニジ接地面への電気的接続は完了し、繁雑
な金属細線による接続は不要でおる。しかもこのときの
接地インダクタンス及び抵抗は極めて低くなっている。
また、バックゲートの接地も自動的に完了している。
第２にサブストレート表面露出部とソース領域表面とは
ほぼ同一面内にあり、素子表面には大きな段差は生ぜず
、したがって実際の製造に際しても写真蝕刻工程上のト
ラブル及び金Ｆ４ｉｔ極の段切れ等のトラブルとは無縁
である。
ほぼ同一面内にあり、素子表面には大きな段差は生ぜず
、したがって実際の製造に際しても写真蝕刻工程上のト
ラブル及び金Ｆ４ｉｔ極の段切れ等のトラブルとは無縁
である。
さらに、パックゲート領域側面と該サブストレート領域
とはシリコン酸化膜を介して接している構造となってい
るため、後の製法例で示す通り実際の製造に際してはシ
リコン選択エピタキシャル法が適用可能でおり、要求耐
圧（ソース−ドレイン間）に応じてバックゲート領域の
厚さを必要なだけ自由に厚くすることが可能である。
とはシリコン酸化膜を介して接している構造となってい
るため、後の製法例で示す通り実際の製造に際してはシ
リコン選択エピタキシャル法が適用可能でおり、要求耐
圧（ソース−ドレイン間）に応じてバックゲート領域の
厚さを必要なだけ自由に厚くすることが可能である。
また、本発明の一実施例は次の工程にニジ製造すること
ができる。第２図（ａ）〜（ｆ）は本発明の一実施例の
製造方法を説明するために工程順に示した断面図でわる
。
ができる。第２図（ａ）〜（ｆ）は本発明の一実施例の
製造方法を説明するために工程順に示した断面図でわる
。
まず、第２図（ａ）に示すように、高不純物濃度ｐ型シ
リコンサブストレートウェーハ９上に所定の不純物１ａ
度と厚さを有するｐ型シリコン単結晶７をエピタキシャ
ル法により成長させる。
リコンサブストレートウェーハ９上に所定の不純物１ａ
度と厚さを有するｐ型シリコン単結晶７をエピタキシャ
ル法により成長させる。
次に、第２図（ｂ）に示すように、所定の厚さだけ、Ｌ
Ｅ’ＣＶＤ法にエリシリコン酸化膜８をウエーノ・全面
に成長させた後、いわゆる二層レジスト法及び方向性に
優れた平行平板電極型ドライエツチング法にエリシリコ
ン酸化膜８及びｐ型シリコン単結晶層７の不要部分を除
去する。
Ｅ’ＣＶＤ法にエリシリコン酸化膜８をウエーノ・全面
に成長させた後、いわゆる二層レジスト法及び方向性に
優れた平行平板電極型ドライエツチング法にエリシリコ
ン酸化膜８及びｐ型シリコン単結晶層７の不要部分を除
去する。
次に、第２図（Ｃ）に示すように、ステップカバレージ
に優れたＬＰＣＶＤ 法にニジ再度所定の厚さだけウェ
ーハ全面にシリコン酸化膜８を成長させる。
に優れたＬＰＣＶＤ 法にニジ再度所定の厚さだけウェ
ーハ全面にシリコン酸化膜８を成長させる。
次に、第２図（ｄ）に示すように、再度方向性に優れた
平行平板電極型ドライエツチング法にｚ５シリコン酸化
膜８の不要部分を除去する。
平行平板電極型ドライエツチング法にｚ５シリコン酸化
膜８の不要部分を除去する。
次に第２図（ｅ）に示すように、＠２図（Ｃ）、１ｔ４
２図（ｄ）を得たと同様な手法によ１．ＰＣＶＤ 法及
び平行平板電極型ドライエツチング法にＬす７リコン酸
化膜８の凸部側面のみにシリコン多結晶領域１１を薄く
（数百１）付着せしめる。
２図（ｄ）を得たと同様な手法によ１．ＰＣＶＤ 法及
び平行平板電極型ドライエツチング法にＬす７リコン酸
化膜８の凸部側面のみにシリコン多結晶領域１１を薄く
（数百１）付着せしめる。
次に、第２図（ｆ）に示す工うに、減圧エピタキシャル
法にニジ所定の厚さだけ高不純物濃度ｐ型シリコン単結
晶領域と選択エピタキシャル成長法に工す成長させた後
、シリコン酸化膜８の不要部分を７ツ酸等の湿式エツチ
ング法にニジ除去し側面のシリコン酸化膜８ｂのみ残す
。この際シリコン多結晶領域１１はｐ型高不純物濃匣単
結晶領域へと変化する。
法にニジ所定の厚さだけ高不純物濃度ｐ型シリコン単結
晶領域と選択エピタキシャル成長法に工す成長させた後
、シリコン酸化膜８の不要部分を７ツ酸等の湿式エツチ
ング法にニジ除去し側面のシリコン酸化膜８ｂのみ残す
。この際シリコン多結晶領域１１はｐ型高不純物濃匣単
結晶領域へと変化する。
その後、公知の製法に裏りｐＨシリコンエピタキシャル
領域７上に、ソース領域６、ドレイン領域５、ドレイン
コンタクト領域４、酸化膜８ｔ−形成した後、ドレイン
金筏電極１、ゲート４ｉ属電極２、ソース補助金属″：
Ｘ＆１０を形成し、さらにサブストレート９を所定の厚
さに研摩した後、ソース金属゛「！極３を形成すると第
１図に示した本発明の一実施例は完成する。
領域７上に、ソース領域６、ドレイン領域５、ドレイン
コンタクト領域４、酸化膜８ｔ−形成した後、ドレイン
金筏電極１、ゲート４ｉ属電極２、ソース補助金属″：
Ｘ＆１０を形成し、さらにサブストレート９を所定の厚
さに研摩した後、ソース金属゛「！極３を形成すると第
１図に示した本発明の一実施例は完成する。
以上説明したとおり、本発明によれば、極めて接地イン
ダクタンス及び抵抗の小さい、従って高性能なＭＩＤ星
の高周波電界効果トランジスタを安定かつ容易に得るこ
とが可能となった。
ダクタンス及び抵抗の小さい、従って高性能なＭＩＤ星
の高周波電界効果トランジスタを安定かつ容易に得るこ
とが可能となった。
第１図は本発明の一実施例の断面図、第２図ｔａｌ〜（
ｆ）は第１図に示す本発明の一実施例の製造方法を説明
するために工程順に示した断面図でおる。 １・・・・・・ドレイン金属電極、２・・・・・・ゲー
ト金属電極、３・・・・・・ソース金属電極、４・・・
・・・ドレインコンタクト領域（口＋）、５・・・・・
・ドレイン領域（ロ）、６・・・・・・ノーｘ領域（ｎ
”）、７・・・・・・ノ（ツクゲート領域（ｐ屋シリコ
ン単結晶領域）、８１８ａ１８ｂ・・・・・・シリコン
酸化膜％９・・・・・・サブストレート領域（ｐ”）。 １０・・・・・・ソース補助金属電極、１１・・・・・
・シリコン多結晶領域。 代理人 弁理士 内 原 晋、 ”’ ””’ｓ
＼−〜 第１図 第２区
ｆ）は第１図に示す本発明の一実施例の製造方法を説明
するために工程順に示した断面図でおる。 １・・・・・・ドレイン金属電極、２・・・・・・ゲー
ト金属電極、３・・・・・・ソース金属電極、４・・・
・・・ドレインコンタクト領域（口＋）、５・・・・・
・ドレイン領域（ロ）、６・・・・・・ノーｘ領域（ｎ
”）、７・・・・・・ノ（ツクゲート領域（ｐ屋シリコ
ン単結晶領域）、８１８ａ１８ｂ・・・・・・シリコン
酸化膜％９・・・・・・サブストレート領域（ｐ”）。 １０・・・・・・ソース補助金属電極、１１・・・・・
・シリコン多結晶領域。 代理人 弁理士 内 原 晋、 ”’ ””’ｓ
＼−〜 第１図 第２区
Claims (1)
- 半導体基板の第１の主面側に第１の導電型を有するソ
ース領域、ドレイン領域及び前記第１の導電型と反対の
第２の導電型を有し、前記ソース領域並びにドレイン領
域と接して設けられたバックゲート領域を有するＭＩＳ
型の高周波電界効果トランジスタにおいて、前記バック
ゲート領域の底面と接する第２の導電型を有する高不純
物濃度シリコン単結晶からなるサブストレート領域を有
し、該サブストレート領域の一部が突出する形で第１の
主面側に露出し、該露出面は該ソース領域表面とほぼ同
一平面内に存在し、しかも、該露出面及び該ソース領域
表面はそれらの上に接して設けられた金属電極によりオ
ーミック性接続されると共に、第１の主面と反対側の前
記サブストレート領域の表面に接して該サブストレート
領域とオーミック接続されたソース用金属電極が設けら
れ、さらに前記サブストレート領域の突出部の側面はシ
リコン酸化膜等のシリコン以外の材質からなる薄い領域
を介して前記バックゲート領域と接していることを特徴
とする高周波電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22521784A JPS61102780A (ja) | 1984-10-26 | 1984-10-26 | 高周波電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22521784A JPS61102780A (ja) | 1984-10-26 | 1984-10-26 | 高周波電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61102780A true JPS61102780A (ja) | 1986-05-21 |
Family
ID=16825819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22521784A Pending JPS61102780A (ja) | 1984-10-26 | 1984-10-26 | 高周波電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102780A (ja) |
-
1984
- 1984-10-26 JP JP22521784A patent/JPS61102780A/ja active Pending
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