JP2005064248A - 半導体装置およびその製造方法 - Google Patents

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semiconductor chip
bonding wires
wire
semiconductor
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Yoshiji Kodaira
好二 小平
Takeshi Sato
健 佐藤
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Renesas Technology Corp
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Abstract

【課題】 半導体装置の高周波特性を向上させる。
【解決手段】 半導体増幅素子が形成された半導体チップ３のゲート電極用パッド４と外部端子としてのゲートリード８が、複数のボンディングワイヤ１１により並列に接続され、半導体チップ３のドレイン電極用パッド５と外部端子としてのドレインリード９とが複数のボンディングワイヤ１２により並列に接続されている。ボンディングワイヤ１１のループ形状は、隣り合うボンディングワイヤ同士で異なり、ボンディングワイヤ１２のループ形状も、隣り合うボンディングワイヤ同士で異なる。これにより、ボンディングワイヤ間の相互インダクタンスを低減し、半導体装置の高周波特性を向上する。
【選択図】 図２

Description

本発明は、半導体装置およびその製造技術に関し、特に、高周波で用いられる半導体装置およびその製造技術に適用して有効な技術に関するものである。
特開平９−１１５９３９号公報には、高周波・高密度素子の実装に使用されるボンディングワイヤの間に遮蔽用のボンディングワイヤをボンディングし、これを接地させ、その接地されたボンディングワイヤの遮蔽効果によってボンディングワイヤの重要な寄生成分である誘導性成分を減少させ、ボンディングワイヤの間に発生する漏話を減少させる技術が記載されている（特許文献１参照）。
特開平６−３２６１６０号公報には、集積回路素子上に位置し、素子面に対して垂直方向成分を持つ絶縁被覆ワイヤの高さを１０〜１００μｍにした高周波対応の高周波混成集積回路に関する技術が記載されている（特許文献２参照）。
特開平９−１１５９３９号公報 特開平６−３２６１６０号公報
本発明者の検討によれば、次のことが分かった。
半導体チップと外部端子との間を複数のボンディングワイヤで並列に接続した際には、ボンディングワイヤ間に相互インダクタンスが発生する。ボンディングワイヤ間の相互インダクタンスが大きいと、ボンディングワイヤ全体のインダクタンスが増加し、半導体チップの高周波特性に悪影響を与える恐れがある。このため、ボンディングワイヤのインダクタンスを低減することが求められる。また、ボンディングワイヤの数を増大させることは、寄生容量の増加を招き、半導体装置の製造コストも増大させる。
高周波・高密度素子の実装に使用されるボンディングワイヤの間に遮蔽用のボンディングワイヤをボンディングして接地させる技術では、遮蔽用のボンディングワイヤが必要となるため、半導体装置の製造コストが増大する恐れがある。
集積回路素子上に位置し素子面に対して垂直方向成分を持つ絶縁被覆ワイヤの高さを１０〜１００μｍにした高周波混成集積回路では、ボンディングワイヤのループ高さを低くすることによりインダクタンスの低減には有効であるが、熱ストレスによる断線が生じる恐れがあり、半導体装置の信頼性を低下させる可能性がある。熱ストレスによる断線を防ぐためには、ボンディングワイヤを比較的高く弓なりに形成してワイヤに撓みをもたせ、熱ストレスを逃がせるようにすることが有効である。
本発明の目的は、高周波特性を向上できる半導体装置およびその製造方法を提供することにある。
本発明の他の目的は、信頼性を向上できる半導体装置およびその製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体装置は、半導体チップの入力用の電極と半導体チップ外部の入力端子との間または半導体チップの出力用の電極と半導体チップ外部の出力端子との間を並列に接続する複数のボンディングワイヤのループ形状を、隣り合うボンディングワイヤ同士で異ならせたものである。
また、本発明の半導体装置の製造方法は、半導体チップの入力用の電極と半導体チップ外部の入力端子との間または半導体チップの出力用の電極と半導体チップ外部の出力端子との間を複数のボンディングワイヤで並列に接続する際に、その複数のボンディングワイヤのワイヤボンディングの方向が、隣り合うボンディングワイヤ同士で異なるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体チップの入力用の電極と半導体チップ外部の入力端子との間または半導体チップの出力用の電極と半導体チップ外部の出力端子との間を並列に接続する複数のボンディングワイヤのループ形状を隣り合うボンディングワイヤ同士で異なるものとしたことにより、半導体装置の高周波特性を向上することができる。
半導体チップの入力用の電極と半導体チップ外部の入力端子との間または半導体チップの出力用の電極と半導体チップ外部の出力端子との間を複数のボンディングワイヤで並列に接続する際に、その複数のボンディングワイヤのワイヤボンディングの方向を隣り合うボンディングワイヤ同士で異なるものとしたことにより、半導体装置の高周波特性を向上することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置、例えば高周波電力増幅器用パッケージの構成を示す上面図（平面図）であり、図２はその断面図であり、図３はその内部の等価回路図である。図１のＡ−Ａ線の断面が、図２に対応する。
図１および図２に示される半導体装置１、ここでは高周波電力増幅器用パッケージ（例えば携帯電話基地局用の電力増幅器）は、パッケージステム２と、パッケージステム２上に配置（搭載）された半導体チップ３とを備えている。なお、図１および図２は、半導体チップおよびボンディングワイヤを覆うキャップ（図示せず）を外した状態である。
半導体チップ３は、例えばおよそ３００ＭＨｚ以上の高周波（例えばＵＨＦ帯やＳＨＦ帯）で使用される高周波用電力増幅素子チップまたは半導体増幅装置であり、その表層部分または内部には例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体増幅素子（半導体素子）が形成されている。半導体チップ３は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に例えばＭＩＳＦＥＴなどの半導体増幅素子を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップ３に分離したものである。
半導体チップ３の表面の一方の側縁近傍領域には、入力用の表面電極（ボンディングワイヤ接続用電極）または入力電極用パッドとしてゲート電極用パッド４が形成されている。半導体チップ３の表面の他方の側縁近傍領域には、出力用の表面電極（ボンディングワイヤ接続用電極）または出力電極用パッドとしてドレイン電極用パッド５が形成されている。ゲート電極用パッド４は、半導体チップ３に形成された半導体増幅素子（ここではＭＩＳＦＥＴ）のゲート電極（入力電極）に電気的に接続され、ドレイン電極用パッド５は、半導体チップ３に形成された半導体増幅素子（ここではＭＩＳＦＥＴ）のドレイン電極（出力電極）に電気的に接続されている。半導体チップ３に形成されているＭＩＳＦＥＴのソース電極（接地電極）は半導体チップ３の裏面の図示しない導体層（裏面電極）と電気的に接続された構成となっている。
パッケージステム２は、ヒートシンク６と、ヒートシンク６に絶縁体７を介して接続（接合、連結）されたゲートリード（入力用リード、外部入力端子、外部電極端子）８およびドレインリード（出力用リード、外部出力端子、外部電極端子）９とを有している。なお、図３の等価回路図には、絶縁体部分（例えば絶縁体７など）の寄生容量７ａも示されている。
半導体チップ３は、パッケージステム２のヒートシンク６上に配置（搭載）され、半導体チップ３のゲート電極用パッド４は、ボンディングワイヤ（入力側ボンディングワイヤ）１１を介してゲートリード８に電気的に接続され、半導体チップ３のドレイン電極用パッド５は、ボンディングワイヤ（出力側ボンディングワイヤ）１２を介してドレインリード９に電気的に接続されている。ゲート電極用パッド４およびドレイン電極用パッド５は、ボンディングワイヤによる接続が可能な金属配線などにより形成されている。ボンディングワイヤ１１およびボンディングワイヤ１２は、例えばアルミ（Ａｌ）線、金（Ａｕ）線または銅（Ｃｕ）線などにより形成されている。ヒートシンク６は例えば銅とモリブデンとの合金などの金属材料などにより形成され、絶縁体７は例えばアルミナなどのセラミックス材料などにより形成され、ゲートリード８およびドレインリード９は例えば金属材料などから形成されている。
高周波用途では、表皮効果やインダクタンスの問題などがあるため、電気抵抗における損失を下げるためには、１本の太いボンディングワイヤを用いるより、細いボンディングワイヤを数多く用いる方が好ましい。本実施の形態では、半導体チップ３のゲート電極用パッド４とゲートリード８とを複数のボンディングワイヤ１１により並列に接続し、半導体チップ３のドレイン電極用パッド５とドレインリード９とを複数のボンディングワイヤ１２により並列に接続している。これにより、ボンディングワイヤのインダクタンスを低減し、ボンディングワイヤの抵抗成分を低減して、電気抵抗における損失を低減することができる。例えば、ボンディングワイヤの抵抗成分による電圧ドロップなども防止することができる。
また、本実施の形態では、後述するように、複数のボンディングワイヤ１１は、互いにほぼ同じ長さを有しているが、相互インダクタンスが低減するように、隣り合うボンディングワイヤ同士ではそのループ形状が異なっている（非対称である）。同様に、複数のボンディングワイヤ１２は、互いにほぼ同じ長さを有しているが、相互インダクタンスが低減するように、隣り合うボンディングワイヤ同士ではそのループ形状（ワイヤループ形状）が異なっている（非対称である）。すなわち、各半導体チップ３においてボンディングワイヤ１１が構成するボンディングワイヤ列のうち、奇数番目に位置するボンディングワイヤ１１ａ同士は同じ（対称な）ループ形状を有し、偶数番目に位置するボンディングワイヤ１１ｂ同士は同じ（対称な）ループ形状を有しているが、隣り合うボンディングワイヤ１１ａとボンディングワイヤ１１ｂとは、互いに異なる（非対称な）ループ形状を有している。従って、複数のボンディングワイヤ１１は、互いにループ形状が異なる（２種類の）ボンディングワイヤ１１ａ，１１ｂが交互に配列したものとなる。同様に、各半導体チップ３においてボンディングワイヤ１２が構成するボンディングワイヤ列のうち、奇数番目に位置するボンディングワイヤ１２ａ同士は同じループ形状を有し、偶数番目に位置するボンディングワイヤ１２ｂ同士は同じループ形状を有しているが、隣り合うボンディングワイヤ１２ａとボンディングワイヤ１２ｂとは、互いに異なるループ形状を有している。従って、複数のボンディングワイヤ１２も、互いにループ形状が異なる（２種類の）ボンディングワイヤ１２ａ，１２ｂが交互に配列したものとなる。
なお、図１では、ゲート電極用パッド４およびドレイン電極用パッド５は、それぞれ一つのまとまった（一体化された）長方形のパッドまたは長方形のパターンにより形成されているが、他の形態として、ボンディングワイヤに接続される領域毎に分離された複数のパッド（ボンディングパッド）により、ゲート電極用パッド４またはドレイン電極用パッド５を形成することもできる。この場合、ゲート電極用パッド４を構成する複数のパッド（ボンディングパッド）は、半導体チップ３内（または表層部）の配線層などを介して互いに電気的に接続されて、半導体チップ３に形成された半導体増幅素子のゲート電極に電気的に接続され、ドレイン電極用パッド５を構成する複数のパッド（ボンディングパッド）は、半導体チップ３内（または表層部）の配線層などを介して互いに電気的に接続されて、半導体チップ３に形成された半導体増幅素子のドレイン電極に電気的に接続される。
次に、半導体チップ３に形成されている半導体増幅素子、ここではＭＩＳＦＥＴについて説明する。図４は、半導体チップ３の概念的な要部平面図である。図５は、図４のＢ−Ｂ線の断面図である。
図５に示されるように、例えば１〜１０Ωcm程度の比抵抗を有するｐ+型の単結晶シリコンからなる半導体基板２１上に、ｐ-型の半導体層（エピタキシャルシリコン層）２２がエピタキシャル法などにより形成されている。半導体層２２には、ｐ型ウエル領域２３が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。半導体基板２１の主面（すなわち半導体層２２の主面）には、ｎチャネル型のＭＩＳＦＥＴ２４ａおよび２４ｂが形成されている。
ＭＩＳＦＥＴ２４ａおよび２４ｂのゲート絶縁膜２５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成されている。ＭＩＳＦＥＴ２４ａおよび２４ｂのゲート電極（入力電極）２６は、例えば半導体基板２１の主面上に形成された多結晶シリコン膜および金属シリサイド層（チタンシリサイド層またはコバルトシリサイド層）をフォトリソグラフィ法およびエッチング法によりパターン化することにより形成されている。
ＭＩＳＦＥＴ２４ａおよび２４ｂのソース領域としてのｎ+型半導体領域（ｎ+型拡散層）２７は、ｐ型ウエル領域２３に形成されている。ＭＩＳＦＥＴ２４ａおよび２４ｂのドレイン領域は、互いに共通であり、ＭＩＳＦＥＴ２４ａのゲート電極２６とＭＩＳＦＥＴ２４ｂのゲート電極２６との間に形成され、ｎ-型半導体領域（ｎ-型拡散層）２８とそれより不純物濃度が高いｎ+型半導体領域（ｎ+型拡散層）２９とを有するＬＤＤ（Lightly Doped Drain）構造を有している。ｎ+型半導体領域２７、ｎ-型半導体領域２８およびｎ+型半導体領域２９は、それぞれリン（Ｐ）などの不純物をイオン注入することなどにより形成することができる。
また、ｐ型ウエル領域２３には、ｐ+型半導体領域（ｐ+型不純物拡散層）３０が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。ｐ+型半導体領域３０の下方、すなわちｐ+型半導体領域３０と半導体基板２１との間には、ｐ++型半導体領域（ｐ++型打ち抜き領域またはｐ++型不純物拡散層）３１が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。なお、ｐ++型半導体領域３１は、後述するソース電極（３５）と基板裏面の導体層（３８）とを電気的に接続するために形成されている。
半導体基板２１の主面上には、ゲート電極２６を覆うように、例えば酸化シリコン膜などからなる絶縁膜３２が形成されている。絶縁膜３２には、ｎ+型半導体領域２７、ｎ+型半導体領域２９、またはｐ+型半導体領域３０を露出するコンタクトホール３３が形成されている。コンタクトホール３３には、例えばバリア膜とタングステン膜とからなるプラグ３４が埋め込まれている。
絶縁膜３２上には、プラグ３４を介してｎ+型半導体領域２７およびｐ+型半導体領域３０に電気的に接続するソース電極（ソース配線電極または接地電極）３５と、プラグ３４を介してｎ+型半導体領域２９に電気的に接続するドレイン電極（ドレイン配線電極または出力電極）３６とが形成されている。ソース電極３５およびドレイン電極３６は、例えば、絶縁膜３２上に形成したアルミニウム合金膜などをフォトリソグラフィ法およびエッチング法によりパターン化することにより形成することができる。ソース電極３５およびドレイン電極３６は、バリア膜とアルミニウム合金膜との積層膜により形成することもできる。絶縁膜３２上には、ソース電極３５およびドレイン電極３６を覆うように絶縁膜３７が形成されている。なお、絶縁膜３７上には必要に応じて他の配線層や層間絶縁膜などが形成され得るが、理解を簡単にするために、ここでは図示およびその説明を省略する。
半導体基板２１の裏面（主面と反対側の面）上には、例えば金属層などからなる導体層（裏面電極）３８が形成されている。このため、ソース電極３５は、プラグ３４、ｐ+型半導体領域３０、ｐ++型半導体領域３１および半導体基板２１を介して、導体層３８に電気的に接続されている。
図５に示された部分は繰り返しの最小単位であり、図５の構造が必要に応じて繰り返されて、半導体チップ３に半導体増幅素子が形成されている。従って、単位半導体増幅素子、ここでは単位ＭＩＳＦＥＴ（ＭＩＳＦＥＴ２４ａまたはＭＩＳＦＥＴ２４ｂ）が複数個並列に接続されて、半導体チップ３の半導体増幅素子が構成されている。
図４に示されるように、各単位ＭＩＳＦＥＴのドレイン電極３６は、互いに略平行に延在し、各々の一端において互いに連結されたいわゆる櫛型（櫛歯状）のパターンを有しており、ドレイン電極用パッド５に接続されている。ドレイン電極用パッド５は、ドレイン電極３６と同層配線層によって形成することができるが、ドレイン電極３６とスルーホールなどを介して接続された異なる配線層によってドレイン電極用パッド５を形成することもできる。
また、図４に示されるように、各単位ＭＩＳＦＥＴのソース電極３５は、ゲート電極２６やドレイン電極３６と略平行に延在し、互いに連結されてはいないが、図５に示されるように、ｐ++型半導体領域３１を介して半導体基板２１および導体層３８に電気的に接続されている。従って、導体層３８を基準電位または接地電位に接続することで、各単位ＭＩＳＦＥＴのソース電極３５を共通の基準電位または接地電位とすることができる。例えば、基準電位とされているパッケージステム２のヒートシンク６に半導体チップ３の裏面の導体層３８を電気的に接続することもできる。
また、図４に示されるように、各単位ＭＩＳＦＥＴのゲート電極２６は、互いに略平行に延在し、各々の一端において連結された櫛型（櫛歯状）のパターンを有しており、ゲート電極用パッド４に接続されている。また、ゲート電極用パッド４は、ゲート電極２６にスルーホールなどを介して接続された配線層などによって形成することもできる。なお、図４においては、理解を簡単にするために、ゲート電極用パッド４、ドレイン電極用パッド５、ゲート電極２６、ｐ++型半導体領域３１、ソース電極３５およびドレイン電極３６の形成領域またはパターンを模式的に示し、それ以外の構造については図示を省略している。
次に、本実施の形態の半導体装置におけるボンディングワイヤについて説明する。本実施の形態の半導体装置（高周波電力増幅器用パッケージ）１では、上記のように、半導体チップ３のゲート電極用パッド４とゲートリード８とは、複数のボンディングワイヤ１１により並列に接続され、半導体チップ３のドレイン電極用パッド５とドレインリード９とは、複数のボンディングワイヤ１２により並列に接続されている。
図６および図７は、高周波電力増幅器用パッケージにおける比較例のボンディングワイヤの説明図である。図６は斜視図に対応し、図７は図６の方向５１からみた側面図（または側面断面図）に対応する。
図６および図７に示されるように、一般的に、半導体チップ（高周波用電力増幅素子チップ、ＭＩＳＦＥＴチップ）５２と入力または出力用の外部端子（ゲートリードまたはドレインリード）５３とをワイヤボンディングした際には、半導体チップ５２の入力または出力用の電極パッド（ゲート電極用パッドまたはドレイン電極用パッド）５２ａと外部端子５３（のボンディングパッド５３ａ）との間を並列に接続する複数のボンディングワイヤ５４は、互いにほぼ同じ長さを有しており、そのループ形状も互いに同じ（対称）である。従って、図７のようにボンディングワイヤ５４を側面から観察したとき、ボンディングワイヤ５４同士はほぼ重なることになる。また、ボンディングワイヤ５４間には相互インダクタンスが生じ、ボンディングワイヤ５４間の相互インダクタンスが大きいと、半導体チップの特性、特に高周波特性に悪影響を与える恐れがある。ボンディングワイヤ５４のインダクタンスを低減するため、ボンディングワイヤ５４の代わりにリボンを用いることも考えられるが、ボンディングワイヤに比較して製造コストの増大を招いてしまう。
図８および図９は、本実施の形態の半導体装置におけるボンディングワイヤの説明図である。図８は斜視図に対応し、図９は図８の方向６１からみた側面図（または側面断面図）に対応する。
本実施の形態では、図８および図９に示されるように、半導体チップ６２（半導体チップ３に対応）と入力または出力用の外部端子６３（ゲートリード８またはドレインリード９に対応）とをワイヤボンディングした際には、半導体チップ６２の入力または出力用の電極パッド６２ａ（ゲート電極用パッド４またはドレイン電極用パッド５に対応）と外部端子６３（のボンディングパッド６３ａ）との間を並列に接続する複数のボンディングワイヤ６４（ボンディングワイヤ１１またはボンディングワイヤ１２に対応）は、互いにほぼ同じ長さを有しているが、隣り合うボンディングワイヤ同士ではボンディングワイヤのループ形状（ワイヤループ形状）が異なる。すなわち、ボンディングワイヤ６４が構成するボンディングワイヤ列のうち、奇数番目に位置するボンディングワイヤ６４ａ（ボンディングワイヤ１１ａまたはボンディングワイヤ１２ａに対応）同士は同じ（対称な）ループ形状を有し、偶数番目に位置するボンディングワイヤ６４ｂ（ボンディングワイヤ１１ｂまたはボンディングワイヤ１２ｂに対応）同士は同じ（対称な）ループ形状を有しているが、隣り合うボンディングワイヤ６４ａとボンディングワイヤ６４ｂは、異なる（非対称な）ループ形状を有している。このため、複数のボンディングワイヤ６４は、１本置きにループ形状を変え、互いにループ形状が異なる（２種類の）ボンディングワイヤ６４ａ，６４ｂを交互に配列したものとなる。
従って、図９のようにボンディングワイヤ６４を側面から観察したとき、ボンディングワイヤ６４ａ同士はほぼ重なり、ボンディングワイヤ６４ｂ同士はほぼ重なるが、隣り合うボンディングワイヤ６４ａとボンディングワイヤ６４ｂとは重ならない。このため、隣り合うボンディングワイヤ同士が同じループ形状を有する場合（図６および図７の比較例の場合に対応）に比較して、本実施の形態では、隣り合うボンディングワイヤ同士（すなわちボンディングワイヤ６４ａとボンディングワイヤ６４ｂ）の間隔または距離を相対的に長く（大きく）することができ、また、隣り合うボンディングワイヤ同士（すなわちボンディングワイヤ６４ａとボンディングワイヤ６４ｂ）の平行度を低下させることができる。これにより、ボンディングワイヤ６４間の相互インダクタンスを低減できる。このため、ボンディングワイヤ６４全体のインダクタンスを低減でき、半導体装置の特性、特に高周波特性を向上することが可能となる。
また、ボンディングワイヤ１１とボンディングワイヤ１２の両方において、ボンディングワイヤ６４のように、隣り合うボンディングワイヤ同士でループ形状を異なるものとすれば、半導体チップ３の入力側および出力側のいずれにおいてもボンディングワイヤ間の相互インダクタンスを低減でき、半導体装置の特性（高周波特性）を向上できるのでより好ましいが、ボンディングワイヤ１１とボンディングワイヤ１２のいずれか一方において、ボンディングワイヤ６４のように隣り合うボンディングワイヤ同士でループ形状を異なるものとした場合でも、半導体装置の特性（高周波特性）の向上には有効である。
図１０は、本実施の形態の半導体装置の製造工程におけるワイヤボンディング工程の説明図である。図１０には、半導体チップ６２と外部端子６３とをボンディングワイヤ６４で接続する際の、ボンディングの順番が数字で示してあり、ワイヤボンディング装置（ツール）の移動方向が矢印で示してある。
図１０からも分かるように、半導体チップ６２（の電極パッド６２ａ）と外部端子６３（のボンディングパッド６３ａ）とをボンディングワイヤ６４で接続する際には、ワイヤボンディングする方向を、ボンディングワイヤ６４において隣り合うボンディングワイヤ同士で逆方向とする。例えば、ボンディングワイヤ６４のうち、ボンディングワイヤ６４ａは、外部端子６３から半導体チップ６２へワイヤボンディングを行い、その隣のボンディングワイヤ６４ｂは、逆方向に（半導体チップ６２から外部端子６３へ）ワイヤボンディングを行う。すなわち、ボンディングワイヤ６４ａは、外部端子６３（のボンディングパッド６３ａ）に先に接続してから半導体チップ６２（の電極パッド６２ａ）へ接続し、ボンディングワイヤ６４ｂは、半導体チップ６２（の電極パッド６２ａ）に先に接続してから外部端子６３（のボンディングパッド６３ａ）へ接続する。
ワイヤボンディング装置によりワイヤボンディングを行うと、ワイヤの打ち始めと打ち終わりでワイヤ形状（ループ形状）が非対称に出来上がる。このため、図１０に示されるように、ワイヤボンディングする方向を、ボンディングワイヤ６４（の列）において隣り合うボンディングワイヤ同士で逆方向とすることで、図８および図９に示されるように、ボンディングワイヤ６４のループ形状を隣り合うボンディングワイヤ同士で異なるものとすることができる。
図１１は、他の形態のワイヤボンディング工程の説明図である。図１１には、図１０と同様に、半導体チップ６２と外部端子６３とをボンディングワイヤ６４で接続する際の、ボンディングの順番が数字で示してあり、ワイヤボンディング装置（ツール）の移動方向が矢印で示してある。
図１０の場合と同様に、図１１においても、半導体チップ６２（の電極パッド６２ａ）と外部端子６３（のボンディングパッド６３ａ）とをボンディングワイヤ６４で接続する際には、ワイヤボンディングする方向（ワイヤの打ち始めと打ち終わりの方向）を、ボンディングワイヤ６４において隣り合うボンディングワイヤ同士で逆方向となるようにする。しかしながら、図１０の場合は、ワイヤボンディングの方向を交互に変えながらボンディングワイヤ６４を形成する、すなわちボンディングワイヤ６４ａとボンディングワイヤ６４ｂとを交互に形成していくのに対して、図１１の場合は、全てのボンディングワイヤ６４ａを先に形成し終えてから、全てのボンディングワイヤ６４ｂのワイヤボンディングを行う。従って、図１１の場合は、まず全てのボンディングワイヤ６４ａのワイヤボンディング工程を、外部端子６３（のボンディングパッド６３ａ）に先に接続してから半導体チップ６２（の電極パッド６２ａ）へ接続するようにして行い、その後、ボンディングワイヤ６４ａ間の各領域において、半導体チップ６２（の電極パッド６２ａ）に先に接続してから外部端子６３（のボンディングパッド６３ａ）へ接続するようにしてボンディングワイヤ６４ｂを形成する。これにより、ボンディングワイヤ６４のループ形状を隣り合うボンディングワイヤ６４ａ，６４ｂ同士で異なるものとすることができる。
ワイヤボンディング装置のワイヤボンディングの方向（ボンディングワイヤの打ち始めと打ち終わりの位置関係）に制約がある場合などでも、図１１のように１本置きにワイヤボンディングを行った（すなわち全てのボンディングワイヤ６４ａのワイヤボンディングを行った）後、ワイヤボンディング装置（ワイヤボンディングツール）または半導体装置（ワーク、製品）の向きを変えたり、あるいは別のワイヤボンディング装置を用いるなどして、残りのワイヤボンディングを行えばよい。すなわち、既にワイヤボンディングされているボンディングワイヤ６４ａの間にボンディングワイヤ６４ｂを形成すればよい。
また、他の形態として、ボンディングワイヤのループ形状を意図的に変える（制御する）ことが可能なワイヤボンディング装置を用い、ボンディングワイヤ６４を順次ワイヤボンディングする際に、ワイヤボンディングの方向を変えることなく、ボンディングワイヤ６４のループ形状を隣り合うボンディングワイヤ同士で異なるものとすることができる。例えば、２種類のループ形状（ワイヤループ形状）で交互にワイヤボンディングを行って（１本置きにループ形状を変えて）、複数のボンディングワイヤ６４を形成することができる。
半導体チップ３のゲート電極用パッド４（またはドレイン電極用パッド５）とゲートリード８（またはドレインリード９）とを、複数のボンディングワイヤ１１（またはボンディングワイヤ１２）で並列に接続した際には、ボンディングワイヤ１１（またはボンディングワイヤ１２）全体のインダクタンスは、各ボンディングワイヤのインダクタンス（自己インダクタンス）と相互インダクタンスにより決まる。ボンディングワイヤの相互インダクタンスは、ボンディングワイヤ間の距離が近く、互いに平行な位置関係にある程大きくなる傾向にある。本実施の形態では、複数のボンディングワイヤ１１（またはボンディングワイヤ１２）のループ形状を、隣り合うボンディングワイヤ同士では異なる（非対称である）ものとし、互いに異なるループ形状の（２種類の）ボンディングワイヤを交互に配置（配列）して複数のボンディングワイヤ１１（またはボンディングワイヤ１２）を構成することで、ボンディングワイヤ間の距離を離れさせ、ボンディングワイヤ間の位置関係を平行ではなく角度を持つようにさせ、ボンディングワイヤの相互インダクタンスを低減することができる。このため、ボンディングワイヤ１１（またはボンディングワイヤ１２）全体のインダクタンスを低減でき、半導体装置の特性、特に高周波特性を向上することができる。また、比較的高い周波数帯での半導体装置の使用が可能になる。例えば、本実施の形態は、好ましくはおよそ３００ＭＨｚ以上の高周波（例えばＵＨＦ帯以上の周波数）、より好ましくは５００ＭＨｚ以上の高周波、更に好ましくは８００ＭＨｚ以上の高周波で使用される半導体装置に適用すればより有効である。
また、本実施の形態では、ボンディングワイヤの本数や、ボンディングパッドの形状および面積などを変える必要がなく、ボンディングワイヤのループ形状を調整することでボンディングワイヤ全体のインダクタンスを低減できるので、半導体装置の製造コストの増大を招くことなく半導体装置の特性（高周波特性）を向上することができる。
また、本実施の形態では、ボンディングワイヤを比較的高く（ループ高さを比較的高く）弓なりに形成してワイヤに撓みをもたせることが可能であるので、熱ストレスを逃がしてボンディングワイヤの断線を防止でき、半導体装置の信頼性を向上することができる。
また、本実施の形態では、ボンディングワイヤの長さを同じにすることができるので、ボンディングワイヤの自己インダクタンスを抑制し、ボンディングワイヤ全体のインダクタンスをより低減することが可能となる。
また、本実施の形態では、半導体チップとボンディングワイヤとの接続位置を、半導体チップの側辺に沿って一列に配列することが可能である。このため、半導体チップの上面におけるボンディングパッド（ゲート電極用パッド４またはドレイン電極用パッド５）の配置に要する面積を低減できる。
また、高周波用電力増幅素子チップと外部端子との間に複数のボンディングワイヤを接続した半導体装置は、比較的大きな電流が流れるため、必要とされるボンディングワイヤの数が比較的多くなるので、本実施の形態を適用すればより好適であるが、本実施の形態は、高周波用電力増幅素子チップ以外の種々の半導体チップと外部端子との間に複数のボンディングワイヤを接続した半導体装置にも適用できる。
（実施の形態２）
図１２および図１３は、本発明の他の実施の形態の半導体装置におけるボンディングワイヤの説明図である。図１２は上記実施の形態１の図８に対応する斜視図であり、図１３は上記実施の形態１の図９に対応する側面図（または側面断面図）である。
図１２および図１３に示されるように、半導体チップ７２（半導体チップ３に対応）と入力または出力用の外部端子７３（ゲートリード８またはドレインリード９に対応）とがワイヤボンディングされており、半導体チップ７２の入力または出力用の電極パッド７２ａ（ゲート電極用パッド４またはドレイン電極用パッド５に対応）と外部端子７３（のボンディングパッド７３ａ）との間を並列に接続する複数のボンディングワイヤ７４（ボンディングワイヤ１１またはボンディングワイヤ１２に対応）は、隣り合うボンディングワイヤ同士ではループ高さ（ボンディングワイヤ７４の最上部の高さ位置）が異なっている。ここでは、互いに異なるループ高さの（２種類の）ボンディングワイヤ７４ａ，７４ｂが交互に配置（配列）されている。他の構成については、上記実施の形態１とほぼ同様であるので、ここではその説明は省略する。
本実施の形態では、ボンディングワイヤ７４が構成するボンディングワイヤ列のうち、奇数番目に位置するボンディングワイヤ７４ａ同士は同じループ高さｈ1を有し、偶数番目に位置するボンディングワイヤ７４ｂ同士は同じループ高さｈ2を有しているが、隣り合うボンディングワイヤ７４ａとボンディングワイヤ７４ｂは、互いに異なるループ高さを有している。また、ボンディングワイヤ７４の長さは隣り合うボンディングワイヤ同士では異なる。従って、図１３のようにボンディングワイヤ７４を側面から観察したとき、ボンディングワイヤ７４ａ同士はほぼ重なり、ボンディングワイヤ７４ｂ同士はほぼ重なるが、隣り合うボンディングワイヤ７４ａとボンディングワイヤ７４ｂとは重ならない。
本実施の形態では、隣り合うボンディングワイヤ同士が同じループ高さを有する場合（図６および図７の比較例の場合に対応）に比較して、隣り合うボンディングワイヤ同士（すなわちボンディングワイヤ７４ａとボンディングワイヤ７４ｂ）の間隔または距離を相対的に長くすることができ、また、隣り合うボンディングワイヤ同士（すなわちボンディングワイヤ７４ａとボンディングワイヤ７４ｂ）の平行度を低下させることができる。これにより、ボンディングワイヤ７４（すなわち、ボンディングワイヤ１１またはボンディングワイヤ１２）間の相互インダクタンスを低減できる。このため、上記実施の形態１と同様の効果を得ることができる。例えば、ボンディングワイヤ全体のインダクタンスを低減し、半導体装置の特性、特に高周波特性を向上することが可能となる。
（実施の形態３）
図１４および図１５は、本発明の他の実施の形態の半導体装置におけるボンディングワイヤの説明図である。図１４は上記実施の形態１の図８に対応する斜視図であり、図１５は上記実施の形態１の図９に対応する側面図（または側面断面図）である。
図１４および図１５に示されるように、半導体チップ８２（半導体チップ３に対応）と入力または出力用の外部端子８３（ゲートリード８またはドレインリード９に対応）とがワイヤボンディングされており、半導体チップ８２の入力または出力用の電極パッド８２ａ（ゲート電極用パッド４またはドレイン電極用パッド５に対応）と外部端子８３（のボンディングパッド８３ａ）との間を複数のボンディングワイヤ８４（ボンディングワイヤ１１またはボンディングワイヤ１２に対応）により並列に接続している。
本実施の形態では、半導体チップ８２とボンディングワイヤ８４との接続位置が千鳥配列（一つ置きにずらした配列）となり、ボンディングワイヤ８４と外部端子８３との接続位置が千鳥配列（一つ置きにずらした配列）となっている。各ボンディングワイヤ８４は、ほぼ同じ長さを有している。他の構成については、上記実施の形態１とほぼ同様であるので、ここではその説明は省略する。
本実施の形態では、例えば、半導体チップ８２の電極パッド８２ａを千鳥配列とする（すなわち電極パッド８２ａを一つ置きにずらして配置する）ことで、半導体チップ８２とボンディングワイヤ８４との接続位置を千鳥配列としている。例えば、複数の電極パッド８２ａが構成する電極列において、奇数番目に位置する電極パッド８２ａ同士は、半導体チップ８２の側縁８５からの距離が同じであり、偶数番目に位置する電極パッド８２ａ同士も、半導体チップ８２の側縁８５からの距離が同じであるが、隣り合う電極パッド８２ａ同士は、半導体チップ８２の側縁８５からの距離が異なっている。
更に、本実施の形態では、例えば、外部端子８３におけるボンディングワイヤ８４接続用のボンディングパッド８３ａを千鳥配列にする（すなわちボンディングパッド８３ａを一つ置きにずらして配置する）ことで、ボンディングワイヤ８４と外部端子８３との接続位置を千鳥配列としている。例えば、複数のボンディングパッド８３ａが構成する電極列において、奇数番目に位置するボンディングパッド８３ａ同士は、外部端子８３の側縁８６からの距離が同じであり、偶数番目に位置するボンディングパッド８３ａ同士も、外部端子８３の側縁８６からの距離が同じであるが、隣り合うボンディングパッド８３ａ同士は、外部端子８３の側縁８６からの距離が異なっている。
このため、図１５のように、ボンディングワイヤ８４が構成するボンディングワイヤ列を側面から観察したとき、奇数番目に位置するボンディングワイヤ８４ａ同士はほぼ重なり、偶数番目に位置するボンディングワイヤ８４ｂ同士もほぼ重なるが、隣り合うボンディングワイヤ８４ａとボンディングワイヤ８４ｂとは重ならない。
本実施の形態では、図６および図７の比較例場合に比較して、隣り合うボンディングワイヤ同士（すなわちボンディングワイヤ８４ａとボンディングワイヤ８４ｂ）の間隔または距離を相対的に長くすることができる。また、隣り合うボンディングワイヤ同士（すなわちボンディングワイヤ８４ａとボンディングワイヤ８４ｂ）の平行度を低下させることができる。これにより、ボンディングワイヤ８４（すなわち、ボンディングワイヤ１１またはボンディングワイヤ１２）間の相互インダクタンスを低減できる。このため、上記実施の形態１と同様の効果を得ることができる。例えば、ボンディングワイヤ全体のインダクタンスを低減し、半導体装置の特性、特に高周波特性を向上することが可能となる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態では、ＭＩＳＦＥＴが形成された半導体チップにボンディングワイヤを接続した半導体装置について説明したが、本発明は、これに限定されるものではなく、例えばＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）、ＨＢＴ（Heterojunction Bipolar Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）またはＧａＡｓ−ＦＥＴ（GaAs-Field Effect Transistor）など、種々の電界効果トランジスタまたはバイポーラトランジスタが形成された半導体チップにボンディングワイヤを接続した半導体装置についても適用することができる。また、ダイオード（例えばレーザーダイオードなど）やマイクロ波帯用フィルタなどを形成した半導体チップにボンディングワイヤを接続した半導体装置についても適用することができる。
本発明の半導体装置およびその製造方法は、例えば携帯電話の基地局用の高周波電力増幅器などに適用して有効である。
本発明の一実施の形態である半導体装置の構成を示す上面図である。 図１の半導体装置の断面図である。 図１の半導体装置の内部の等価回路図である。 本発明の一実施の形態である半導体装置で用いられる半導体チップの概念的な要部平面図である。 図４の半導体チップの断面図である。 高周波電力増幅器用パッケージにおける比較例のボンディングワイヤの説明図である。 高周波電力増幅器用パッケージにおける比較例のボンディングワイヤの説明図である。 本発明の一実施の形態である半導体装置におけるボンディングワイヤの説明図である。 本発明の一実施の形態である半導体装置におけるボンディングワイヤの説明図である。 本発明の一実施の形態である半導体装置の製造工程におけるワイヤボンディング工程の説明図である。 本発明の他の実施の形態である半導体装置の製造工程におけるワイヤボンディング工程の説明図である。 本発明の他の実施の形態である半導体装置におけるボンディングワイヤの説明図である。 本発明の他の実施の形態である半導体装置におけるボンディングワイヤの説明図である。 本発明の他の実施の形態である半導体装置におけるボンディングワイヤの説明図である。 本発明の他の実施の形態である半導体装置におけるボンディングワイヤの説明図である。
符号の説明
１ 半導体装置
２ パッケージステム
３ 半導体チップ
４ ゲート電極用パッド
５ ドレイン電極用パッド
６ ヒートシンク
７ 絶縁体
８ ゲートリード
９ ドレインリード
１１ ボンディングワイヤ
１１ａ ボンディングワイヤ
１１ｂ ボンディングワイヤ
１２ ボンディングワイヤ
２１ 半導体基板
２２ 半導体層
２３ ｐ型ウエル領域
２４ａ ＭＩＳＦＥＴ
２４ｂ ＭＩＳＦＥＴ
２５ ゲート絶縁膜
２６ ゲート電極
２７ ｎ+型半導体領域
２８ ｎ-型半導体領域
２９ ｎ+型半導体領域
３０ ｐ+型半導体領域
３１ ｐ++型半導体領域
３２ 絶縁膜
３３ コンタクトホール
３４ プラグ
３５ ソース電極
３６ ドレイン電極
３７ 絶縁膜
３８ 導体層
５１ 方向
５２ 半導体チップ
５２ａ 電極パッド
５３ 外部端子
５３ａ ボンディングパッド
５４ ボンディングワイヤ
６１ 方向
６２ 半導体チップ
６２ａ 電極パッド
６３ 外部端子
６３ａ ボンディングパッド
６４ ボンディングワイヤ
６４ａ ボンディングワイヤ
６４ｂ ボンディングワイヤ
７２ 半導体チップ
７２ａ 電極パッド
７３ 外部端子
７３ａ ボンディングパッド
７４ ボンディングワイヤ
７４ａ ボンディングワイヤ
７４ｂ ボンディングワイヤ
８２ 半導体チップ
８２ａ 電極パッド
８３ 外部端子
８３ａ ボンディングパッド
８４ ボンディングワイヤ
８４ａ ボンディングワイヤ
８４ｂ ボンディングワイヤ
８５ 側縁
８６ 側縁

Claims (5)

  1. 半導体素子が形成され、表面に前記半導体素子に電気的に接続された入力用の電極と出力用の電極とを有する半導体チップと、
    前記入力用の電極と前記半導体チップ外部の入力端子との間または前記出力用の電極と前記半導体チップ外部の出力端子との間を並列に接続する複数のボンディングワイヤと、
    を有し、
    前記複数のボンディングワイヤは、隣り合うボンディングワイヤ同士のループ形状が異なることを特徴とする半導体装置。
  2. 半導体素子が形成され、表面に前記半導体素子に電気的に接続された入力用の電極と出力用の電極とを有する半導体チップと、
    前記入力用の電極と前記半導体チップ外部の入力端子との間または前記出力用の電極と前記半導体チップ外部の出力端子との間を並列に接続する複数のボンディングワイヤと、
    を有し、
    前記複数のボンディングワイヤは、互いにループ形状が異なる第１および第２のボンディングワイヤが交互に配列していることを特徴とする半導体装置。
  3. 半導体素子が形成され、表面に前記半導体素子に電気的に接続された入力用の電極と出力用の電極とを有する半導体チップと、
    前記入力用の電極と前記半導体チップ外部の入力端子との間または前記出力用の電極と前記半導体チップ外部の出力端子との間を並列に接続する複数のボンディングワイヤと、
    を有し、
    前記複数のボンディングワイヤは、隣り合うボンディングワイヤ同士のループ高さが異なることを特徴とする半導体装置。
  4. 半導体素子が形成され、表面に前記半導体素子に電気的に接続された入力用の電極と出力用の電極とを有する半導体チップと、
    前記入力用の電極と前記半導体チップ外部の入力端子との間または前記出力用の電極と前記半導体チップ外部の出力端子との間を並列に接続する複数のボンディングワイヤと、
    を有し、
    前記複数のボンディングワイヤと前記半導体チップとの接続位置が千鳥配列となり、前記複数のボンディングワイヤと前記入力端子または前記出力端子との接続位置が千鳥配列となっていることを特徴とする半導体装置。
  5. （ａ）半導体素子が形成され、表面に前記半導体素子に電気的に接続された入力用の電極と出力用の電極とを有する半導体チップを準備する工程、
    （ｂ）前記半導体チップの前記入力用の電極と前記半導体チップ外部の入力端子との間または前記出力用の電極と前記半導体チップ外部の出力端子との間を複数のボンディングワイヤで並列に接続する工程、
    を有し、
    前記（ｂ）工程では、前記半導体チップの前記入力用の電極と前記半導体チップ外部の入力端子との間または前記出力用の電極と前記半導体チップ外部の出力端子との間をワイヤボンディングする方向が、前記複数のボンディングワイヤにおいて隣り合うボンディングワイヤ同士で逆方向であることを特徴とする半導体装置の製造方法。

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