JP2007073581A - 半導体装置 - Google Patents
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Abstract
【解決手段】 例えば、外部リードDD1と一体化されたダイパッドDP1上にPMOSトランジスタMP1とNMOSトランジスタMN1を搭載し、外部リードDD2と一体化されたダイパッドDP2上にPMOSトランジスタMP2とNMOSトランジスタMN2を搭載する。そして、MP1,MP2,MN1,MN2のゲート端子Gをそれぞれ、外部リードGG1,GG2,GG3,GG4に接続し、MP1とMP2のソース端子Sを共通で外部リードSS1に接続し、MN1とMN2のソース端子Sを共通で外部リードSS2に接続する。これによって、Hブリッジ回路が1個のパッケージで実現され、更に、各MOSトランジスタ表面のパッド配置および信号配置が点対称であるため、組み立てコストの低減などが実現できる。
【選択図】 図3
Description
61a,61b エピタキシャル層
62a〜64a,62b〜64b 半導体領域
65a,65b 酸化膜
66a,66b ポリシリコンゲート層
67a,67b メタル層
68a,68b 保護膜
69a,69b 半導体領域
MP PMOSトランジスタ
MN NMOSトランジスタ
DP ダイパッド
BW ボンディングワイヤ
GG,SS,DD 外部リード
S ソース端子
G ゲート端子
D ドレイン端子
Claims (5)
- 複数本の外部リードを備えたパッケージからなる半導体装置であって、
前記パッケージ内には、第1、第2、第3および第4パワートランジスタを含む複数のパワートランジスタがそれぞれ個別の半導体チップとして搭載され、
前記複数のパワートランジスタのそれぞれは、制御入力端子と、第1端子と、第2端子とを備え、
前記複数のパワートランジスタの制御入力端子は、それぞれ、前記複数本の外部リードの中の4本となる第1から第4外部リードに接続され、
前記第1パワートランジスタの第1端子と前記第2パワートランジスタの第1端子は、前記複数本の外部リードの中の1本となる第5外部リードに共通に接続され、
前記第3パワートランジスタの第1端子と前記第4パワートランジスタの第1端子は、前記複数本の外部リードの中の1本となる第6外部リードに共通に接続され、
前記第1パワートランジスタの第2端子と前記第3パワートランジスタの第2端子は、前記複数本の外部リードの中の1本となる第7外部リードに共通に接続され、
前記第2パワートランジスタの第2端子と前記第4パワートランジスタの第2端子は、前記複数本の外部リードの中の1本となる第8外部リードに共通に接続されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体チップの裏面電極が前記第2端子となっており、
前記パッケージ内には、前記第7外部リードに接続される第1ダイパッドと、前記第8外部リードに接続される第2ダイパッドとが含まれ、
前記第1ダイパッド上に、前記第1パワートランジスタおよび前記第3パワートランジスタが搭載され、
前記第2ダイパッド上に、前記第2パワートランジスタおよび前記第4パワートランジスタが搭載されることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記半導体チップの表面には、前記制御入力端子と前記第1端子が形成され、
前記制御入力端子と前記第1端子の端子配置および信号配置は、前記半導体チップを上面から見た際の中心点を基準にして点対称の関係になっていることを特徴とする半導体装置。 - 複数の半導体チップが搭載され、複数の外部リードを備えた1個のパッケージからなる半導体装置であって、
前記複数の半導体チップの全てまたは大半は、自身の半導体チップ表面に設けられたパッド配置および信号配置が、前記自身の半導体チップを表面から見た際の中心点を基準にして点対称の関係になっていることを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記複数の半導体チップの全てまたは大半は、ディスクリートのトランジスタ素子であることを特徴とする半導体装置。
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