JP2009527109A - バッテリ電力制御用マルチ・チップ・モジュール - Google Patents

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power transistor
lead
integrated circuit
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リー、ジョンギル
リー、ミョンゴー
ドスドス、ビジルディス
スイコ、チャールズ
チョン スク リム、デイビッド
− ボアズ、アドリアーノ エム． ヴィラス
マン ファイ リー、エドウィン
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フェアチャイルド セミコンダクター コーポレイション
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Abstract

バッテリ保護回路に使用するのに適したマルチ・チップ・モジュール。マルチ・チップ・モジュールは、集積回路チップ、第１のパワー・トランジスタ、第２のパワー・トランジスタ、集積回路チップを第１のパワー・トランジスタに電気的に接続する第１の接続構造、集積回路チップを第２のパワー・トランジスタに電気的に接続する第２の接続構造と、第１のリード、第２のリード、第３のリードおよび第４のリードを含むリードフレーム構造とを含み、集積回路チップ、第１のパワー・トランジスタおよび第２のパワー・トランジスタがリードフレーム構造に搭載されている。モールディング材料は、集積回路チップ、第１のパワー・トランジスタ、第２のパワー・トランジスタ、第１の接続構造および第２の接続構造の少なくとも一部分を覆う。

Description

（関連出願へのクロスリファレンス）
本特許出願は、参照によってここにその全体をあらゆる点で取り込まれる２００６年２月１３日出願の米国仮特許出願第６０／７７３，０３４号の非仮出願であり、同仮出願に対して優先権を主張するものである。
（背景）
リチウム・イオン・バッテリに関して、各種の保護機構が存在する。リチウム・イオン・バッテリが過充電されると、強い発熱反応が発生する可能性があり、火災を起こす可能性が高まる。
リチウム・イオン・バッテリの過充電を防止するために、バッテリ保護回路が使用される。バッテリ保護回路は、一例が図１に示されているが、なかでも２つのＦＥＴ（電界効果トランジスタ）スイッチ１２２、１２４および制御ＩＣ（集積回路）１２０を含むことがしばしばある。１つのＦＥＴがバッテリに電流が流入することを防止し、他方は、制御ＩＣが許可しない限りバッテリから電流が流出することを防止する。
制御ＩＣおよびＭＯＳＦＥＴを含むマルチ・チップ・モジュールが存在する。しかし、多数の改善を行うことができる。例えば、いくつかの従来のマルチ・チップ・モジュールでは、パッケージの４つの辺すべてにリードを含む。この結果、モジュールが大型になるが、それらのモジュールがセルラー電話などの小型の電子デバイスに使用されることから、望ましくない。マルチ・チップ・モジュールのサイズを縮小することができるが、これによってそのようなパッケージに使用できるチップの電流運搬能力が減少する。
従って、進歩したマルチ・チップ・モジュールが必要となる。
発明の実施の形態は、上述の問題およびその他の問題に個別におよび総合的に対処しようとする。
発明の実施の形態は、マルチ・チップ・モジュール、マルチ・チップ・モジュールを作製する方法およびマルチ・チップ・モジュールを採用したシステムおよびアセンブリに関する。
発明の１つの実施の形態は、少なくとも１つの集積回路（ＩＣ）チップ、少なくとも１つのパワー・デバイス・チップと、リードを含む金属リードフレーム構造とを含むマルチ・チップ・モジュールに関する。金属リードフレーム構造は、互いに電気的に分離された少なくとも２つの独立したダイ搭載用パッドを含む。この少なくとも２つの独立したダイ搭載用パッドは、少なくとも１つのＩＣチップを搭載する第１のパッドと、少なくとも１つのパワー・デバイス・チップを搭載する第２のパッドとを含む。マルチ・チップ・モジュールは、また少なくとも１つのＩＣチップと少なくとも１つのパワー・デバイス・チップをリードに接続する２種類以上の直径を有するボンディング・ワイヤを含む。
発明の別の１つの実施の形態は、単一のハウジングに収容され、バッテリの充電および放電を制御する集積回路チップおよび少なくとも１つのパワー・デバイス・チップを含むバッテリ保護モジュールに関する。ハウジングは、モールディング材料を含む。集積回路チップおよび少なくとも１つのパワー・デバイス・チップは、回路の少なくとも一部分を構成する。回路に必要とされる外部接続は、４本のリードに制限される。
発明の別の１つの実施の形態は、集積回路チップ、第１のパワー・トランジスタ、第２のパワー・トランジスタ、集積回路チップを第１のパワー・トランジスタに電気的に接続する第１の接続構造、集積回路チップを第２のパワー・トランジスタに電気的に接続する第２の接続構造およびリードフレーム構造を含むマルチ・チップ・モジュールに関する。リードフレーム構造は、第１のリード、第２のリード、第３のリードおよび第４のリードを含み、集積回路チップ、第１のパワー・トランジスタおよび第２のパワー・トランジスタがリードフレーム構造に搭載されている。モールディング材料は、集積回路チップ、第１のパワー・トランジスタ、第２のパワー・トランジスタ、第１の接続構造および第２の接続構造の少なくとも一部分を覆う。第１のリードは、第１のパワー・トランジスタへの電気的接続を提供し、第２のリードは、第２のパワー・トランジスタへの電気的接続を提供する。第１および第２のリードは、マルチ・チップ・モジュールの第１の末端にあり、第３および第４のリードは、マルチ・チップ・モジュールの第２の末端にある。ダイ搭載用パッドの少なくとも１つは、パッドの２つの対向する辺の両方に沿って、外部リード、搭載用パッド、あるいは、その他のダイ搭載用パッドを持たない。
発明のその他の実施の形態は、上述のマルチ・チップ・モジュールのほか、そのようなモジュールを用いたアセンブリおよびシステムを作製する方法に関する。
発明のその他の実施の形態について、以下の図面および詳細な説明を参照しながら説明する。
セルラー電話用バッテリなどのバッテリの充電を制御する制御ＩＣおよびパワー半導体スイッチの集積が開示されている。発明の実施の形態で、小型形状因子のマルチ・チップ・モジュールが開示されており、これは、小型回路基板に搭載できる。小型回路基板をバッテリ・パックの末端側終端に接続できる。マルチ・チップ・モジュールは、バッテリ保護回路の一部を構成する。
上で述べたように、図１は、従来のバッテリ保護回路を示す。図１に示された回路を構成するのに個別コンポネントを使用する場合もある。図１に示された回路を構成するのに多くの個別コンポネントを使用すれば、形成される保護回路は、比較的広大なスペースを占有することになる。例えば、個別ＩＣおよびパワーＭＯＳＦＥＴのためだけに、回路基板上に最低でも８個の半田パッドが必要とされる。
発明の実施の形態は、マルチ・チップ・モジュールのコンパクトな（例えば、２ｍｍ×５ｍｍ）ハウジングに封入されるチップ面積を最大化することに重点的に取り組もうとしている。マルチ・チップ・モジュールおよび内部信号ルーティング機構中の外部ピンの数は、ハウジング内部で最小化される。
多くの異なる機構が、この種のコンパクトなマルチ・チップ・モジュールに結びつく。第１に、パワーＭＯＳＦＥＴ用リードフレームのダイ搭載用パッドは、マルチ・チップ・モジュールの一端から他端まで完全に延びる。これによって、ダイ搭載用パッド上のパワー・チップのサイズを最大化でき、これによってパワーＭＯＳＦＥＴの電流定格を最大化できる。第２に、パワー・チップ又はＩＣチップのいずれか一方からリードフレーム構造への「ダウン・ボンド」は、存在しない。第３に、ＩＣとパワーＭＯＳＦＥＴとの間の接続は、チップとチップとの間の相互接続（例えば、ワイヤ相互接続）によって行われる。第４に、ＭＯＳＦＥＴダイ搭載用パッドに隣接する信号ルーティング要素および外部リードの数は、最小化される。外部リードを最小化し、「ダウン・ボンド」を排除することによって、パッケージ内の面積が最大化されて、大型のＭＯＳＦＥＴが可能になる。パワーＭＯＳＦＥＴのサイズが増大することで、オン抵抗が減少し、それによってパワー損失が最小化され、加熱が削減される。これは、最終的に、バッテリの有用なエネルギーを増大させることにつながる。
発明の実施の形態に従うマルチ・チップ・モジュールは、また特殊な診断テスト・モードを有する。電流オーバシュートを防止するために、ＭＯＳＦＥＴスイッチング時間は、ドライバＩＣによって減速される。発明の実施の形態で、通常の動作モード検認テストは、１２００ｍｓのテスト時間を必要とするはずである。通常動作で使用されないマルチ・チップ・モジュールの１本のリードがＩＣのパッドにつながり、ＩＣがスイッチング時間を係数１０でスケーリングすることを許容し、これによって検認テスト時間は、１２０ｍｓに短縮される。短縮されたテスト時間は、検認テスト動作のスループットを増大させ、製品の製造コストを削減する。発明の実施の形態で、ＩＣ搭載用パッドの脇にあるマルチ・チップ・モジュールの５番目のオプション・リードは、もっぱらＩＣを特殊な診断テスト・モードにセットするように機能する。
図２は、発明の１つの実施の形態に従うマルチ・チップ・モジュール２００を示す。図２に示されたように、マルチ・チップ・モジュール２００は、細長い形状をしており、第１の長手末端２００（ａ）および第２の対向する長手末端２００（ｂ）を有する。マルチ・チップ・モジュール２００は、発明の実施の形態で、１よりも大きいアスペクト比を有する。以下で更に詳しく説明するように、この特別な形状因子は、充電可能なバッテリと一緒に使用される電気アセンブリにこれが使用される場合、スペースを最小化する。
マルチ・チップ・モジュール２００は、リードフレーム構造２１０を含む。リードフレーム構造２１０は、この例で、第１の搭載用パッド２１０（ａ）−１および第２の搭載用パッド２１０（ａ）−２を含み、これらは、互いにギャップ２１４だけ隔てられる。ギャップ２１４は、第１と第２の搭載用パッド２１０（ａ）−１、２１０（ａ）−２を電気的に分離し、それによって、これらのパッド上にある任意のチップがリードフレーム構造２１０を介して直接的に互いに電気的に接続されることのないようにしている。
他の実施の形態で、ギャップ２１４は、存在しなくてもよい。例えば、単一の搭載用パッドを設けて、単一の搭載用パッド上に搭載された任意のチップの１つ又は両方の下側に誘電層を設けることもできよう。誘電層は、その場合、チップ底面を互いに電気的に分離する。
リードフレーム構造２１０は、またタイ・バー２２４を含む。（参照符号２２４は、タイ・バーの例を指し示す。この特殊な例で、パッケージの片側に６つのタイ・バーがあり、パッケージ中には、合計で１２個のタイ・バーがある。）タイ・バー２２４は、第１および第２のダイ搭載用パッド２１０（ａ）−１、２１０（ａ）−２から離れる方向に、横方向に延びる。これらのタイ・バー２２４は、処理中にリードフレーム構造のアレイ中で多くのリードフレームを一緒につなぐことができる。
図２に示されたように、リードフレーム構造２１０は、またリードフレーム構造２１０の１つの長手末端およびモジュール２００の１つの長手末端にある２本のリード２１０（ｂ）−１および２１０（ｂ）−２（例えば、第１および第２のリード）を含む。リードフレーム構造２１０は、更にリードフレーム構造２１０およびモジュール２００の他方の長手末端にある２本のリード２１０（ｂ）−３および２１０（ｂ）−４（例えば、第３および第４のリード）を含む。オプションのテスト・リード２１０（ｃ）が、第２の搭載用パッド２１０（ａ）−２の横に配置されている。図２に示されたように、モジュール２００に必要なのは、４本のリード２１０（ｂ）−１、２１０（ｂ）−２、２１０（ｂ）−３、２１０（ｂ）−４だけである。
この例で、リード２１０（ｂ）−１、２１０（ｂ）−２、２１０（ｂ）−３、２１０（ｂ）−４は、第１および第２のダイ用搭載パッド２１０（ａ）−１、２１０（ａ）−２から分離されているが、モジュール２００が異なるタイプの回路に使用される場合には、これらを接続する（例えば、それらと集積化する）こともできる。
リードフレーム構造２１０は、銅およびそれの合金を含む任意の適当な材料を含む。いくつかの実施の形態で、リードフレーム構造２１０は、ＮｉＰｄＡｕを予めメッキされるか、あるいは、半田接着可能な材料（例えば、Ｓｎ）をメッキされる。
半導体チップ２０４は、パワー・トランジスタを含み、第１の搭載用パッド２１０（ａ）−１に搭載される。制御ＩＣチップ２１５は、第２のダイ搭載用パッド２１０（ａ）−２に搭載される。
この実施の形態で、パワー・トランジスタを含む半導体チップ２０４は、チップ２０４の第１の表面にある第１のソース領域２０４（ｓ）−１および第１のゲート領域２０４（ｇ）−１と、チップ２０４の第２の表面にあるドレイン領域２０４（ｄ）とを含む第１のＭＯＳＦＥＴ ２０４（ｍ）−１を含む。第１のＭＯＳＦＥＴは、この例で縦型ＭＯＳＦＥＴである。これは、ソース領域２０４（ｓ）−１とドレイン領域２０４（ｄ）とがチップ２０４の対向する側に位置するからである。この例で、チップ２０４の第１の表面は、リードフレーム構造２１０から離れた端にあり、他方、チップ２０４の第２の表面は、リードフレーム構造２１０に近接している。
パワーＭＯＳＦＥＴについて詳細に説明したが、発明の実施の形態では、任意の適切な縦型パワー・トランジスタを使用することができる。縦型パワー・トランジスタには、ＶＤＭＯＳトランジスタおよび縦型バイポーラ・トランジスタが含まれる。ＶＤＭＯＳトランジスタは、拡散で形成した２つ以上の半導体領域を有するＭＯＳＦＥＴである。これは、ソース領域、ドレイン領域およびゲート領域を有する。ソース領域とドレイン領域が半導体ダイの対向する表面にあることから、このデバイスは、縦型である。ゲートは、トレンチ型ゲート構造又はプレーナ型ゲート構造であり、ソース領域と同じ表面に形成される。トレンチ型ゲート構造が好ましい。これは、トレンチ型ゲート構造の方が幅が狭く、プレーナ型ゲート構造よりも少ないスペースを占有するからである。動作時に、ＶＤＭＯＳデバイスのソース領域からドレイン領域へ流れる電流は、ダイ表面に対して本質的に垂直になる。
半導体チップ２０４は、またチップ２０４の第１の表面にある第２のソース領域２０４（ｓ）−２および第２のゲート領域２０４（ｇ）−２を含む第２のＭＯＳＦＥＴ ２０４（ｍ）−２を含む。第２のＭＯＳＦＥＴ ２０４（ｍ）−２は、またチップ２０４の第２の表面にあるドレイン領域２０４（ｄ）を含む。この例で、第１および第２のＭＯＳＦＥＴ ２０４（ｍ）−１および２０４（ｍ）−２は、共通ドレインとなる共通基板を共有する。（図２で、チップ２０４中にソース領域などの領域を定義する拡散領域は、図示されていない。）第１および第２のＭＯＳＦＥＴ ２０４（ｍ）−１、２０４（ｍ）−２のドレイン領域２０４（ｄ）は、搭載用パッド２１０（ａ）−１に電気的に接続される。
図２に示された特殊な例では、１つのチップ中に２つのＭＯＳＦＥＴが存在する。しかし、他の実施の形態では、チップ２０４中に１つのＭＯＳＦＥＴしか存在しないか、あるいは、第１のダイ搭載用パッド２１０（ａ）上に２つの分離したチップが搭載される。更に、２つのＭＯＳＦＥＴが示されているが、最終応用が図１に示されたバッテリ保護回路と異なる他の実施の形態では、１つのＭＯＳＦＥＴだけを使用することも可能である。
チップ同士を互いに電気的に接続し、および／又はチップをリードに電気的に接続するために、多くの接続構造を使用できる。接続構造の例には、ワイヤ又は導電性クリップが含まれる。このような接続構造は、金のような貴金属、あるいは、銅又はそれの合金のような金属を含む任意の適切な材料を含む。図２に示されたマルチ・チップ・モジュール２００では、接続構造は、ワイヤの形をしている。
図２を参照すると、第１の直径の複数のワイヤ２０６（ａ）−１、２０６（ａ）−２がＭＯＳＦＥＴのソース領域２０４（ｓ）−１、２０４（ｓ）−２をリード２１０（ｂ）−１、２１０（ｂ）−２に電気的に接続している。第２の直径のワイヤ２２０、２２２は、ＩＣチップ２１５をリード２１０（ｂ）−３、２１０（ｂ）−４に電気的に接続している。ソース領域２０４（ｓ）−１、２０４（ｓ）−２に接続されたワイヤ２０６（ａ）−１、２０６（ａ）−２は、ＩＣチップ２１５に接続されたワイヤ２２０、２２２よりも大きい直径を有する。これは、前者の方が後者よりも大きい電流を運ぶからである。
マルチ・チップ・モジュール２００中に存在してもよい付加的なワイヤには、ＩＣチップ２１５をゲート領域２０４（ｇ）−１、２０４（ｇ）−２に接続するワイヤ２１８（ｇ）−１、２１８（ｇ）−２が含まれる。別のワイヤ２０８（ｓ）−１は、ＩＣチップ２１５を、チップ２０４中のＭＯＳＦＥＴの１つのソース領域２０４（ｓ）−１に接続する。更に別のワイヤ２１２は、テスト・リード２１０（ｃ）をＩＣチップ２１５に電気的に接続する。
モールディング材料２０２が、リードフレーム構造２１０、パワー・トランジスタ・チップ２０４およびＩＣチップ２１５の少なくとも一部分を覆う。モールディング材料２０２は、エポキシ材料又は任意のその他の適当な材料を含む。図２に示されたように、リード２１０（ｂ）−１、リード２１０（ｂ）−２、リード２１０（ｂ）−３、リード２１０（ｂ）−４の末端側終端は、モールディング材料２０２の側面を越えて延びない。図２に示されたマルチ・チップ・モジュール２００は、ＭＬＰ（マイクロリード・パッケージ）型パッケージとして特徴付けられる。
図２のマルチ・チップ・モジュール２００には、「ダウン・ボンド」、あるいは、搭載用パッド２１０（ａ）−１に下降するワイヤ・ボンドが存在しない。例えば、チップ２０４、２１５の上面を通ってＩＣチップ２１５をチップ２０４の第１のＭＯＳＦＥＴ ２０４（ｍ）−１のソース領域２０４（ｓ）−１に接続するためにワイヤ２０８（ｓ）−１が用いられる。マルチ・チップ・モジュール２００に「ダウン・ボンド」が存在しないため、そうでなければダウン・ボンドのために使用されたはずのスペースをチップ２０４が占有でき、そのため、マルチ・チップ・モジュール２００の境界内部でチップ２０４のサイズを最大化できる。
マルチ・チップ・モジュール２００は、またオプションの専用テスト・リード２１０（ｃ）を含む。テスト・リード２１０（ｃ）を使用することで、よりパッケージを迅速にテストできる。テスト・リード２１０（ｃ）を使用して、より迅速にテストを実行するように、ＩＣチップ２１５をプログラミングしなおすことができる。上で述べたように、この特徴によって、専用のテスト・リード２１０（ｃ）がない場合と比べて、１０倍まで速くテストを行うことができる。
図３は、図２に示されたモジュールの側面図を示す。図３のコンポネントについては、図２に関して説明したし、同様な参照符号は、同様な要素を指す。図３は、リードフレーム構造２１０の部分的にエッチされた領域２１０（ｄ）（例えば、半分エッチされた領域）を付加的に示す。モールディング材料２０２は、半分エッチされた領域２１０（ｄ）によって構成されるスペースを満たし、モールディング材料２０２は、リードフレーム構造２１０を所定の位置に固定できる。当該分野で普通に行われているように、部分的にエッチされた領域２１０（ａ）を形成するために、ウェット・エッチ・プロセスを利用できる。
図３は、また、リードフレーム構造２１０の底部外側表面がモールディング材料２０２の外側表面と本質的に同一面でよいことを示す。マルチ・チップ・モジュール２００は、回路基板又は同等物に直接搭載され、リードフレーム構造２１０の露出表面は、パワー・チップ２０４から回路基板（図示されていない）上の下層パッドに熱を移送するために役立つ。
モジュール２００を作製する方法について図４（ａ）−４（ｅ）を参照しながら説明する。
図４（ａ）は、第１のダイ搭載用パッド２１０（ａ）−１および第２のダイ搭載用パッド２１０（ａ）−２を含むリードフレーム構造２１０を示す。このリードフレーム構造２１０は、エッチング、スタンピング等を含む任意の適当な方法で得られる。
図４（ｂ）に示されたように、次に、銀を含むエポキシ又は半田材料（含鉛又は無鉛）を含む導電性材料２３０（ａ）−１又は２３０（ａ）−２がそれぞれ第１又は第２のダイ搭載用パッド２１０（ａ）−１、２１０（ａ）−２に供給される。塗布プロセス又はディスペンス・プロセスによって、第１および第２のダイ搭載用パッド２１０（ａ）−１、２１０（ａ）−２に導電性接着剤２３０（ａ）−１、２３０（ａ）−２が供給される。接着剤は、また他の実施の形態では、非電気伝導性のものでよい。
図４（ｃ）に示されたように、次にチップ２０４、２１５が第１および第２のダイ搭載用パッド２１０（ａ）−１、２１０（ａ）−２に取り付けられる。ピック・アンド・プレイス・プロセスを含む任意の適当なプロセスを用いて、チップ２０４、２１５が搭載用パッド２１０（ａ）−１、２１０（ａ）−２に搭載される。
図４（ｄ）に示されたように、先に述べたワイヤ（例えば、ワイヤ２０６（ａ）−１、２０６（ａ）−２を含む）がチップ２０４、２１５に接着され、また先に述べたように、リードフレーム構造２１０のリードにも接着される。適当なワイヤ・ボンディング・プロセス（例えば、超音波ボンディング）は、当業者に既知である。
図４（ｅ）に示されたように、次に従来のモールディング・プロセスを用いて、リードフレーム構造２１０、チップ２０２、２１５および各種ワイヤ（例えば、２０６（ａ）−１、２０６（ａ）−２）の少なくとも一部分を囲んでモールディング材料２０２が形成される。
図５は、先に述べたマルチ・チップ・モジュール２００を採用した回路図を示す。図２と５の両方を参照すると、Ｂ−がリード２１０（ｂ）−１に対応し、Ｐ−がリード２１０（ｂ）−２に対応し、Ｖｄｄがリード２１０（ｂ）−３に対応し、ＶＭがリード２１０（ｂ）−４に対応する。図５のマルチ・チップ・モジュール２００には、有利なことに、図１の回路図の電子コンポネントの多くが組み込まれている。マルチ・チップ・モジュール２００は、バッテリ保護回路の形成を容易にする。これは、回路のコンポネントの多くが単一の小型形状因子モジュール中に存在するためである。
図６は、モジュール２００のコンポネントの内部回路図を示す。図６には、ＩＣチップ２１５と、ＩＣチップ２１５によって制御される２つのＭＯＳＦＥＴ２０４（ｍ）−１、２０４（ｍ）−２とがある。図２および図６を参照すると、ＩＣチップの端子Ｖｓｓがワイヤ２０８（ｓ）−１につながり、端子ＤＯがワイヤ２０８（ｇ）−１につながり、端子ＶＭがワイヤ２２２につながり、端子ＣＯが２１８（ｇ）−２につながる。更に、モジュール２００を回路基板に搭載することは、多くのディスクリート・コンポネントを回路基板に搭載することよりも容易である。
図７は、モジュール２００の底面図を示す。この図に、先に述べたテスト・リードは、示されていない。図７に示されたように、モジュール２００の底面は、リード２１０（ｂ）−１、２１０（ｂ）−２、２１０（ｂ）−３、２１０（ｂ）−４の露出表面のほか、ダイ搭載用パッド２１０（ａ）−１、２１０（ａ）−２の露出表面を含む。図示のように、モールディング材料２０２の外側表面は、リード２１０（ｂ）−１、２１０（ｂ）−２、２１０（ｂ）−３、２１０（ｂ）−４およびダイ搭載用パッド２１０（ａ）−１、２１０（ａ）−２の露出表面と本質的に同一面である。図示のように、１つの寸法は、約２．０ｍｍであり、別の長手寸法は、長さ約５．０ｍｍである。この例のモジュールは、約２よりも大きいアスペクト比を有する。
図８は、モジュール２００を搭載された回路基板３０２を含む電気アセンブリ３００を示す。回路基板３０２には、他の電気コンポネント３０４も搭載できる。
図９は、リチウム・イオン・バッテリ４００に接続された先に述べた電気アセンブリ３００を含むシステムを示す。図８および図９に示されたように、モジュール２００の特別な形状因子は、リチウム・イオン・バッテリ４００と一緒に使用されるバッテリ保護回路をコンパクトにすることを可能にする。
図１０（ａ）は、モジュールの別の実施の形態の底面図を示す。図１０（ｂ）は、図１０（ａ）のモジュールに使用されるダイおよびリードフレーム構造の上部斜視図を示す。図１０（ｃ）は、図１０（ｂ）に示されたリードフレーム構造の上部斜視図を示す。図１０（ａ）−１０（ｃ）で、参照符号の多くのものは、既に上で説明した。
図１０（ａ）の実施の形態は、図２−図４に関して上で述べた実施の形態と同様なものでよい。しかし、この実施の形態で、モジュールは、モジュールの（例えば、図２のように）側辺でなく、モジュール末端にテスト・リード２１０（ｃ）を有する。この例で、テスト・リード２１０（ｃ）は、リード２１０（ｂ）−３と２１０（ｂ）−４との間にある。更に、図１０（ｂ）および図１０（ｃ）に示されたように、リードフレーム構造２１０は、図２−図４に関連して上で述べたリードフレーム構造２１０よりも少ないタイ・バー２２４を有する（例えば、側辺当たり６つのタイ・バーの代わりに、側辺当たり３つのタイ・バー）。これらの変更は、ソーイング時の機械的ストレスを低減する助けとなる（図２−図４に関連して述べた実施の形態と比べて）。更に、モジュール末端にテスト・リード２１０（ｃ）を設けることによって、第２の搭載用パッド２１０（ａ）−２の幅がより広くなり、大型のＩＣチップを収容できるようになる。
更に、図２−図４のリードフレーム構造２１０と比べて、図１０（ｂ）−図１０（ｃ）のリードフレーム構造２１０では、リード２１０（ｂ）−１、２１０（ｂ）−２、２１０（ｂ）−３、２１０（ｂ）−４がわずかに長くなっている。より長いリードを使用することによって、モジュールと回路基板との間にある半田ジョイントのサイズが大きくなっている。
発明の実施の形態に従うマルチ・チップ・モジュールは、ワイヤレス電話システム、ラップトップ・コンピュータ、サーバ・コンピュータ、電源等の各種システムに使用できる。
すべての名詞の個数は、特に指定しない限り、１つ又は複数の意味を含む。
上の説明は、例示的なものであって、限定的なものではない。この開示を再考することによって、発明の多くの変形が当業者に明らかになろう。従って、発明の範囲は、上の説明を参照することによって制限されることはなく、その代わりに、ペンディング・クレームをその完全な範囲又は等価物と一緒に参照することによって決められるべきである。
従来のバッテリ保護回路の回路図。 マルチ・チップ・モジュール内部のコンポネントも示す、発明の１つの実施の形態に従うマルチ・チップ・モジュールの斜視図。 図２に示されたモジュールの側面図。 図４（ａ）−４（ｅ）は、図２に示されたマルチ・チップ・モジュールを作製するプロセスの流れを示す、マルチ・チップ・モジュール中のコンポネントの斜視図。 図２に示されたマルチ・チップ・モジュールを採用したバッテリ保護回路の回路図。 図２に示されたマルチ・チップ・モジュールの回路図。 マルチ・チップ・モジュールの底面図。 回路基板と、回路基板に搭載された図２に示されたマルチ・チップ・モジュールとを含む電気アセンブリ。 図８に示された電気アセンブリに接続されたリチウム・イオン・バッテリを含むシステム。 図１０（ａ）は、別のモジュールの実施の形態の底面図。図１０（ｂ）は、図１０（ａ）のモジュールに使用されるリードフレーム構造およびダイの上部・底部斜視図。図１０（ｃ）は、図１０（ｂ）に示されたリードフレーム構造のトップ斜視図。

Claims (20)

  1. マルチ・チップ・モジュールであって、
    少なくとも１つの集積回路（ＩＣ）チップと、
    少なくとも１つのパワー・デバイス・チップと、
    少なくとも１つのＩＣチップを搭載する第１のパッドと少なくとも１つのパワー・デバイス・チップを搭載する第２のパッドとを含み、互いに電気的に分離された少なくとも２つの独立したダイ搭載用パッドとリードとを含む金属リードフレーム構造と、
    前記少なくとも１つのＩＣチップおよび少なくとも１つのパワー・デバイス・チップをリードに接続する、２種類以上の直径を有するボンディング・ワイヤと、
    を含むマルチ・チップ・モジュール。
  2. 請求項１記載のモジュールであって、１つのチップから別の１つのチップへのワイヤ・ボンド接続を含む前記モジュール。
  3. 請求項１記載のモジュールであって、前記搭載用パッドがモジュールの裏側で露出されており、モジュールがエポキシ・モールディング材料を含む前記モジュール。
  4. 請求項１記載のモジュールであって、リードフレーム構造が専用のテスト・リードを含む前記モジュール。
  5. 請求項１記載のモジュールであって、ダイ搭載用パッドの少なくとも１つは、パッドの２つの対向する側面の両方に沿って、外部リード、搭載用パッド又はその他のダイ搭載用パッドを持たない前記モジュール。
  6. バッテリ保護用マルチ・チップ・モジュールであって、
    集積回路チップと、
    回路の少なくとも一部を構成するマルチ・チップ・モジュール、集積回路チップおよび少なくとも１つのパワー・デバイス・チップの外部にあるバッテリの充電および放電を制御するための、単一のハウジングに収容されたパワー・デバイス・チップと、
    を含み、
    回路に必要とされる外部接続が４本のリードに制限されている、
    前記モジュール。
  7. マルチ・チップ・モジュールであって、
    集積回路（ＩＣ）チップと、
    第１のパワー・トランジスタと、
    第２のパワー・トランジスタと、
    前記集積回路チップを第１のパワー・トランジスタに電気的に接続する第１の接続構造と、
    前記集積回路チップを第２のパワー・トランジスタに電気的に接続する第２の接続構造と、
    第１のリード、第２のリード、第３のリードおよび第４のリードを含み、集積回路チップ、第１のパワー・トランジスタおよび第２のパワー・トランジスタを搭載されたリードフレーム構造と、
    前記集積回路チップ、第１のパワー・トランジスタ、第２のパワー・トランジスタ、第１の接続構造および第２の接続構造の少なくとも一部を覆うモールディング材料と、
    を含み、
    第１のリードが第１のパワー・トランジスタへの電気的接続を提供し、第２のリードが第２のパワー・トランジスタへの電気的接続を提供しており、
    第１および第２のリードがマルチ・チップ・モジュールの第１の端部にあり、第３および第４のリードがマルチ・チップ・モジュールの第２の端部にある、
    マルチ・チップ・モジュール。
  8. 請求項７記載のマルチ・チップ・モジュールであって、リードフレーム構造は、更にテスト・リードとテスト・リードを集積回路チップに電気的に接続するボンディング構造とを含み、リードフレーム構造中のリードは、テスト・リードと、第１、第２、第３および第４のリードのみを含む前記マルチ・チップ・モジュール。
  9. 請求項７記載のマルチ・チップ・モジュールであって、マルチ・チップ・モジュールは、細長い形状をしており、１よりも大きいアスペクト比を有する前記マルチ・チップ・モジュール。
  10. 請求項７記載のマルチ・チップ・モジュールであって、第１のパワー・トランジスタおよび第２のパワー・トランジスタは、単一のパワー・チップに含まれており、また第１のパワー・トランジスタおよび第２のパワー・トランジスタは、縦型パワーＭＯＳＦＥＴである前記マルチ・チップ・モジュール。
  11. 請求項７記載のマルチ・チップ・モジュールであって、第１および第２のボンディング構造は、ワイヤであり、リードフレーム構造は、第１のダイ搭載用パッドおよび第２のダイ搭載用パッドを含み、集積回路チップは、第１のダイ搭載用パッドに搭載されており、第１および第２のパワー・トランジスタは、１つ又は複数のチップ中に存在し、当該１つ又は複数のチップは、第２のダイ搭載用パッドに搭載されている前記マルチ・チップ・モジュール。
  12. 請求項１１記載のマルチ・チップ・モジュールであって、リードフレーム構造は、更に集積回路チップに電気的に接続されたテスト・リードを含む前記マルチ・チップ・モジュール。
  13. 請求項１１記載のマルチ・チップ・モジュールであって、リードフレーム構造の外部表面は、モールディング材料を通して露出される前記マルチ・チップ・モジュール。
  14. 電気アセンブリであって、
    回路基板と、
    当該回路基板に搭載された請求項７のマルチ・チップ・モジュールと、
    を含む電気アセンブリ。
  15. システムであって、
    請求項１４記載の電気アセンブリと、
    当該電気アセンブリに電気的に接続された充電可能なバッテリと、
    を含むシステム。
  16. 第１、第２、第３および第４のリードを含むリードフレーム構造を得る工程と、
    当該リードフレーム構造に集積回路チップを搭載する工程と、
    第１のパワー・トランジスタおよび第２のパワー・トランジスタを含む少なくとも１つの半導体チップをリードフレーム構造に搭載する工程と、
    第１の接続構造を集積回路チップと第１のパワー・トランジスタに接着する工程と、
    第２の接続構造を集積回路チップと第２のパワー・トランジスタに接着する工程と、
    前記集積回路チップ、第１のパワー・トランジスタ、第２のパワー・トランジスタ、第１の接続構造および第２の接続構造の少なくとも一部分の周りに材料をモールドして、マルチ・チップ・モジュールを形成する工程と、
    を含み、
    第１のリードが第１のパワー・トランジスタへの電気的接続を提供し、第２のリードが第２のパワー・トランジスタへの電気的接続を提供しており、
    第１および第２のリードがマルチ・チップ・モジュールの第１の末端にあり、第３および第４のリードがマルチ・チップ・モジュールの第２の末端にある、
    方法。
  17. 請求項１６記載の方法であって、リードフレーム構造が更にテスト・リードを含み、方法は、更に
    第３の接続構造を集積回路チップとテスト・リードに接着する工程、
    を含む前記方法。
  18. 請求項１６記載の方法であって、更に
    マルチ・チップ・モジュールを回路基板に搭載する工程、
    を含む前記方法。
  19. 少なくとも１つのＩＣチップを搭載する第１のパッドと少なくとも１つのパワー・デバイス・チップを搭載する第２のパッドとを含み、互いに電気的に分離された少なくとも２つの独立したダイ搭載用パッドとリードとを含む金属リードフレーム構造を得る工程と、
    前記少なくとも１つのＩＣチップを第１のパッドに搭載する工程と、
    前記少なくとも１つのパワー・デバイス・チップを第２のパッドに搭載する工程と、
    ２種類以上の直径を有するボンディング・ワイヤを前記少なくとも１つのＩＣチップおよび少なくとも１つのパワー・デバイス・チップに接着し、またリードに接着する工程と、
    を含む方法。
  20. 請求項１９記載の方法であって、更に金属リードフレーム構造、少なくとも１つのＩＣチップ、少なくとも１つのパワー・チップおよびボンディング・ワイヤの少なくとも一部分の周りにモールディング材料をモールドする工程を含む前記方法。
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