WO2012073307A1 - 半導体装置 - Google Patents

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semiconductor device
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聡明 堤
是宏 船戸
奥平　智仁
山形　整人
明久 内田
鈴木　智久
義晴 鐘ヶ江
健 寺崎
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ルネサスエレクトロニクス株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device having an oscillation circuit.
  • Oscillation circuits may be used in various semiconductor devices.
  • Patent Document 1 Japanese Unexamined Patent Application Publication No. 2007-13119 (Patent Document 1) and Japanese Unexamined Patent Application Publication No. 2010-10168 (Patent Document 2) describe technologies related to a semiconductor device having an oscillation circuit.
  • the semiconductor device system In order to reduce the size of the entire semiconductor device system that requires an oscillation circuit, it is effective to incorporate the oscillation circuit in a semiconductor chip. Further, if an oscillation circuit is also incorporated in a semiconductor chip incorporating various circuits other than the oscillation circuit, the semiconductor device system can be further reduced in size.
  • the inventor is studying an oscillation circuit using a reference resistor in order to improve the performance of the oscillation circuit. Specifically, a reference current is generated using a reference resistor, a voltage is generated according to the reference current and the oscillation frequency of the oscillation unit, and the oscillation unit oscillates at a frequency according to the generated voltage.
  • a reference current is generated using a reference resistor
  • a voltage is generated according to the reference current and the oscillation frequency of the oscillation unit
  • the oscillation unit oscillates at a frequency according to the generated voltage. Stabilization can be achieved.
  • the resistance value of the reference resistor fluctuates for some reason, the oscillation frequency will fluctuate. Therefore, it is desirable to eliminate the fluctuation factor of the resistance value of the reference resistor as much as possible.
  • the present inventor examined the factors causing fluctuations in the resistance value of the reference resistor and found the following newly.
  • a semiconductor chip with a built-in transmission circuit is sealed and packaged with a resin material, but due to the resin sealing of the semiconductor chip, stress is generated in the semiconductor chip.
  • the resistance value of the reference resistor built in the semiconductor chip fluctuates. Even if the fluctuation of the resistance value due to the stress caused by resin sealing is a fluctuation that does not cause a problem in a general resistance element, it becomes a fluctuation factor of the oscillation frequency in the reference resistance of the transmission circuit as described above. End up. That is, if the resistance value of the reference resistor built in the semiconductor chip fluctuates due to the stress caused by resin-sealing the semiconductor chip, the oscillation frequency of the oscillation circuit fluctuates. This leads to a decrease in the performance of the semiconductor device.
  • An object of the present invention is to provide a technique capable of improving the performance of a semiconductor device.
  • a semiconductor device is a semiconductor device provided with a resin-sealed semiconductor chip, and the semiconductor chip has an oscillation circuit.
  • the oscillation circuit includes a voltage-current conversion unit that converts a voltage into a current using a reference resistor, and a voltage generation unit that generates a voltage according to an input current from the voltage-current conversion unit and an oscillation frequency of the oscillation unit And the oscillating unit that oscillates at a frequency corresponding to an input voltage from the voltage generating unit.
  • a reference current is generated by applying a reference voltage to the reference resistor, and a current corresponding to the reference current is input to the voltage generator as the input current.
  • the reference resistor connects the first side of the main surface of the semiconductor chip, the one end of the first side, and the center of the main surface of the semiconductor chip among the main surfaces of the semiconductor chip. Orthogonal to the first side in a first region surrounded by a first line and a second line connecting the other end of the first side and the center of the main surface of the semiconductor chip Formed by the plurality of resistors extending in the first direction.
  • the performance of the semiconductor device can be improved.
  • FIG. 1 is a plan layout view of a semiconductor chip constituting a semiconductor device according to an embodiment of the present invention; It is a circuit diagram which shows the oscillation circuit which the semiconductor chip of one embodiment of this invention has. It is explanatory drawing which shows typically the relationship between the transmission signal of the oscillation part in an oscillation circuit, switching of ON / OFF of a switch, and the voltage of a capacity
  • FIG. 10 is a fragmentary cross-sectional view of the semiconductor chip during a manufacturing step following that of FIG. 9;
  • FIG. 11 is a fragmentary cross-sectional view of the semiconductor chip during a manufacturing step following that of FIG. 10;
  • FIG. 12 is a fragmentary cross-sectional view of the semiconductor chip during a manufacturing step following that of FIG. 11;
  • FIG. 13 is a fragmentary cross-sectional view of the semiconductor chip during a manufacturing step following that of FIG. 12;
  • FIG. 14 is an essential part cross sectional view of the semiconductor chip during a manufacturing step following FIG. 13; It is a principal part top view of the semiconductor chip of one embodiment of this invention.
  • hatching may be omitted even in a cross-sectional view for easy understanding of the drawings. Further, even a plan view may be hatched to make the drawing easy to see.
  • FIG. 1 is a plan layout view of a semiconductor chip (semiconductor device) CP1 constituting a semiconductor device according to an embodiment of the present invention, and shows an example of the layout of circuit blocks and the like formed on the semiconductor chip CP1. .
  • the semiconductor chip CP1 constituting the semiconductor device of the present embodiment is a semiconductor chip in which an oscillation circuit is formed (built in). Circuits other than the oscillation circuit are also formed (built in) in the semiconductor chip CP1.
  • the semiconductor chip CP1 has a rectangular planar shape. As shown in FIG. 1, an oscillation circuit region OS1 in which an oscillation circuit (corresponding to an oscillation circuit OS described later) is formed is formed. Have. Further, the semiconductor chip CP1 has a region where a circuit other than the oscillation circuit is formed. For example, the semiconductor chip CP1 includes a RAM area RAM1 in which a RAM (Random Access Memory) is formed, a logic circuit area LOG1 in which a logic circuit (logic circuit) is formed, and a flash in which a flash memory (nonvolatile memory) is formed. And a memory area FLA1.
  • RAM Random Access Memory
  • LOG1 a logic circuit area LOG1 in which a logic circuit (logic circuit) is formed
  • flash memory nonvolatile memory
  • the semiconductor chip CP1 includes an AD / DA area AD1 in which an AD / DA converter (AC-DC / DC-AC converter) is formed, an I / F circuit area IF1 in which an I / F circuit is formed, and a power supply circuit. And a power circuit region PC1 in which is formed.
  • a plurality of pad electrodes PD are formed (arranged and arranged) along the four sides (sides S1, S2, S3, and S4) of the surface of the semiconductor device CP1 in the peripheral portion (outer peripheral portion) of the surface of the semiconductor device CP1. ing.
  • Each pad electrode PD is connected to an oscillation circuit area OS1, a RAM area RAM1, a logic circuit area LOG1, a flash memory area FLA1, an AD / DA area AD1, an I / F circuit area IF1, a power supply via an internal wiring layer of the semiconductor device CP1.
  • the circuit area PC1 (each circuit thereof) is electrically connected.
  • the semiconductor chip CP1 of the present embodiment is a semiconductor chip having an oscillation circuit and it is essential to have an oscillation circuit, but circuits other than the oscillation circuit can be changed as necessary.
  • FIG. 2 is a circuit diagram showing the oscillation circuit OS included in the semiconductor chip CP1 of the present embodiment.
  • FIG. 3 is an explanatory diagram schematically showing the relationship between the transmission signal (frequency F) of the oscillation unit 4, the on / off switching of the switch SW1, and the voltage (charge voltage) Vb of the capacitor C1.
  • the oscillation circuit OS shown in FIG. 2 includes a voltage-current conversion unit 2, a voltage generation unit 3, and an oscillation unit 4.
  • the oscillation circuit OS is formed (built in) in the semiconductor chip CP1.
  • the voltage-current conversion unit (voltage-current conversion circuit unit) 2 is a circuit (circuit unit) that converts a voltage (input voltage, reference voltage) into a current (output current, reference current) using a reference resistor Rst. .
  • the reference voltage Va is input to the operational amplifier OP1 of the voltage-current converter 2
  • the current mirror circuit 5 composed of a plurality of transistors amplifies the reference current Iref N times to become a current (mirror current) N ⁇ Iref, which is a voltage ⁇ Output from the current converter 2.
  • the current N ⁇ Iref corresponds to a current N times the reference current Iref.
  • the reference resistor Rst can be regarded as a resistor that converts the voltage (here, the reference voltage Va) into a current (here, the reference current Iref) in the voltage-current converter 2.
  • the voltage generation unit 3 is a circuit (circuit unit) that generates a voltage according to the input current (here, current N ⁇ Iref) from the voltage-current conversion unit 2 and the oscillation frequency of the oscillation unit 4. Specifically, the current N ⁇ Iref output from the voltage-current converter 2 is input to the switch SW 1 of the voltage generator 3.
  • the switch SW1 is connected to the capacitor C1, the switch SW2, and the switch SW3.
  • the switch SW1 is switched by the switch control signal 7 for controlling the switch SW1 for a time 1 / F with respect to the oscillation frequency F of the oscillation unit 4. It is turned on (conductive).
  • the switch SW2 is turned on and the capacitor C1 is discharged (the charged voltage of the discharged capacitor C1 is 0V), and then the switch SW1 is turned on with the switch SW2 turned off.
  • charging of the capacitor C1 is started by the current N ⁇ Iref flowing into the capacitor C1 via the switch SW1. That is, when the switch SW1 is turned on for 1 / F, the capacitor C1 is charged by the input current N ⁇ Iref.
  • the voltage (charge voltage) of the capacitor C1 becomes the voltage (charge voltage) Vb.
  • the switch SW1 After charging the capacitor C1 with the current N ⁇ Iref for the time of 1 / F, the switch SW1 is turned off and this time the switch SW3 is turned on.
  • the voltage (charge voltage) Vb of the capacitor C1 is input to the operational amplifier OP2.
  • a reference voltage Vref is also input to the operational amplifier OP2, and a voltage Vc obtained by amplifying a voltage difference (difference) between the input voltage Vb and the reference voltage Vref is output.
  • the oscillation unit 4 is an oscillation unit (oscillation circuit unit) that oscillates at a frequency corresponding to an input voltage (here, voltage Vc) from the voltage generation unit 3.
  • the voltage Vc output from the voltage generator 3 (the operational amplifier OP2) is input to a VCO (Voltage controlled Oscillator) 8, and the VCO 8 corresponds to the input voltage (here, the voltage Vc).
  • An oscillation signal is output (that is, oscillates) at a frequency (oscillation frequency) F.
  • the VCO 8 is a transmitter that controls the oscillation frequency with a voltage. When the voltage Vc input to the VCO changes, the frequency F of the oscillation signal output by the VCO changes accordingly.
  • the oscillation unit 4 outputs an oscillation signal (frequency F transmission signal) and also a frequency feedback signal.
  • the frequency feedback signal is converted into a switch control signal 7 via a control circuit (not shown), and the switch control signal 7 controls the switch SW1 of the voltage generation unit 3.
  • the switch SW1 is controlled so that the time during which the switch SW1 is turned on becomes 1 / F.
  • the time for which the switch SW1 of the voltage generation unit 3 is turned on is 1 / F, and therefore the capacitor C1 has a time of 1 / F.
  • the voltage (charge voltage) of the capacitor C1 becomes the voltage Vb, and this voltage Vb is input to the operational amplifier OP2 of the voltage generator 3.
  • the operational amplifier OP2 outputs the voltage Vc, and the oscillating unit 4 receives the input voltage Vc from the operational amplifier OP2 and outputs an oscillation signal of frequency F. Therefore, in a stable state in which the oscillation frequency F of the oscillation unit 4 (VCO 8) is stable, the oscillation unit 4 (VCO 8) is always controlled by the voltage Vc.
  • the oscillation signal can be output stably.
  • the oscillation frequency of the oscillation unit 4 may fluctuate due to some factors. That is, the oscillation frequency of the oscillation unit 4 (of the VCO 8) may be higher or lower than the frequency F due to some factor.
  • the oscillation frequency of the oscillation unit 4 increases from the frequency F to F + ⁇ F (where the increment from the frequency F is ⁇ F).
  • the frequency feedback signal output from the oscillating unit 4 also changes, and the switch control signal 7 that controls the switch SW1 also changes accordingly. Therefore, the time during which the switch SW1 of the voltage generating unit 3 is turned on by the switch control signal Is 1 / (F + ⁇ F), which is shorter than 1 / F. For this reason, since the capacitor C1 is charged by the current N ⁇ Iref for a time of 1 / (F + ⁇ F) shorter than 1 / F, the voltage (charge voltage) of the capacitor C1 is smaller than the voltage Vb.
  • Vb ⁇ Vb (here, a decrease from the voltage Vb is ⁇ Vb). Therefore, when the switch SW3 is turned on, the voltage (charge voltage) Vb ⁇ Vb of the capacitor C1 is input to the operational amplifier OP2, and the operational amplifier OP2 receives the fact that the input voltage is Vb ⁇ Vb smaller than Vb, A voltage Vc ⁇ Vc (here, a decrease from the voltage Vc is ⁇ Vc) smaller than the voltage Vc is output. Therefore, since the voltage Vc ⁇ Vc smaller than the voltage Vc is inputted to the oscillation unit 4 (VCO 8), the oscillation frequency of the oscillation unit 4 (VCO 8) decreases. As a result, the oscillation frequency of the oscillating unit 4 (of the VCO 8) decreases from F + ⁇ F and returns to the frequency F.
  • the oscillation frequency of the oscillation unit 4 (VCO 8 thereof) is decreased from the frequency F to F ⁇ F (here, the decrease from the frequency F is ⁇ F).
  • the frequency feedback signal output from the oscillating unit 4 also changes, and the switch control signal 7 that controls the switch SW1 also changes accordingly. Therefore, the time during which the switch SW1 of the voltage generating unit 3 is turned on by the switch control signal Is 1 / (F ⁇ F), which is longer than 1 / F.
  • the capacitor C1 is charged by the current N ⁇ Iref for a time 1 / (F ⁇ F) longer than 1 / F, so that the voltage (charge voltage) of the capacitor C1 is higher than the voltage Vb.
  • the voltage generation unit 3 generates a voltage according to the input current from the voltage-current conversion unit 2 and the oscillation frequency of the oscillation unit 4, and generates the generated voltage as an oscillation unit (oscillation circuit unit). ) 4, and the oscillating unit 4 oscillates at a frequency corresponding thereto.
  • the voltage generated by the voltage generation unit 3 is controlled according to the oscillation frequency of the oscillation unit 4, and the oscillation frequency of the oscillation unit 4 is controlled according to the voltage generated by the voltage generation unit 3. Even if the oscillation frequency of the unit 4 fluctuates, the fluctuation can be fed back to control the oscillation frequency of the oscillation unit 4, so that fluctuations in the oscillation frequency of the oscillation unit 4 can be suppressed, and oscillation at a stable frequency
  • the unit 4 can oscillate. That is, the oscillation frequency F of the oscillation unit 4 (VCO 8) can be stabilized.
  • the voltage-current conversion unit (voltage-current conversion circuit unit) 2 generates a reference current Iref by applying the reference voltage Va to the reference resistor Rst, and a current (here, current) corresponding to the reference current Iref. N ⁇ Iref) is output from the voltage-current converter 2 and input to the voltage generator 3.
  • the input current (here, current N ⁇ Iref) from the voltage-current converter 2 and the oscillator The voltage is generated according to the oscillation frequency of 4. For this reason, if the resistance value of the reference resistor Rst of the voltage-current converter 2 fluctuates, the reference current Iref generated by the voltage-current converter 2 fluctuates.
  • the current (current N ⁇ Iref) that is output and input to the voltage generation unit 3 also varies, the voltage generated by the voltage generation unit 3 (here, voltage Vc) also varies.
  • the oscillation frequency of the oscillation unit 4 will fluctuate. That is, if the resistance value of the reference resistor Rst of the voltage-current conversion unit 2 varies, the oscillation frequency of the oscillation unit 4 varies.
  • the reference current Iref decreases, so that the current output from the voltage-current conversion unit 2 and input to the voltage generation unit 3 (here, the current N Since Iref) is reduced and the voltage (charge voltage) Vb of the capacitor C1 is also reduced, the oscillation frequency of the oscillation unit 4 is lowered.
  • the reference current Iref becomes large, so that the current output from the voltage-current converter 2 and input to the voltage generator 3 (here, Current N ⁇ Iref) also increases, and the voltage (charge voltage) Vb of the capacitor C1 also increases, so that the oscillation frequency of the oscillator 4 increases.
  • the voltage generator 3 generates a voltage (here, voltage Vc) in accordance with the input current from the voltage-current converter 2 and the oscillation frequency of the oscillator 4, and generates the generated voltage as an oscillator (oscillator circuit unit).
  • Vc voltage
  • the oscillation frequency F To stabilize the oscillation frequency F so that the oscillation unit 4 oscillates at a frequency corresponding thereto, if the resistance value of the reference resistor Rst fluctuates for some reason, the oscillation frequency F Will fluctuate. Therefore, it is important to eliminate as much as possible the variation factor of the resistance value of the reference resistor Rst.
  • various devices are provided for the reference resistor Rst formed in the semiconductor chip CP1, which will be described in detail later.
  • the semiconductor device PKG of the present embodiment is a semiconductor device (semiconductor package) provided with a resin-sealed semiconductor chip CP1. That is, the semiconductor device PKG of the present embodiment is a resin-encapsulated semiconductor device (semiconductor package) in which the semiconductor chip CP1 is encapsulated with resin.
  • a specific configuration of the semiconductor device PKG will be described.
  • FIG. 4 is a cross-sectional view of the semiconductor device PKG of the present embodiment
  • FIG. 5 is a top view (plan view) of the semiconductor device PKG of the present embodiment
  • FIG. 6 is a semiconductor of the present embodiment
  • FIG. 7 is a bottom view (plan view) of the device PKG
  • FIG. 7 is a plan perspective view (top view) of the semiconductor device PKG of the present embodiment.
  • FIG. 7 is a plan perspective view of the upper surface side of the semiconductor device PKG when the sealing resin portion MR is seen through.
  • the cross section of the semiconductor device PKG at the position of the line A1-A1 in FIGS. 5 to 7 substantially corresponds to FIG.
  • the semiconductor device PKG of the present embodiment shown in FIGS. 4 to 7 includes a semiconductor chip CP1, a die pad (chip mounting portion) DP that supports or mounts the semiconductor chip CP1, and a plurality of leads LD formed of a conductor. And a plurality of bonding wires BW that electrically connect the plurality of leads LD and the plurality of pad electrodes PD on the surface of the semiconductor chip CP1, respectively, and a sealing resin portion MR that seals them.
  • Sealing resin portion (sealing portion, sealing resin, sealing body) MR is made of, for example, a resin material such as a thermosetting resin material, and may include a filler.
  • the sealing portion MR can be formed using an epoxy resin containing a filler.
  • a biphenyl thermosetting resin to which a phenolic curing agent, silicone rubber, filler, and the like are added is used as a material for the sealing portion MR for the purpose of reducing stress. May be.
  • the semiconductor chip CP1, the lead LD, and the bonding wire BW are sealed and electrically and mechanically protected by the sealing resin portion MR.
  • the planar shape (outer shape) intersecting the thickness of the sealing resin portion MR is, for example, a rectangle (square), and the corners of the rectangle (plane rectangle) can be rounded.
  • the planar shape intersecting the thickness of the semiconductor chip CP1 is rectangular (square).
  • a semiconductor substrate semiconductor wafer
  • the semiconductor substrate is manufactured by separating each semiconductor chip by dicing or the like.
  • the oscillation circuit OS is built in the semiconductor chip CP1.
  • a plurality of pad electrodes (bonding pads, electrodes, terminals) PD are formed on a main surface (surface, upper surface) 11a which is one main surface of the semiconductor chip CP1 and is also a main surface on the semiconductor element formation side. .
  • Each pad electrode PD of the semiconductor chip CP1 is electrically connected to a semiconductor element or a semiconductor integrated circuit formed inside or on the surface layer of the semiconductor chip CP1.
  • the main surface on the side where the pad electrode PD is formed is called a main surface 11a
  • the main surface opposite to the main surface 11a on the side where the pad electrode PD is formed is called the main surface 11a of the semiconductor chip CP1. It shall be called the back surface 11b.
  • the plurality of pad electrodes PD are arranged along the periphery of the main surface 11a of the semiconductor chip CP1.
  • the semiconductor chip CP1 is mounted (arranged) on the upper surface of the die pad DP so that the main surface 11a of the semiconductor chip CP1 faces upward, and the back surface 11b of the semiconductor chip CP1 is adhered to the upper surface of the die pad DP (die bond material, bonding material). ) 12 is bonded (joined) through 12 and fixed.
  • the adhesive material 12 a conductive or insulating adhesive material can be used as necessary. Further, the semiconductor chip CP1 is sealed in the sealing resin portion MR and is not exposed from the sealing resin portion MR.
  • the lead (lead portion) LD is made of a conductor and is preferably made of a metal material such as copper (Cu) or a copper alloy.
  • Each lead LD is composed of an inner lead portion which is a portion located in the sealing resin portion MR of the lead LD and an outer lead portion which is a portion located outside the sealing resin portion MR in the lead LD.
  • the outer lead portion protrudes outside the sealing resin portion MR from the side surface of the sealing resin portion MR.
  • the plurality of leads LD are arranged around the semiconductor chip CP1 so that one end portion (tip portion of the inner lead portion) of each lead LD faces the semiconductor chip CP1.
  • Each pad electrode PD on the main surface 11a of the semiconductor chip CP1 is electrically connected to an inner lead portion of each lead LD via a bonding wire BW that is a conductive connecting member. That is, one end portion of both ends of each bonding wire BW is connected to each pad electrode PD of the semiconductor chip CP1, and the other end portion is connected to the upper surface of the inner lead portion of each lead LD.
  • the bonding wire BW is a conductive connecting member for electrically connecting the pad electrode PD of the semiconductor chip CP1 and the lead 4, but more specifically is a conductive wire, preferably gold (Au ) Wire and copper (Cu) wire.
  • the bonding wire BW is sealed in the sealing resin portion MR and is not exposed from the sealing resin portion MR.
  • each lead LD is bent so that the lower surface near the end of the outer lead portion is positioned slightly below the lower surface of the sealing resin portion MR.
  • the outer lead portion of the lead LD functions as an external connection terminal portion (external terminal) of the semiconductor device CP1.
  • a plurality of suspension leads 13 are integrally formed on the die pad DP, and the suspension leads 13 are used when the semiconductor device PKG is manufactured by using the die pad DP as a lead frame for manufacturing the semiconductor device PKG. ) Is provided for holding.
  • Each suspension lead 13 is formed integrally with the die pad DP by the same material as the die pad DP, and one end is integrally formed (connected or connected) to the die pad DP, and the outside of the die pad DP (planar from the die pad DP).
  • the end opposite to the side connected to the die pad DP is the side surface of the sealing resin portion MR (preferably the corner of the planar rectangular shape of the sealing resin portion MR).
  • the inside of the sealing resin portion MR is extended until it reaches ().
  • the lead LD is separated from the die pad DP and the suspension lead 13 and is not integrally formed.
  • the semiconductor device PKG is manufactured by providing the lead LD, the die pad DP, and the suspension lead 13 on the same lead frame, the semiconductor device PKG can be easily manufactured.
  • the lead LD, the die pad DP, and the suspension lead 13 are formed of the same material. Accordingly, the lead LD, the die pad DP, and the suspension lead 13 are provided on the same lead frame, and the semiconductor device is provided. PKG can be manufactured, and manufacturing of the semiconductor device PKG is facilitated.
  • the die pad DP, the lead LD, and the suspension lead 13 are preferably formed of a metal material, such as copper (Cu) or a copper alloy. It is particularly preferable if it is made of a metal material mainly composed of copper (Cu).
  • the semiconductor device PKG can be manufactured as follows, for example.
  • a lead frame (not shown) having a die pad DP and a plurality of leads LD is prepared.
  • each lead LD is integrally connected to the frame frame of the lead frame
  • the die pad DP is integrally connected to the frame frame of the lead frame via the suspension leads 13.
  • the semiconductor chip CP1 is bonded and fixed on the die pad DP of the lead frame via the adhesive 12 (die bonding step).
  • the plurality of pad electrodes PD of the semiconductor chip CP1 and the plurality of leads LD of the lead frame are electrically connected via the plurality of bonding wires BW (wire bonding step).
  • a sealing resin portion MR that seals the semiconductor chip CP1, the die pad DP, the plurality of leads LD, and the plurality of bonding wires BW is formed (a molding process or a resin sealing process). Thereafter, after separating the lead LD from the frame of the lead frame (at this time, the suspension lead 13 protruding from the sealing resin portion MR is also cut), the outer lead portion of the lead LD protruding from the sealing resin portion MR is removed.
  • the semiconductor device PKG can be manufactured by bending.
  • the semiconductor device PKG is a semiconductor device (semiconductor package) in the form of QFP (QuadageFlat ⁇ Package) has been described, but a resin-encapsulated semiconductor device in which the semiconductor chip CP1 is resin-sealed ( In the case of a semiconductor package, the semiconductor device PKG can be a semiconductor device (semiconductor package) of another form.
  • the semiconductor device PKG is a semiconductor device (semiconductor package) manufactured using a lead frame in the same manner as the QFP mode, the QFN (Quad Flat Non-leaded Package) form, the SOP (Small Outline Package) form, or the DIP ( Dual (Inline Package) form is also possible.
  • the semiconductor device PKG can be a resin-encapsulated semiconductor device (semiconductor package) manufactured using a wiring board. In this case, for example, a BGA (Ball Grid Array) form or an LGA (Land Grid) is used. Array) form.
  • the semiconductor chip CP1 is die-bonded on the wiring substrate and then resin-sealed, and the semiconductor chip CP1 is covered with a sealing resin portion corresponding to the sealing resin portion MR. .
  • FIG. 8 is a cross-sectional view of the main part of the semiconductor chip CP1 of the present embodiment.
  • the semiconductor chip CP1 of the present embodiment is a semiconductor device having a resistance element (reference resistance Rst1) and a MISFET (Metal Insulator Semiconductor Field Effect Transistor: MIS field effect transistor) element.
  • Rst1 reference resistance
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the semiconductor substrate SUB constituting the semiconductor chip CP1 of the present embodiment is made of, for example, p-type single crystal silicon having a specific resistance of about 1 to 10 ⁇ cm.
  • the semiconductor substrate SUB has a MISFET formation region 1A, which is a region where MISFETs (Metal Insulators, Semiconductors, Fields, Effects, Transistors) are formed, and a reference resistance formation region 1B, which is a region where the reference resistor Rst1 is formed.
  • FIG. 8 shows a cross-sectional view of the main part of the MISFET formation region 1A and the reference resistance formation region 1B. In FIG. 8, for ease of understanding, the MISFET formation region 1A and the reference resistance formation region 1B are shown adjacent to each other, but the actual MISFET formation region 1A and the reference resistance formation region 1B in the semiconductor substrate SUB are shown. The positional relationship can be changed as necessary. In FIG.
  • the MISFET formation region 1A shows a region where a p-channel type MISFET is formed.
  • the MISFET formation region 1A includes not only a p-channel type MISFET but also an n-channel type. A type MISFET is also formed.
  • an element isolation region 21 is formed on the main surface of the semiconductor substrate SUB.
  • the element isolation region 21 is made of an insulator (insulating film such as silicon oxide) embedded in an element isolation groove (groove) 21a formed in the main surface of the semiconductor substrate SUB, and is formed by an STI (Shallow Trench Isolation) method. can do.
  • n-type well (n-type semiconductor region) NW is formed over a predetermined depth from the main surface of the semiconductor substrate SUB.
  • the n-type well NW is formed in the semiconductor substrate SUB (active region defined by the element isolation region 21) in the MISFET formation region 1A.
  • an element isolation region 21 is formed throughout.
  • the MISFET Q1 is formed on the main surface of the semiconductor substrate SUB, and in the reference resistance formation region 1B, the reference resistance (reference resistance element) Rst is formed on the main surface of the semiconductor substrate SUB.
  • the gate electrode GE of the MISFET Q1 is formed on the n-type well NW via the gate insulating film 23 in the MISFET formation region 1A.
  • the gate insulating film 23 is an insulating film that functions as a gate insulating film of the MISFET Q1 formed in the MISFET formation region 1A.
  • the gate electrode GE is formed of, for example, a polycrystalline silicon film (polysilicon film), and has a low resistivity by introducing impurities.
  • a side wall spacer (side wall, side wall insulating film, side wall spacer) SWS made of silicon oxide, silicon nitride film, or a laminated film thereof is formed.
  • a p-type semiconductor region SD for the source / drain of the MISFET Q1 is formed in the n-type well NW.
  • the p-type semiconductor region SD for source / drain of the MISFET Q1 may have an LDD (Lightly Doped Drain) structure.
  • the MISFET Q1 formed in the MISFET formation region 1A is a p-channel type MISFET.
  • the conductivity type of each region is reversed, and the MISFET Q1 formed in the MISFET formation region 1A is an n-channel.
  • a type MISFET may also be used.
  • both a p-channel type MISFET and an n-channel type MISFET can be formed, that is, a CMISFET (Complementary Metal Insulator Semiconductor Field Effect Transistor) can be formed.
  • the reference resistor Rst is formed of a conductor pattern (conductor pattern, conductor film pattern, resistor) CDP that functions as a resistor. As will be described later, the reference resistor Rst includes a plurality of conductor patterns (resistors). Body) It is formed by CDP.
  • the conductor pattern CDP is a patterned conductor film.
  • the conductor pattern CDP is a silicon film pattern (preferably a polycrystalline silicon film pattern). That is, in the present embodiment, the conductor pattern CDP is preferably made of polycrystalline silicon (polysilicon), and the resistivity is adjusted by introducing impurities.
  • the conductor pattern CDP which is a silicon film pattern, is formed on the element isolation region 2 and is electrically insulated from the semiconductor substrate SUB.
  • a sidewall spacer SWS is formed on the sidewall of the conductor pattern CDP which is a silicon film pattern. The shape of the conductor pattern CDP will be described in detail later.
  • a metal silicide layer (not shown) can be formed in a region where the bottom is connected. Thereby, the diffusion resistance and the contact resistance can be lowered, and the resistance element region of the conductor pattern CDP which is a silicon film pattern can be defined.
  • This metal silicide layer can be formed by a salicide (Salicide: Self Aligned Silicide) process or the like.
  • an insulating film (interlayer insulating film) 31 is formed so as to cover the gate electrode GE and the conductor pattern CDP.
  • the insulating film 31 is made of, for example, a laminated film of a silicon nitride film and a thicker silicon oxide film (the silicon nitride film is on the lower layer side). It is flattened so that its height almost coincides with 1B.
  • a contact hole (opening, through hole, connection hole) CNT is formed in the insulating film 31, and a conductive plug (connection conductor, conductive plug) PG1 is formed in the contact hole CNT.
  • Plug PG1 is formed so as to embed the inside of contact hole CNT on the conductive barrier film (for example, tantalum film, tantalum nitride film, or laminated film thereof) formed on the bottom and side walls of contact hole CNT.
  • FIG. 8 does not distinguish between the conductive barrier film and the main conductor film. Is shown as a plug PG1.
  • the contact hole CNT and the plug PG1 filling it are formed on the p-type semiconductor region SD and gate electrode GE in the MISFET formation region 1A, the conductor pattern CDP in the reference resistance formation region 1B, and the like.
  • a wiring (wiring layer, first wiring layer) M1 as a one-layer wiring is formed.
  • the wiring M1 includes a conductive barrier film (for example, a tantalum film, a tantalum nitride film, or a laminated film thereof) formed on the bottom and side walls of the wiring groove formed in the insulating film 32, and a wiring on the conductive barrier film.
  • the copper main conductor film is formed so as to be embedded in the trench. However, in order to simplify the drawing, FIG. 8 does not distinguish between the conductive barrier film and the main conductor film. This is shown as wiring M1.
  • the wiring M1 is electrically connected to the p-type semiconductor region SD in the MISFET formation region 1A, the gate electrode GE, the conductor pattern CDP in the reference resistance formation region 1B, and the like through the plug PG1.
  • the wiring M1 is formed by a damascene technique (here, a single damascene technique), but may be formed by a patterned conductor film (for example, a tungsten wiring or an aluminum wiring) as another form.
  • a damascene technique here, a single damascene technique
  • a patterned conductor film for example, a tungsten wiring or an aluminum wiring
  • a wiring (second wiring layer) M2 as a second layer wiring is a via hole (VIA hole, via hole, through hole) formed in the insulating film 33 in the wiring groove formed in the insulating film 34 and in the bottom of the wiring groove. ) Is embedded in a conductive film. That is, in the wiring M2, a wiring portion formed in the wiring groove of the insulating film 34 and a plug portion (connecting portion) formed in the via hole of the insulating film 33 are integrally formed.
  • the wiring M2 includes a conductive barrier film (for example, a tantalum film, a tantalum nitride film, or a laminated film thereof) formed on the bottom and side walls of the wiring trench and the via hole, and a conductive barrier film.
  • a conductive barrier film for example, a tantalum film, a tantalum nitride film, or a laminated film thereof
  • FIG. 8 shows a conductive barrier film, a main conductor film, and a copper main conductor film formed on the wiring trench and via hole. Are shown as wiring M2 without distinction.
  • the wiring M2 is formed by the damascene technology (here, dual damascene technology), but as another form, the wiring M2 can be formed by the single damascene technology. Further, the wiring M2 can be formed of a patterned conductor film (for example, tungsten wiring or aluminum wiring).
  • the wiring (including wirings M1 and M2 and wiring M3 described later) is a metal wiring formed of a metal material.
  • FIG. 9 to 14 are main-portion cross-sectional views during the manufacturing process of the semiconductor chip CP1 of the present embodiment, showing a cross section of the region corresponding to FIG.
  • a semiconductor substrate (semiconductor wafer) SUB made of p-type single crystal silicon having a specific resistance of about 1 to 10 ⁇ cm, for example, is prepared.
  • the semiconductor substrate SUB on which the semiconductor chip CP1 of the present embodiment is formed includes the MISFET formation region 1A, which is a region where the MISFET Q1 is formed, and the reference resistance formation region, which is a region where the reference resistor Rst is formed. 1B.
  • an element isolation region 21 made of an insulator (an insulator embedded in a trench) is formed on the main surface of the semiconductor substrate SUB by, for example, STI (Shallow Trench Isolation) method.
  • an insulating film made of silicon oxide for example, a silicon oxide film by HDP-CVD (High-Density-Plasma-CVD)
  • HDP-CVD High-Density-Plasma-CVD
  • this insulating film is polished by using a CMP (Chemical Mechanical Polishing) method or the like to remove an unnecessary insulating film outside the element isolation trench 21a, and in the element isolation trench 21a.
  • CMP Chemical Mechanical Polishing
  • the active region of the semiconductor substrate SUB is defined by the element isolation region 21.
  • a MISFET Q1 is formed in the active region defined by the element isolation region 21 in the MISFET formation region 1A as described later.
  • the element isolation region 21 is formed over the entire area.
  • an n-type well (n-type semiconductor region) NW is formed over a predetermined depth from the main surface of the semiconductor substrate SUB.
  • the n-type well NW can be formed by ion-implanting n-type impurities such as phosphorus (P) or arsenic (As) into the semiconductor substrate SUB.
  • the n-type well NW is formed in the MISFET formation region 1A. It is formed.
  • the surface of the semiconductor substrate SUB is cleaned (washed) by, for example, wet etching using a hydrofluoric acid (HF) aqueous solution, and then the surface of the semiconductor substrate SUB (the surface of the n-type well NW in the MISFET formation region 1A). Then, an insulating film 23 made of a silicon oxide film or the like is formed.
  • the insulating film 23 formed in the MISFET formation region 1A is an insulating film for the gate insulating film of the MISFET formed in the MISFET formation region 1A, and can be formed using, for example, a thermal oxidation method.
  • a conductive material such as a polycrystalline silicon film (doped polysilicon film) 24 is formed on the entire main surface of the semiconductor substrate SUB (that is, on a region including the insulating film 23 and the element isolation region 21).
  • a film conductor film, silicon film
  • the polycrystalline silicon film 24 is formed as a low-resistance semiconductor film (conductive material film) by introducing impurities during or after film formation.
  • the thickness (deposited film thickness) of the polycrystalline silicon film 24 can be about 100 to 250 nm, for example.
  • the polycrystalline silicon film 24 can be changed from an amorphous silicon film at the time of film formation to a polycrystalline silicon film by heat treatment after the film formation.
  • the polycrystalline silicon film 24 is patterned by using the photolithography method and the dry etching method, thereby forming the gate electrode GE and the conductor pattern CDP for the reference resistance Rst as shown in FIG.
  • the gate electrode GE and the conductor pattern CDP are each composed of a patterned polycrystalline silicon film 24.
  • the gate electrode GE is formed on the n-type well NW via the insulating film 23 in the MISFET formation region 1A. That is, the gate electrode GE is formed on the insulating film 23 on the surface of the n-type well NW in the MISFET formation region 1A.
  • the polycrystalline conductor pattern CDP is formed on the element isolation region 21 in the reference resistance forming region 1B.
  • sidewall spacers SWS are formed on the sidewalls of the gate electrode GE and the conductor pattern CDP.
  • the sidewall spacer SWS is formed by depositing, for example, a silicon oxide film (silicon oxide film), a silicon nitride film (silicon nitride film), or a laminated film thereof on the semiconductor substrate SUB, and the silicon oxide film, the silicon nitride film, or a film thereof.
  • the laminated film can be formed by anisotropic etching by RIE (Reactive Ion Etching) method or the like.
  • the p-type semiconductor region SD of the MISFET formation region 1A is formed by ion implantation or the like. Further, in order to obtain an LDD structure, ion implantation can be performed before the sidewall spacer SWS is formed.
  • the p-channel type MISFET Q1 is formed as a field effect transistor in the MISFET formation region 1A, and the structure of FIG. 12 is obtained.
  • a metal silicide layer (not shown) is formed on the portion (region to which the bottom of the plug PG1 will be connected later).
  • an insulating film 31 is formed on the semiconductor substrate SUB. That is, the insulating film 31 is formed on the semiconductor substrate SUB so as to cover the gate electrode GE and the conductor pattern CDP.
  • the insulating film 31 is made of, for example, a laminated film of a relatively thin silicon nitride film and a relatively thick silicon oxide film thereon.
  • the insulating film 31 may be a single film of a silicon oxide film.
  • the insulating film 31 can function as an interlayer insulating film. After the formation of the insulating film 31, the upper surface of the insulating film 31 is planarized by CMP treatment or the like.
  • the insulating film 31 is dry-etched to thereby form the p-type semiconductor region SD, the gate electrode GE, and the conductive film.
  • Contact holes CNT are formed on the body pattern CDP. At the bottom of the contact hole CNT, for example, the p-type semiconductor region SD, the gate electrode GE, a part of the conductor pattern CDP, and the like are exposed.
  • a plug PG1 is formed in the contact hole CNT.
  • a conductive barrier film for example, a tantalum film, a tantalum nitride film, or a laminated film thereof
  • W tungsten
  • a main conductor film made of a film or the like is formed on the conductive barrier film so as to fill the contact hole CNT.
  • the unnecessary main conductor film and conductive barrier film on the insulating film 31 are removed by a CMP method, an etch back method, or the like, whereby the plug PG1 can be formed.
  • an insulating film 32 is formed on the insulating film 31 in which the plug PG ⁇ b> 1 is embedded, a wiring groove (opening) is formed in the insulating film 32, and a wiring groove ( The wiring M1 is formed in the opening).
  • a wiring trench is formed in the insulating film 32, and then a conductive barrier film (for example, a tantalum film, After forming a tantalum nitride film or a laminated film thereof, a main conductor film made of a copper (Cu) film or the like is formed on the conductive barrier film so as to fill the wiring groove. Then, the unnecessary main conductor film and conductive barrier film on the insulating film 32 are removed by CMP or the like, whereby the wiring M1 can be formed.
  • a conductive barrier film for example, a tantalum film, After forming a tantalum nitride film or a laminated film thereof, a main conductor film made of a copper (Cu) film or the like is formed on the conductive barrier film so as to fill the wiring groove.
  • the unnecessary main conductor film and conductive barrier film on the insulating film 32 are removed by CMP or the like, whereby the wiring M1 can be formed.
  • the insulating film 33 and the insulating film 34 are formed in order from the bottom on the insulating film 32 in which the wiring M1 is embedded, and a wiring groove of the insulating film 34 and a via hole of the insulating film 33 are formed.
  • a wiring M ⁇ b> 2 is formed in the trench and the via hole of the insulating film 33.
  • a wiring groove and a via hole are formed in the insulating film 34 and the insulating film 33, and then a conductive barrier is formed on the insulating film 34 including the wiring groove and the via hole of the insulating films 34 and 33.
  • a film for example, a tantalum film, a tantalum nitride film, or a laminated film thereof
  • a main conductor film made of a copper (Cu) film or the like is formed on the conductive barrier film so as to fill the wiring groove and the via hole.
  • an unnecessary main conductor film and conductive barrier film on the insulating film 34 are removed by a CMP method or the like, whereby the wiring M2 can be formed.
  • an insulating film and a wiring are formed on the insulating films 34 and 33 in which the wiring M2 is embedded, but illustration and description thereof are omitted here.
  • FIG. 15 to 17 are main part plan views of the semiconductor chip CP1 of the present embodiment, showing the same region of the reference resistance forming region 1B.
  • FIG. 15 shows a planar layout of the conductor pattern CDP, the contact hole CNT, the plug PG1, and the wiring M1, and the other configurations are not shown.
  • FIG. 16 the planar layout of the conductor pattern CDP, the contact hole CNT, and the plug PG1 is shown, and the other configurations are not shown.
  • FIG. 17 the planar layout of the conductor pattern CDP, the contact hole CNT, the plug PG1, and the wiring M1 is shown, and the other components are not shown, but the conductor pattern CDP is indicated by a dotted line. . Since the plug PG1 is embedded in the contact hole CNT, the contact hole CNT and the plug PG1 are at the same position when viewed in plan.
  • FIG. 18 and 19 are cross-sectional views of the main part of the semiconductor chip CP1 of the present embodiment, showing cross-sectional views of the reference resistance forming region 1B.
  • FIG. 18 corresponds to a cross section taken along line A2-A2 of FIG. 15, and
  • FIG. 19 corresponds to a cross section taken along line A3-A3 of FIG.
  • the cross-sectional view of the reference resistance forming region 1B shown in FIG. 8 is a cross-sectional view substantially corresponding to the cross section taken along line A4-A4 of FIG.
  • a plurality of (a plurality of) conductor patterns CDP extending in the Y direction have predetermined intervals (preferably equal intervals) in the X direction. Are lined up.
  • the plurality of conductor patterns CDP are independent patterns.
  • the X direction and the Y direction are directions intersecting each other, and preferably are directions orthogonal to each other.
  • the contact hole CNT is formed at the upper part of both ends of each conductor pattern CDP extending in the Y direction, and the plug PG1 embedded in the contact hole CNT is
  • the wiring M1 is electrically connected to the wiring M1a. That is, the end of each conductor pattern CDP is electrically connected to the wiring M1a via the conductive plug PG1 filling the contact hole CNT.
  • the wiring M1a is a wiring for connecting a plurality of conductor patterns CDP extending in the Y direction and arranged in the X direction in series. The ends of two conductor patterns CDP adjacent in the X direction are connected to each other. In addition, it extends in the X direction.
  • the conductor pattern CDP is preferably a linear pattern, and the dimension L1 in the Y direction of the conductor pattern CDP (shown in FIG. 16) is the dimension L2 in the X direction of the conductor pattern CDP (in FIG. 16). (Ie L1> L2). It is more preferable if the dimension L1 in the Y direction of the conductor pattern CDP is at least 10 times the dimension L2 in the X direction of the conductor pattern CDP (that is, L1 ⁇ L2 ⁇ 10).
  • the plurality of conductor patterns CDP extending in the Y direction are connected in series via the plug PG1 embedded in the contact hole CNT1 and the wiring M1a.
  • the connection relationship will be specifically described as follows.
  • ten conductor patterns CDP are illustrated, but the first conductor pattern CDP, the second conductor pattern CDP, the third conductor pattern CDP, ..., the tenth conductor pattern CDP.
  • the end of the first conductor pattern CDP (upper end in FIG. 16), and the end of the second conductor pattern CDP adjacent to the end in the X direction are electrically connected via the plug PG1 embedded in the contact hole CNT (contact hole CNT formed on the end portions thereof) and the wiring M1a.
  • the other end of the second conductor pattern CDP (the lower end of FIG. 16) and the end of the third conductor pattern CDP adjacent to the end in the X direction (the lower end of FIG. 16). Are connected electrically via a plug PG1 embedded in the contact hole CNT (contact hole CNT formed on these ends) and the wiring M1a.
  • the other end portion (upper end portion in FIG.
  • the plurality of conductor patterns CDP extending in the Y direction are connected in series via the plug PG1 and the wiring M1a embedded in the contact hole CNT to form the reference resistor Rst.
  • the reference resistor Rst connects a plurality of independent conductor patterns CDP in series via the plug PG1 embedded in the contact hole CNT and the wiring (wiring layer) M1 (specifically, the wiring M1a). That's it.
  • the plurality of conductor patterns CDP constituting the reference resistor Rst can be regarded as resistors, respectively, and a plurality of conductor patterns CDP as resistors are connected to form the reference resistor Rst.
  • the extending direction of the resistor can be regarded as the same Y direction as the extending direction of the conductor pattern CDP.
  • the plurality of conductor patterns CDP extending in the Y direction are connected (more specifically, connected in series) to form the reference resistor Rst. This corresponds to forming a reference resistor Rst by connecting (more specifically, connecting in series) a resistor corresponding to the conductor pattern CDP.
  • a plurality of conductor patterns CDP (that is, a plurality of resistors) are connected to form a reference resistor Rst, and all conductor patterns CDP (resistors) are connected in series to form a reference resistor Rst.
  • the plurality of conductor patterns CDP that is, a plurality of resistors for forming the reference resistor Rst are connected in series to form the reference resistor Rst, the number of conductor patterns CDP can be reduced.
  • the area of the semiconductor chip CP1 can be reduced.
  • the reduction in the area of the semiconductor chip CP1 leads to a reduction in size of a semiconductor device (corresponding to the semiconductor device PKG) in which the semiconductor chip CP1 is sealed with resin.
  • FIG. 20 is a plan view (top view) of the semiconductor chip CP1, and shows the main surface 11a side of the semiconductor chip CP1.
  • a plurality of pad electrodes PD are arranged (arranged) along the four sides (sides S1, S2, S3, S4) in the periphery of the main surface 11a of the semiconductor chip CP1.
  • the pad electrode PD is not shown in FIG.
  • the planar shape of the semiconductor chip CP1 is a quadrangular shape, preferably a rectangular shape (including a square shape).
  • the four sides constituting the rectangular (rectangular) planar shape of the semiconductor chip CP1 are referred to as sides S1, S2, S3, and S4.
  • the sides S1 and S3 face each other, the sides S2 and S4 face each other (more specifically, the sides S1 and S3 are parallel to each other, and the sides S2 and S4 are Parallel).
  • the side S1 intersects with the sides S2 and S4 (more specifically, orthogonal), the side S2 intersects with the sides S1 and S3 (more specifically, orthogonal), and the side S3 is The sides S2 and S4 intersect (more specifically, orthogonal), and the side S4 intersects sides S1 and S3 (more specifically, orthogonal).
  • the four sides of the main surface 11a of the semiconductor chip CP1 correspond to the sides S1, S2, S3, and S4.
  • the reference resistor Rst is formed in the semiconductor chip CP1, but as described above, it is important to eliminate the variation factor of the resistance value of the reference resistor Rst as much as possible.
  • stress is generated in the semiconductor chip CP1 due to the resin-sealing of the semiconductor chip CP1.
  • the thermal expansion coefficient of the mold resin (corresponding to the sealing resin portion MR) for sealing the semiconductor chip CP1 is the semiconductor chip It is larger than the thermal expansion coefficient of the semiconductor substrate (corresponding to the semiconductor substrate SUB) constituting CP1.
  • the thermal expansion coefficient of a single crystal silicon substrate (corresponding to the semiconductor substrate SUB) is about 3.5 ppm / ° C.
  • the thermal expansion coefficient of a mold resin (corresponding to the sealing resin portion MR) is It is about 8 to 15 ppm / ° C.
  • a resin material is injected into the cavity of the molding die for forming the sealing resin portion MR (at this time, the semiconductor chip CP1 is in the cavity).
  • the sealing resin portion MR is formed by curing the injected resin material.
  • the temperature of the resin material when it is injected into the mold cavity and cured is as high as, for example, about 150 to 200 ° C., and is lowered to room temperature after the resin material is cured (after formation of the sealing resin portion MR). Cooling).
  • the shrinkage amount of the sealing resin portion MR at the time of cooling is larger than the shrinkage amount of the semiconductor chip CP1 (this is due to the difference in thermal expansion coefficient between the sealing resin portion MR and the semiconductor chip CP1). Stress (particularly compressive stress) is applied to the semiconductor chip CP1. Therefore, in the resin-encapsulated semiconductor device (semiconductor package) PKG in which the semiconductor chip CP1 is resin-sealed, stress is generated in the semiconductor chip CP1 due to the resin-sealing of the semiconductor chip CP1. become.
  • the present inventor has studied to prevent the conductor pattern CDP constituting the reference resistor Rst from being affected by the stress as much as possible even if a stress is generated in the semiconductor chip CP1.
  • FIG. 21 is a graph showing the result of simulating the stress generated in the semiconductor chip CP1.
  • 21 shows the stress at the position along the dotted line 41 in FIG. 20, and the horizontal axis of the graph in FIG. 21 indicates the main surface 11a of the semiconductor chip CP1 at the position along the dotted line 41.
  • the vertical axis of the graph of FIG. 21 corresponds to the stress generated at the position along the dotted line 41.
  • the dotted line 41 corresponds to a line connecting the center CT1 of the main surface 11a of the semiconductor chip CP1 and the center (center) of the side S1.
  • ⁇ x indicated by a square mark corresponds to a stress in a direction parallel to the side S1 (a direction parallel to the main surface 11a of the semiconductor chip CP1), and ⁇ y indicated by a diamond mark. Corresponds to the stress in the direction perpendicular to the side S1 (the direction parallel to the main surface 11a of the semiconductor chip CP1).
  • the stress ⁇ y in the direction perpendicular to the side S1 is smaller than the stress ⁇ x in the direction parallel to the side S1 (ie, the stress at the position along the dotted line 41 in FIG.
  • the stress generated in the semiconductor chip CP1 is a compressive stress (the stress value is a negative value).
  • the stress is small means “ It means that the absolute value of the stress is small.
  • FIG. 22 is a plan view (top view) of the semiconductor chip CP1 as in FIG. 20 and shows the main surface 11a side of the semiconductor chip CP1. , RG3, and RG4 are virtually divided.
  • a line 42 is a line connecting one end of the side S1 (corresponding to a corner formed by the side S1 and the side S2) and the center CT1 of the main surface 11a of the semiconductor chip CP1
  • a line 43 is This is a line connecting the other end of the side S1 (corresponding to a corner formed by the side S1 and the side S4) and the center CT1 of the main surface 11a of the semiconductor chip CP1.
  • the line 44 is a line connecting one end of the side S3 (corresponding to the corner formed by the side S2 and the side S3) and the center CT1 of the main surface 11a of the semiconductor chip CP1, and the line 45 is the side S3.
  • the side 42 can also be regarded as a line connecting one end of the side S2 (corresponding to a corner formed by the side S1 and the side S2) and the center CT1 of the main surface 11a of the semiconductor chip CP1, and the line 44 is Also, it can be regarded as a line connecting the other end of the side S2 (corresponding to a corner formed by the side S2 and the side S3) and the center CT1 of the main surface 11a of the semiconductor chip CP1.
  • the side 43 can also be regarded as a line connecting one end of the side S4 (corresponding to a corner formed by the side S1 and the side S4) and the center CT1 of the main surface 11a of the semiconductor chip CP1, and the line 45 is It can also be regarded as a line connecting the other end of the side S4 (corresponding to a corner formed by the side S3 and the side S4) and the center CT1 of the main surface 11a of the semiconductor chip CP1.
  • the region RG1 is a region (planar region) surrounded by the side S1, the line 42, and the line 43
  • the region RG2 is a region (planar region) surrounded by the side S2, the line 42, and the line 44.
  • the region RG3 is a region (plane region) surrounded by the side S3, the line 44, and the line 45
  • the region RG4 is a region (plane region) surrounded by the side S4, the line 43, and the line 45. is there.
  • These four regions RG1, RG2, RG3, RG4 are regions in which the main surface 11a of the semiconductor chip CP1 is virtually divided, and boundaries are actually formed between the regions RG1, RG2, RG3, RG4. is not.
  • lines 42, 43, 44 connecting the four corners of the main surface 11a of the semiconductor chip CP1 (four corners of the rectangular main surface 11a) and the center CT1 of the main surface 11a.
  • the main surface 11a of the semiconductor chip CP1 is divided into four regions RG1, RG2, RG3, and RG4.
  • the region RG1 is a region in contact with the side S1
  • the region RG2 is a region in contact with the side S2
  • the region RG3 is a region in contact with the side S3
  • the region RG4 is , A region in contact with the side S4.
  • each region RG1, RG2, RG3, RG4 is applied to each region RG1, RG2, RG3, RG4, and the stress in each region RG1, RG2, RG3, RG4 is as follows. That is, in the region RG1, the stress ⁇ y in the direction perpendicular to the side S1 is smaller than the stress ⁇ x in the direction parallel to the side S1 (that is,
  • the stress ⁇ y in the direction perpendicular to the side S3 is smaller than the stress ⁇ x in the direction parallel to the side S3 (that is,
  • the stress ⁇ y in the direction perpendicular to the side S4 is smaller than the stress ⁇ x in the direction parallel to the side S4 (that is,
  • FIG. 23 is a plan view (top view) of the semiconductor chip CP1, like FIG. 21, showing the main surface 11a side of the semiconductor chip CP1, and the main surface 11a of the semiconductor chip CP1 is divided into four regions RG1, RG2, RG3. RG4 is virtually divided and shown.
  • the Y direction that is the extending direction of the conductor pattern CDP constituting the reference resistor Rst Is a direction perpendicular to the side S1. Further, in the semiconductor chip CP1, when the reference resistor Rst is formed (arranged) in the region RG2, the Y direction that is the extending direction of the conductor pattern CDP constituting the reference resistor Rst is perpendicular to the side S2. The direction.
  • the Y direction that is the extending direction of the conductor pattern CDP constituting the reference resistor Rst is defined as a direction perpendicular to the side S3. To do.
  • the Y direction that is the extending direction of the conductor pattern CDP constituting the reference resistor Rst is defined as a direction perpendicular to the side S4. To do. This is done for the following reason.
  • the extending direction of the conductor pattern CDP (here, the Y direction) should be a direction in which the stress is small. It is valid. This is because the conductor pattern CDP is more easily expanded and contracted in the extending direction (corresponding to the Y direction) than in the cross-sectional direction (the direction perpendicular to the extending direction (corresponding to the Y direction)) when stress is applied. Because. That is, in the conductor pattern CDP, when stress of the same magnitude acts in the cross-sectional direction and the extending direction, it is difficult to expand and contract in the cross-sectional direction, but easily expands and contracts in the extending direction.
  • the stress ⁇ y in the direction perpendicular to the side S1 is smaller than the stress ⁇ x in the direction parallel to the side S1 (that is,
  • the Y direction which is the extending direction of the conductor pattern CDP constituting the reference resistor Rst
  • the Y direction which is the extending direction of the conductor pattern CDP constituting the reference resistor Rst
  • the Y direction which is the extending direction of the conductor pattern CDP constituting the reference resistor Rst
  • the regions R2, R3, and R4 can be considered in the same manner as the region RG1. That is, in the semiconductor chip CP1, when the reference resistor Rst is formed (arranged) in the region RG2, the Y direction that is the extending direction of the conductor pattern CDP constituting the reference resistor Rst is perpendicular to the side S2. By setting the direction (corresponding to the direction in which the stress is small), it is possible to reduce the influence of the stress applied to the conductor pattern CDP, and it is possible to suppress or prevent the resistance value of the reference resistance Rst from fluctuating due to the stress. .
  • the Y direction which is the extending direction of the conductor pattern CDP constituting the reference resistor Rst, is perpendicular to the side S3.
  • the direction corresponding to the direction in which the stress is small
  • the Y direction that is the extending direction of the conductor pattern CDP constituting the reference resistor Rst is perpendicular to the side S4.
  • the Y direction and the X direction are orthogonal to each other as described above, when the Y direction is orthogonal to the side S1, the X direction is parallel to the side S1, and the Y direction is orthogonal to the side S2.
  • the X direction is a direction parallel to the side S2, and the Y direction is a direction perpendicular to the side S3.
  • the X direction is a direction parallel to the side S3, and the Y direction is a direction orthogonal to the side S4. Then, the X direction is a direction parallel to the side S4.
  • the arrangement position of the reference resistor Rst in the semiconductor chip CP1 and the extending direction of the conductor pattern CDP (resistor) constituting the reference resistor Rst are associated with each other as described above.
  • the reference resistor Rst is formed in the semiconductor chip CP1, and the arrangement position of the reference resistor Rst and the extending direction of the conductor pattern CDP (resistor) constituting the reference resistor Rst (corresponding to the Y direction). ) Is devised as described above, the influence of the stress applied to the conductor pattern CDP can be reduced, and the resistance value of the reference resistance Rst can be suppressed or prevented from changing due to the stress. Thereby, the performance of the semiconductor device (corresponding to the semiconductor device PKG) in which the semiconductor chip CP1 having the oscillation circuit is sealed with resin can be improved. The same applies to the following second to fourth embodiments.
  • the stress is larger in the outer peripheral portion of the main surface 11a of the semiconductor chip CP1 than in the region other than the outer peripheral portion. That is, stress is particularly large at the outer peripheral portion of the main surface 11a of the semiconductor chip CP1.
  • the reference resistor Rst when the reference resistor Rst is formed (arranged) in the region RG1, the reference resistor Rst is preferably formed (arranged) at a position separated from the side S1 by 0.1 mm or more. Further, when the reference resistor Rst is formed (arranged) in the region RG2, the reference resistor Rst is preferably formed (arranged) at a position separated from the side S2 by 0.1 mm or more. In addition, when the reference resistor Rst is formed (arranged) in the region RG3, the reference resistor Rst is preferably formed (arranged) at a position separated from the side S3 by 0.1 mm or more. In addition, when the reference resistor Rst is formed (arranged) in the region RG4, the reference resistor Rst is preferably formed (arranged) at a position separated from the side S4 by 0.1 mm or more.
  • FIG. 24 is a plan view (top view) of the semiconductor chip CP1 like FIG. 21 and FIG. 23, showing the main surface 11a side of the semiconductor chip CP1, and is a plan view.
  • a region RG5 within 0.1 mm from each side S1, S2, S3, S4 is hatched.
  • a region RG6 not hatched corresponds to a region RG6 that is 0.1 mm or more away from each side S1, S2, S3, S4.
  • the reference resistor Rst is preferably formed (arranged) at a position 0.1 mm or more away from each side S1, S2, S3, S4. This is not the region RG5 in FIG. This corresponds to the formation (arrangement) of the reference resistor Rst in RG6.
  • stress is particularly likely to be generated in the region RG5. Therefore, the reference resistance Rst is not formed (arranged) in the region RG5, and the reference resistance is applied to the region RG6 in which the stress is relatively small compared to the region RG5.
  • the stress at the position along the dotted line 41 in FIG. 20 is the stress ⁇ x in the direction parallel to the side S1 and the stress ⁇ y in the direction perpendicular to the side S1.
  • the stress is large at the outer peripheral portion (corresponding to the region RG5) of the main surface 11a of the semiconductor chip CP1.
  • the stress at the position along the dotted line 41 in FIG. The stress ⁇ x in the direction parallel to is substantially constant, whereas the stress ⁇ y in the direction perpendicular to the side S1 decreases as the distance from the center CT1 increases.
  • the influence of the stress ⁇ x in the direction parallel to the side S1 is suppressed by setting the Y direction, which is the extending direction of the conductor pattern CDP constituting the reference resistor Rst, as a direction perpendicular to the side S1. Although it can be prevented, even in this case, it is affected by the stress ⁇ y in the direction perpendicular to the side S1. Therefore, in order to minimize the influence of the stress ⁇ y in the direction perpendicular to the side S1, it is effective to form (place) the reference resistor Rst in a region where the stress ⁇ y in the direction perpendicular to the side S1 is as small as possible. is there.
  • FIG. 25 is a plan view (top view) of the semiconductor chip CP1 and shows the main surface 11a side of the semiconductor chip CP1 as in FIGS. 21, 23, and 24, and is a plan view.
  • the region RG7 is hatched for easy viewing.
  • the region RG7 is a virtually divided region, and a boundary is not actually formed between the region RG7 and another region.
  • the region RG7 connects the center of the line 42 and the center of the line 44 closer to the side S1 than the line 46 connecting the center of the line 42 and the center of the line 43 in the region RG6. More than the line 49 connecting the center of the line 43 and the center of the line 45 on the side S3 side than the line 47 and closer to the side S3 than the line 48 connecting the center of the line 44 and the center of the line 45. This is the region on the side S4 side.
  • the region RG7 plus a region RG8 surrounded by the lines 46, 47, 48, and 49 corresponds to the region RG6.
  • the formation (arrangement) of the reference resistor Rst in the region RG7 is performed at a position 0.1 mm or more away from the side S1 in the region RG1. This corresponds to the formation (arrangement) of the reference resistance Rst at a position on the side S1 side of the line 46 connecting the center of the line 42 and the center of the line 43.
  • the formation (arrangement) of the reference resistor Rst in the region RG7 is performed at a position 0.1 mm or more away from the side S2 in the region RG2.
  • the formation (arrangement) of the reference resistor Rst in the region RG7 is performed at a position away from the side S3 by 0.1 mm or more in the region RG3.
  • the reference resistor Rst is formed (arranged) in the region RG4
  • the reference resistor Rst is formed (arranged) in the region RG7 at a position away from the side S4 by 0.1 mm or more in the region RG4. This also corresponds to forming (arranging) the reference resistor Rst at a position closer to the side S4 than the line 49 connecting the center of the line 43 and the center of the line 45.
  • the stress ⁇ x is almost the same (constant) in the region RG7 and the region 8, whereas the stress ⁇ y is smaller in the region R7 than in the region RG8. Therefore, the reference resistance Rst is not formed (arranged) in the region RG8 where the stress ⁇ y is larger than that in the region RG7, but the reference resistance Rst is formed (arranged) in the region RG7 where the stress ⁇ y is smaller than that in the region RG8.
  • the stress ⁇ y acting on the conductor pattern CDP constituting the reference resistor Rst can be reduced, and the resistance value of the reference resistor Rst can be more appropriately suppressed or prevented from changing due to the stress.
  • the performance of the semiconductor device (corresponding to the semiconductor device PKG) in which the semiconductor chip CP1 having the oscillation circuit is sealed with resin can be improved more accurately. The same applies to the following second to fourth embodiments.
  • FIG. 26 is a plan view of the principal part of the semiconductor device (semiconductor chip CP1) of the first modification of the present embodiment, which corresponds to FIG. 15, and is the same region (FIG. 15 to FIG. A region corresponding to the reference resistance forming region 1B) is shown.
  • a plurality of conductor patterns CDP extending in the Y direction are arranged at predetermined intervals in the X direction, and the conductor patterns CDP adjacent in the X direction are separated from each other. It was the wiring M1a that electrically connected the conductor patterns CDP adjacent to each other in the X direction.
  • a plurality of conductor patterns CDP extending in the Y direction are arranged at predetermined intervals in the X direction, but the conductor patterns CDP adjacent in the X direction. They are not independent patterns (isolated patterns) separated from each other.
  • the conductor patterns CDP adjacent in the X direction are connected in series and electrically connected by a connecting portion CDP2 formed integrally with the conductor pattern CDP (in the same layer as the conductor pattern CDP). Yes.
  • FIG. 26 (first modified example) will be described more specifically as follows.
  • ten conductor patterns CDP are illustrated, but the first conductor pattern CDP, the second conductor pattern CDP, the third conductor pattern CDP,...
  • the tenth conductor pattern CDP will be referred to.
  • the end of the first conductor pattern CDP (upper end in FIG. 26), and the end of the second conductor pattern CDP adjacent to the end in the X direction (upper end in FIG. 16) Are connected and electrically connected by a connecting portion CDP2 formed integrally with the first surface and the second conductor pattern CDP.
  • the other end of the second conductor pattern CDP (the lower end of FIG. 26) and the end of the third conductor pattern CDP adjacent to the end in the X direction (the lower end of FIG. 26). Are connected and electrically connected by a connecting portion CDP2 formed integrally with the second surface and the third conductor pattern CDP.
  • connection portion CDP2 is a conductor pattern formed in the same layer in the same process as the conductor pattern CDP, and extends in the X direction. That is, the conductor pattern CDP extending in the Y direction, the connection portion CDP2 extending in the X direction, the conductor pattern CDP extending in the Y direction, the connection portion CDP2 extending in the X direction, and so on.
  • the reference resistor Rst is formed continuously. Since the connecting portion CDP2 is formed integrally with the conductor pattern CDP, it is formed of the same material as the conductor pattern CDP (more specifically, the polycrystalline silicon film 24).
  • a plurality of conductor patterns CDP extending in the Y direction are arranged at predetermined intervals in the X direction. Are connected (more specifically, connected in series) to form a reference resistor Rst.
  • the conductor patterns CDP extending in the Y direction are connected (electrically connected) by the wiring M1a which is a conductor pattern of a layer different from the conductor pattern CDP.
  • the wiring M1a which is a conductor pattern of a layer different from the conductor pattern CDP.
  • the conductor patterns CDP extending in the Y direction are connected to each other by a connecting portion CDP2 which is a conductor pattern in the same layer as the conductor pattern CDP ( Is electrically connected). In this respect, they are different (in the case of FIGS. 15 to 19 and the case of FIG. 26).
  • the Y direction which is the extending direction of the conductor pattern CDP, is not the direction in which the stress is large (the direction of the stress ⁇ x) but the direction in which the stress is small (the direction of the stress ⁇ y). It is possible to suppress or prevent the resistance value of the resistor Rst from changing. This is because the resistance value of the reference resistor Rst is mainly defined by the plurality of conductor patterns CDP extending in the Y direction, and the wiring M1a or the connection for connecting the plurality of conductor patterns CDP extending in the Y direction. This is because the resistance component of the portion CDP2 is sufficiently smaller than the resistance value of the conductor pattern CDP extending in the Y direction.
  • the resistance value of the connecting portion CDP2 extending in the X direction is larger than the resistance value of the conductor pattern CDP extending in the Y direction, the resistance value of the connecting portion CDP2 extending in the X direction is reduced by the stress ⁇ x. Since it fluctuates due to the influence, there is a concern that the fluctuation of the resistance value of the reference resistor Rst cannot be suppressed.
  • the resistance value of the wiring M1a or the connecting portion CDP2 is sufficiently smaller than the resistance value of the conductor pattern CDP extending in the Y direction.
  • the resistance (resistance value) of the wiring M1a or the connecting portion CDP2 connecting the conductor patterns CDP adjacent in the X direction is 1/10 or less of the resistance (resistance value) of the conductor pattern CDP.
  • the resistance (resistance value) of one wiring M1a or the connecting portion CDP2 connecting the two conductor patterns CDP is one tenth or less of the resistance (resistance value) of one conductor pattern CDP.
  • the dimension L3 (shown in FIG. 26) of the connecting portion CDP2 in the X direction is the dimension L1 of the conductor pattern CDP in the Y direction (shown in FIG. 26).
  • the resistance of the connecting portion CDP2 that connects the conductor patterns CDP adjacent to each other in the X direction is reduced by less than one-tenth (that is, L3 ⁇ L1 / 10) of the conductor pattern CDP. It can be set to 1/10 or less.
  • the width (wiring width, dimension in the Y direction) W2 of the connecting portion CDP2 is set larger (thicker) than the width (wiring width, dimension in the X direction) W1 of the conductor pattern CDP (that is, W2> W1).
  • the influence of the connecting portion CDP2 can be further reduced.
  • the resistance of the conductor pattern CDP can be set to 1/10 or less.
  • the resistance value of the wiring M1a extending in the X direction is It is easy to make it smaller than the resistance value of the conductor pattern CDP. For this reason, since the resistance component of the wiring M1a occupying the reference resistance Rst can be easily reduced, it is more advantageous in suppressing or preventing variation in the resistance value of the reference resistance Rst caused by stress.
  • connection portion CDP2 in the same layer as the conductor pattern CDP that connects the plurality of conductor patterns CDP extending in the Y direction. It becomes easy to pass the wiring M1 other than the wiring M1a above the body pattern CDP. For this reason, the freedom degree of design of wiring can be raised.
  • FIGS. 27 and 28 are main part plan views of the semiconductor device (semiconductor chip CP1) of the second modification of the present embodiment, and are the same region as the above-described FIGS. Corresponding areas) are shown.
  • FIG. 27 corresponds to FIG. 15 and shows a planar layout of the conductor pattern CDP, the contact hole CNT, the plug PG1, and the wiring M1, and the other configurations are not shown.
  • FIG. 28 corresponds to FIG. 16 and shows a planar layout of the conductor pattern CDP, the contact hole CNT, and the plug PG1, and the other configurations are not shown.
  • 29 is a cross-sectional view taken along line A2-A2 of FIG. 27 and corresponds to FIG. 18, and
  • FIG. 30 is a cross-sectional view taken along line A3-A3 of FIG. Corresponding.
  • FIGS. 27 to 30 correspond to a combination of the cases of FIGS. 15 to 19 and FIG. 26 (first modification). That is, a plurality of conductor patterns CDP extending in the Y direction are arranged at predetermined intervals in the X direction, but in the case of FIGS. 27 to 30 (second modification), conductors adjacent in the X direction are arranged.
  • the patterns CDP are connected (electrically connected) by the wiring M1a (location)
  • the patterns CDP are connected (electrically connected) by the connecting portion CDP2 formed integrally with the conductor pattern CDP (in the same layer as the conductor pattern CDP). Connection) (locations) are mixed.
  • FIG. 27 and FIG. 28 are described more specifically as follows.
  • ten conductor patterns CDP are shown, but the first conductor pattern CDP, the second conductor pattern CDP, the third conductor pattern CDP,...
  • the tenth conductor pattern CDP will be referred to.
  • the end of the first conductor pattern CDP (upper end in FIG. 26), and the end of the second conductor pattern CDP adjacent to the end in the X direction (upper end in FIG. 16) Are connected and electrically connected by a connecting portion CDP2 formed integrally with the first surface and the second conductor pattern CDP.
  • the other end of the second conductor pattern CDP (the lower end of FIG. 16) and the end of the third conductor pattern CDP adjacent to the end in the X direction (the lower end of FIG. 16). Are connected electrically via a plug PG1 embedded in the contact hole CNT (contact hole CNT formed on these ends) and the wiring M1a.
  • the conductor pattern CDP extending in the Y direction in the case of FIGS. 15 to 19, the case of FIG. 26 (first modification), and the case of FIGS. 27 to 30 (second modification). are commonly arranged in the X direction at a predetermined interval and are connected (more specifically, connected in series) to form the reference resistor Rst.
  • the conductor patterns CDP extending in the Y direction are connected to the wiring M1a which is a conductor pattern of a layer different from the conductor pattern CDP, and the conductive pattern CDP.
  • the body pattern CDP and the connection part CDP2 which is a conductor pattern in the same layer are connected in series (electrically connected).
  • FIG. 31 is a main-portion cross-sectional view of the semiconductor chip CP1 of the present embodiment, and corresponds to FIG. 8 of the first embodiment.
  • the main differences between the second embodiment and the first embodiment are the material of the conductor pattern CDP constituting the reference resistor Rst and the layer on which the conductor pattern CDP is formed. That is, in the first embodiment, the conductor pattern CDP constituting the reference resistor Rst is a silicon film pattern (more specifically, a polycrystalline silicon film pattern). However, in the present embodiment, the reference resistor Rst The conductor pattern CDP constituting the metal film pattern is a metal film pattern. In the first embodiment, the conductor pattern CDP is formed in the same layer as the gate electrode GE. However, in the present embodiment, the conductor pattern CDP is formed in the second wiring layer (wiring M2 is formed). Layer) and the third wiring layer (layer on which the wiring M3 is formed). Hereinafter, differences from the first embodiment will be mainly described.
  • the conductor pattern CDP constituting the reference resistor Rst is formed not as a silicon film pattern (patterned silicon film) but as a metal film pattern (patterned metal film). For this reason, as shown in FIG. 31, the conductor pattern CDP is not formed in the same layer as the gate electrode GE in the reference resistance forming region 1B, and accordingly, the conductor pattern CDP (silicon The plug PG1 and the wiring M1a connected to the (film pattern) are also not formed. Other than that, the configuration below the insulating film 31 in FIG.
  • a wiring (wiring layer, first wiring layer) M1 as a first layer wiring is formed on the insulating film 31 in which the plug PG1 is embedded.
  • the conductor film is patterned using a photolithography technique and a dry etching technique. It is illustrated as being formed.
  • the wiring M1 is made of a patterned conductor film, and is, for example, a tungsten wiring or an aluminum wiring.
  • the wiring M1 can be a damascene wiring as in the first embodiment.
  • the wiring M2 is formed by forming a conductive film for the wiring M2 on the insulating film 51 and then patterning the conductive film using a photolithography technique and a dry etching technique. Show.
  • the wiring M2 is made of a patterned conductor film, for example, an aluminum wiring.
  • the wiring M2 can be a damascene wiring as in the first embodiment.
  • An insulating film (interlayer insulating film) 52 made of, for example, a silicon oxide film is formed on the insulating film 51 so as to cover the wiring M2, and a conductor pattern CDP is formed on the insulating film 52.
  • the conductor pattern CDP can be formed by forming a conductor film for the conductor pattern CDP on the insulating film 52 and then patterning the conductor film using a photolithography technique and a dry etching technique. it can.
  • the conductor pattern CDP is formed in the reference resistance forming region 1B.
  • the side wall spacer SWS is formed on the side wall of the conductor pattern CDP by forming the conductor pattern CDP in the same layer as the gate electrode GE.
  • the conductor pattern CDP is formed above the gate electrode GE (specifically, a layer between the wiring M2 and the wiring M3), the sidewall spacer SWS is formed on the sidewall of the conductor pattern CDP. It has not been.
  • the wiring M3 is formed by forming a conductive film for the wiring M3 on the insulating film 53 and then patterning the conductive film using a photolithography technique and a dry etching technique. Show.
  • the wiring M3 is made of a patterned conductor film, for example, an aluminum wiring.
  • the wiring M3 can be a damascene wiring.
  • a via hole (opening, through hole, connection hole, through hole) SH2 is formed in the insulating film 51 between the wiring M1 and the wiring M2, and a conductive plug (connection conductor) is formed in the via hole SH2.
  • Part, conductive plug) PG2 is formed (embedded).
  • the plug PG2 can be formed by the same method as the plug PG1.
  • the upper part of the plug PG2 is in contact with the wiring M2, and the lower part of the plug PG2 is in contact with the wiring M1, and the wiring M2 on the plug PG2 and the wiring M1 below the plug PG2 can be electrically connected by the plug PG2. it can.
  • Via holes (openings, through holes, connection holes, through holes) SH3 penetrating the insulating films 52 and 53 are formed in the insulating films 52 and 53 between the wiring M3 and the wiring M2, and the via holes SH3 are formed in the via holes SH3.
  • the plug PG3 can be formed by the same method as the plugs PG1 and PG2.
  • the upper portion of the plug PG3 is in contact with the wiring M3, and the lower portion of the plug PG3 is in contact with the wiring M2.
  • the plug PG3 can electrically connect the wiring M3 on the plug PG3 and the wiring M2 below the plug PG3. it can.
  • a via hole (opening, through hole, connection hole, through hole) SH4 penetrating the insulating film 52 is formed.
  • a conductive plug (connecting conductor portion, conductive plug) PG4 is formed (embedded).
  • the plug PG4 can be formed by the same method as the plugs PG, PG1, PG2, and PG3.
  • the upper part of the plug PG4 is in contact with the conductor pattern CDP, and the lower part of the plug PG4 is in contact with the wiring M2.
  • the plug PG4 electrically connects the conductor pattern CDP on the plug PG4 and the wiring M2 under the plug PG4. Can be connected.
  • An upper layer wiring and an insulating film are formed on the insulating film 54, but illustration and description thereof are omitted here.
  • the present embodiment is different from the first embodiment in the material of the conductor pattern CDP that constitutes the reference resistor Rst. That is, in the first embodiment, the conductor pattern CDP constituting the reference resistor Rst is a silicon film pattern. However, in the present embodiment, the conductor pattern CDP constituting the reference resistor Rst is a metal film pattern. And is formed of a metal film (patterned metal film).
  • the metal or metal film refers to a conductor or conductor film exhibiting metal conduction, and not only a single metal (pure metal) or alloy but also a metal compound (metal nitride or metal carbide) exhibiting metal conduction. Etc.).
  • the conductor pattern CDP in the present embodiment is a conductor pattern showing metal conduction.
  • the conductor pattern CDP of the present embodiment is a refractory metal (also referred to as refractory metal).
  • the refractory metal mentioned here includes a refractory metal compound.
  • specific examples of metal materials that can be suitably used as the conductor pattern CDP include Mo (molybdenum), MoN (molybdenum nitride), MoC (molybdenum carbide), MoNC (molybdenum carbonitride), and MoSi (molybdenum silicide). ), Ti (titanium), TiN (titanium nitride), TiC (titanium carbide), TiNC (titanium carbonitride), and TiSi (titanium silicide).
  • Silicide Ta (tantalum), TaN (tantalum nitride), TaC (tantalum carbide), TaNC (tantalum carbonitride), and TaSi (tantalum silicide).
  • Ru ruthenium
  • RuN ruthenium nitride
  • RuC ruthenium carbide
  • RuNC ruthenium carbonitride
  • RuSi Examples thereof include ruthenium silicide), Co (cobalt), CoSi (cobalt silicide), Ni (nickel), NiSi (nickel silicide), and NiPtSi (nickel platinum silicide).
  • tungsten (W), titanium nitride (TiN), or tantalum nitride (TaN)
  • the conductor pattern CDP can have a single layer structure (a structure formed by a single metal film) or a stacked structure (a structure in which a plurality of metal films are stacked). Further, when tungsten (W) is used for the conductor pattern CDP, the tungsten (W) film has low adhesion to the interlayer insulating film, and therefore, a peeling prevention film is formed between the tungsten (W) film and the interlayer insulating film. It is preferable to form a titanium nitride (TiN) film. In this case, the conductor pattern CDP is formed by a laminated film of a titanium nitride (TiN) film and a tungsten (W) film on the titanium nitride (TiN) film. Will be.
  • FIG. 32 and 33 are main part plan views of the semiconductor chip CP1 of the present embodiment, showing the same region of the reference resistance forming region 1B.
  • FIG. 32 corresponds to FIG. 15 of the first embodiment, and shows a planar layout of the conductor pattern CDP, the via hole SH4, the plug PG4, and the wiring M2, and other configurations are not shown. Omitted.
  • FIG. 33 corresponds to FIG. 16 of the first embodiment, and shows the planar layout of the conductor pattern CDP, the via hole SH4, and the plug PG4, and the other configurations are not shown.
  • 34 and 35 are cross-sectional views of the main part of the semiconductor chip CP1 of the present embodiment, showing a cross-sectional view of the reference resistance forming region 1B.
  • FIG. 34 corresponds to the cross section taken along line A2-A2 of FIG. 32
  • FIG. 35 corresponds to the cross section taken along line A3-A3 of FIG.
  • the cross-sectional view of the reference resistance forming region 1B shown in FIG. 31 is a cross-sectional view substantially corresponding to the cross section taken along line A4-A4 of FIG.
  • the planar shape of the conductor pattern CDP The positional relationship is the same. That is, in the reference resistance forming region 1B, as shown in FIG. 32, FIG. 33, and the like, a plurality of (a plurality of) conductor patterns CDP extending in the Y direction have predetermined intervals (preferably equal intervals) in the X direction.
  • the plurality of conductor patterns CDP are independent patterns.
  • the conductor patterns CDP adjacent in the X direction are connected (electrically connected) by the plug PG1 and the wiring M1a.
  • FIGS. 32 to 35 are used.
  • the conductor patterns CDP adjacent in the X direction are connected (electrically connected) by the plug PG4 and the wiring M2a. That is, instead of the plug PG1 connected to the conductor pattern CDP in the first embodiment, the plug PG4 connected to the conductor pattern CDP is used in this embodiment, and instead of the wiring M1a in the first embodiment.
  • the wiring M2a is used in the present embodiment.
  • the wiring M2a is a wiring for connecting the conductor patterns CDP among the wiring M2.
  • the via hole SH4 is formed in the lower part of both ends of each conductor pattern CDP extending in the Y direction, and is buried in the via hole SH4.
  • the plug PG4 is electrically connected to the wiring M2a of the wiring M2. That is, the end of each conductor pattern CDP is electrically connected to the wiring M2a via the conductive plug PG4 filling the via hole SH4.
  • the wiring M2a is a wiring for connecting a plurality of conductor patterns CDP extending in the Y direction and arranged in the X direction in series. The ends of two conductor patterns CDP adjacent in the X direction are connected to each other. In addition, it extends in the X direction.
  • the plurality of conductor patterns CDP extending in the Y direction are connected in series via the plug PG4 embedded in the via hole SH4 and the wiring M2a.
  • the plurality of conductor patterns CDP each extending in the Y direction are connected in series via the plug PG4 embedded in the via hole SH4 and the wiring M2a, and the reference resistance Rst Is formed. That is, the reference resistor Rst connects a plurality of independent conductor patterns CDP in series via the plug PG4 embedded in the via hole SH4 and the wiring (wiring layer) M2 (specifically, the wiring M2a). And formed.
  • a plurality of conductor patterns constituting the reference resistor Rst except that a plurality of conductor patterns CDP are connected (more specifically, connected in series) by the plug PG4 and the wiring M2a instead of the plug PG1 and the wiring M1a. Since the CDP connection relationship is basically the same between the first embodiment and the present embodiment, further explanation is omitted here. Specifically, in the description of the first embodiment (FIGS. 15 to 19), the contact hole CNT, the plug PG1, and the wiring M1a may be read as the via hole SH4, the plug PG4, and the wiring M2a, respectively.
  • the wiring M2a positioned below the conductor pattern CDP is used as the wiring for electrically connecting the conductor patterns CDP adjacent in the X direction.
  • a wiring M3 positioned in an upper layer than the conductor pattern CDP can also be used as a wiring for electrically connecting the conductor patterns CDP adjacent in the direction.
  • the via hole SH4 and the plug PG4 filling the via hole SH4 are provided not on the end portion of the conductor pattern CDP but on the end portion of the conductor pattern CDP, and are provided in the same layer as the wiring M3 on the plug PG4.
  • a wiring having a plane pattern similar to that of the wiring M2a may be connected (in place of the wiring M2a).
  • the resistance value of the reference resistor Rst varies depending on the stress by devising the arrangement of the reference resistor Rst in the semiconductor chip CP1 and the extending direction of the conductor pattern CDP in the same manner as in the first embodiment.
  • the material of the conductor pattern CDP constituting the reference resistor Rst is further devised.
  • FIG. 36 is an explanatory diagram of changes in the resistance value of the conductor pattern CDP due to stress.
  • FIG. 36 shows a conductor pattern CDP that constitutes the reference resistor Rst.
  • the dimension of the conductor pattern CDP in the extending direction (corresponding to the Y direction) is a conductor length L, and the conductor pattern CDP is extended.
  • the resistivity of the conductor pattern CDP is the resistivity ⁇
  • the resistance value of the conductor pattern CDP is the resistance value R
  • the resistance of the conductor pattern CDP is approximately expressed by the equation (1) shown in FIG.
  • the change rate ⁇ R / R of the resistance of the conductor pattern CDP due to stress is the change rate ⁇ L / L of the conductor length L due to stress, the change rate ⁇ A / A of the conductor cross-sectional area A due to stress, and the resistivity ⁇ due to stress.
  • the rate of change ⁇ / ⁇ is defined by: As described in the first embodiment, by arranging the reference resistor Rst in the semiconductor chip CP1 and the extending direction of the conductor pattern CDP, the deformation rate of the conductor pattern CDP due to stress (conductor length L and The deformation rate due to the change of the cross-sectional area A) can be reduced, and thereby the rate of change ⁇ R / R of the resistance of the conductor pattern CDP can be suppressed.
  • the rate of change ⁇ R / R of the resistance of the conductor pattern CDP can be suppressed.
  • the resistivity ⁇ changes due to the stress
  • the resistance change rate ⁇ R / R increases. For this reason, in order to suppress or prevent the resistance value of the reference resistance Rst from fluctuating due to stress, it is also important to reduce the rate of change ⁇ / ⁇ of the resistivity ⁇ due to the stress.
  • the change in resistivity ⁇ due to stress is a piezoresistive effect, which is relatively large in the case of a silicon film pattern, but very small in the case of a metal film pattern. Therefore, in the present embodiment, the conductor pattern CDP constituting the reference resistor Rst is a metal film pattern formed of a metal film, thereby suppressing or preventing the resistivity ⁇ of the conductor pattern CDP from being changed by stress. can do.
  • the conductor pattern CDP constituting the reference resistance Rst is a metal film pattern, so that the change in resistivity of the conductor pattern CDP due to stress is suppressed or reduced as compared to the first embodiment. Since it can prevent, the effect which can suppress (prevent) the fluctuation
  • the conductor pattern CDP is preferably made of a material that is not easily deformed by stress. From this viewpoint, it is preferable to form the conductor pattern CDP with a metal (or metal compound) having a high Young's modulus, and examples of metal materials that can be suitably used as the conductor pattern CDP are given above. Can also be suitably used from this viewpoint.
  • the conductor pattern CDP is formed between the second wiring layer (layer where the wiring M2 is formed) and the third wiring layer (layer where the wiring M3 is formed).
  • the conductor pattern CDP can be provided between the first wiring layer (the layer in which the wiring M1 is formed) and the second wiring layer (the layer in which the wiring M2 is formed).
  • a conductor pattern CDP may be provided between the wiring layer (layer in which the wiring M3 is formed) and the fourth wiring layer (layer in which a wiring one layer higher than the wiring M3 is formed).
  • a multilayer wiring structure having a plurality of wiring layers is formed on the main surface of the semiconductor substrate SUB constituting the semiconductor chip CP1, and a conductor is provided between the wiring layers and the wiring layers (interlayer).
  • the conductor pattern CDP is provided separately (separate layer, different layer) from the wiring, so that the metal material constituting the conductor pattern CDP is configured with the reference resistor Rst.
  • a metal material suitable for the conductor pattern CDP can be selected.
  • a metal material suitable for the wiring can be selected for the metal material constituting the wiring (wiring M1, M2, M3, etc.).
  • the thickness of the conductor pattern CDP is set to the wiring (wiring M1, M2, M3, etc.). It can also be made different from each thickness. For example, each thickness of the wiring (wiring M1, M2, M3, etc.) is set to a thickness sufficient to reduce the wiring resistance, and the thickness of the conductor pattern CDP is larger than each thickness of the wiring (wiring M1, M2, M3, etc.).
  • the total extending distance of the plurality of conductor patterns CDP constituting the reference resistor Rst can be reduced. For this reason, the area of the arrangement region of the reference resistor Rst can be reduced to reduce the area of the semiconductor chip CP1, and thus to reduce the size of the semiconductor device PKG.
  • the wiring M2a connecting the conductor patterns CDP has a lower resistivity than the conductor pattern CDP (that is, the specific resistance of the wiring M2a is smaller than the specific resistance of the conductor pattern CDP).
  • the wiring M2a has a lower resistivity than the conductor pattern CDP, the contribution of the wiring M2a to the resistance value of the reference resistance Rst can be easily reduced, and thus the resistance value of the wiring M2a extending in the X direction. Even if it is fluctuated due to the influence of the stress ⁇ x, the resistance value of the reference resistance Rst is hardly affected, and the fluctuation of the resistance value of the reference resistance Rst caused by the stress can be suppressed or prevented more accurately. Because.
  • the resistance (resistance value) of one wiring M2a that connects two conductor patterns CDP adjacent in the X direction is the resistance (resistance value) of one conductor pattern CDP. It is preferable that it is 1/10 or less of.
  • FIG. 37 is a plan view of an essential part of a semiconductor device (semiconductor chip CP1) of a modification example (third modification example) of the present embodiment, and corresponds to FIG.
  • the case of FIG. 37 is referred to as a third modification.
  • the third modification example of FIG. 37 is obtained by applying the first modification example (FIG. 26) described in the first embodiment to the present embodiment.
  • a plurality of conductor patterns CDP extending in the Y direction are arranged at predetermined intervals in the X direction, and the conductor patterns CDP adjacent in the X direction are separated from each other. It is the wiring M2a that electrically connects the conductor patterns CDP adjacent to each other in the X direction.
  • a plurality of conductor patterns CDP extending in the Y direction are arranged at predetermined intervals in the X direction, but the conductor patterns CDP adjacent in the X direction are arranged. These are not independent patterns (isolated patterns) separated from each other.
  • the conductor patterns CDP adjacent in the X direction are connected in series and electrically connected by a connecting portion CDP2 formed integrally with the conductor pattern CDP (in the same layer as the conductor pattern CDP). Yes.
  • a plurality of conductor patterns CDP extending in the Y direction are arranged at predetermined intervals in the X direction. Are connected (more specifically, connected in series) to form a reference resistor Rst.
  • the conductor patterns CDP extending in the Y direction are connected (electrically connected) by the wiring M2a which is a conductor pattern of a layer different from the conductor pattern CDP.
  • the wiring M2a which is a conductor pattern of a layer different from the conductor pattern CDP.
  • the conductor patterns CDP extending in the Y direction are connected to each other by a connecting portion CDP2 which is a conductor pattern in the same layer as the conductor pattern CDP ( Is electrically connected). In this respect, they are different (the case of FIGS. 32 to 35 and the case of FIG. 37).
  • the total pattern of the conductor pattern CDP and the connecting portion CDP2 is the same as that in the case of FIG. 37 (third modification) and the first modification described in the first embodiment (above FIG. 26).
  • the case is basically the same.
  • the resistance (resistance value) of one connection portion CDP2 that connects two conductor patterns CDP adjacent in the X direction is one conductor. It is preferably 1/10 or less of the resistance (resistance value) of the pattern CDP.
  • the resistance value of the wiring M2a extending in the X direction is It is easy to make it smaller than the resistance value of the conductor pattern CDP. For this reason, since the resistance component of the wiring M2a occupying the reference resistance Rst can be easily reduced, it is more advantageous in suppressing or preventing fluctuations in the resistance value of the reference resistance Rst caused by stress.
  • connection portion CDP2 in the same layer as the conductor pattern CDP that connects the plurality of conductor patterns CDP extending in the Y direction.
  • Wiring M2 other than the wiring M2a can be easily passed below or above the body pattern CDP. For this reason, the freedom degree of design of wiring can be raised.
  • FIG. 38 and FIG. 39 are main part plan views of the semiconductor device (semiconductor chip CP1) of another modification example (fourth modification example) of the present embodiment, and are the same region as the above-described FIG. 32 and FIG. A region corresponding to the reference resistance forming region 1B) is shown.
  • FIG. 38 corresponds to FIG. 32 described above, and shows a planar layout of the conductor pattern CDP, the via hole SH4, the plug PG4, and the wiring M2, and the other configurations are not shown.
  • FIG. 39 corresponds to FIG. 33 described above, and shows a planar layout of the conductor pattern CDP, the via hole SH4, and the plug PG4, and the other components are not shown.
  • FIGS. 38 to 41 is referred to as a fourth modification.
  • the fourth modification example shown in FIGS. 38 to 41 is obtained by applying the second modification example (FIGS. 27 to 30) described in the first embodiment to the present embodiment.
  • FIGS. 38 to 41 correspond to a combination of the cases of FIGS. 32 to 35 and FIG. 37 (third modification). That is, a plurality of conductor patterns CDP extending in the Y direction are arranged at predetermined intervals in the X direction. In the case of FIGS. 38 to 41 (fourth modification), conductors adjacent in the X direction are arranged.
  • the patterns CDP are connected (electrically connected) by the wiring M2a (location)
  • the patterns CDP are connected (electrically connected) by the connecting portion CDP2 formed integrally with the conductor pattern CDP (in the same layer as the conductor pattern CDP). Connection) (locations) are mixed.
  • the contact hole CNT, the plug PG1, and the wiring M1a are connected to the via hole SH4, the plug PG4, and the wiring, respectively. What is necessary is just to read as M2a.
  • the conductor pattern CDP extending in the Y direction in the cases of FIGS. 32 to 35, FIG. 37 (third modification), and FIGS. 38 to 41 (fourth modification). are commonly arranged in the X direction at a predetermined interval and are connected (more specifically, connected in series) to form the reference resistor Rst.
  • the conductor patterns CDP extending in the Y direction are connected to the wiring M2a which is a conductor pattern of a layer different from the conductor pattern CDP, and the conductive pattern CDP.
  • the body pattern CDP and the connection portion CDP2 which is a conductor pattern in the same layer are connected in series (electrically connected).
  • metal silicide used for the conductor pattern CDP
  • the conductor pattern in the first embodiment or the second embodiment is used.
  • metal silicide as a CDP having a laminated structure of a polysilicon (polycrystalline silicon) film and a metal silicide film (metal silicide layer) on the polysilicon film.
  • a metal silicide film for example, a molybdenum silicide film or a tungsten silicide film
  • the stacked film of the polysilicon film and the metal silicide film is patterned, so that the polysilicon film and its
  • a conductor pattern CDP composed of a laminated film with an upper metal silicide film.
  • a conductor pattern CDP made of a laminated film of a polysilicon film and a metal silicide layer (for example, titanium silicide, cobalt silicide, nickel silicide, or nickel platinum silicide) on the polysilicon film is formed by a salicide (Salicide: Self Aligned Silicide) method.
  • a salicide method a metal film (metal silicide forming metal film) is formed on a polysilicon film, and then the polysilicon film and the metal film are reacted by heat treatment, so that the metal silicide is formed on the upper part of the polysilicon film.
  • a metal silicide for the conductor pattern CDP when using a Ni-based metal silicide (nickel silicide or nickel platinum silicide), a metal monosilicide having an atomic ratio of 1: 1 between the metal element and Si. It is preferred to use phase metal silicides.
  • a metal silicide for the conductor pattern CDP when using a metal silicide other than Ni (such as molybdenum silicide, tungsten silicide, titanium silicide, cobalt silicide), the atomic ratio of the metal element to Si is 1. It is preferable to use a metal silicide of a metal disilicide phase (for example, a phase that can be expressed as CoSi 2 in the case of cobalt silicide) that is: 2.
  • FIG. 42 is a main-portion cross-sectional view of the semiconductor chip CP1 of the present embodiment, which corresponds to FIG. 31 of the second embodiment.
  • the main difference between the third embodiment and the second embodiment is a layer in which the conductor pattern CDP is formed. That is, in the second embodiment, a multilayer wiring structure having a plurality of wiring layers is formed on the main surface of the semiconductor substrate SUB constituting the semiconductor chip CP1, and between one wiring layer and another wiring layer (interlayer) In the present embodiment, the conductor pattern CDP is provided in the same layer as any one of the multilayer wiring layers (in the case of the wiring M1 in FIG. 42). Yes.
  • differences from the second embodiment will be mainly described.
  • the configuration below the insulating film 31 in FIG. 42 (including the insulating film 31 and the contact hole CNT and the plug PG1 formed in the insulating film 31) is the same as that in the second embodiment, and the description thereof will be given here. A description of the structure above the insulating film 31 is omitted.
  • a wiring (wiring layer, first wiring layer) M1 as a first layer wiring and a conductor pattern CDP are formed on the insulating film 31 in which the plug PG1 is embedded.
  • the conductor pattern CDP is formed in the reference resistance forming region 1B.
  • the wiring M1 and the conductor pattern CDP are formed on the insulating film 31 in which the plug PG1 is embedded, after forming a conductor film that also serves as the wiring M1 and the conductor pattern CDP. It can be formed by patterning using a technique. For this reason, the wiring M1 and the conductor pattern CDP are made of a patterned conductor film, are formed in the same layer, and are formed of the same material (metal material).
  • An insulating film (interlayer insulating film) 51 made of, for example, a silicon oxide film is formed on the insulating film 31 so as to cover the wiring M1, and a wiring (second wiring layer) M2 is formed on the insulating film 51.
  • the wiring M2 is formed by forming a conductor film for the wiring M2 on the insulating film 51 and then patterning the conductor film using a photolithography technique and a dry etching technique. Show.
  • the wiring M2 is made of a patterned conductor film, for example, an aluminum wiring.
  • the wiring M2 can be a damascene wiring as in the first embodiment.
  • a via hole (opening, through hole, connection hole, through hole) SH2 is formed in the insulating film 51 between the wiring M1 and the wiring M2, and a conductive plug (connection conductor) is formed in the via hole SH2.
  • conductive plug) PG2 is formed (embedded).
  • a via hole SH2 penetrating the insulating film 51 is formed in the insulating film 51 between the conductor pattern CDP and the wiring M2 (more specifically, the wiring M2a).
  • the plug PG2 is formed (embedded).
  • the plug PG2 can be formed by the same method as the plug PG1.
  • the plug PG2 disposed between the wiring M1 and the wiring M2 has an upper portion in contact with the wiring M2 and a lower portion in contact with the wiring M1, and the plug PG2 causes the wiring M2 on the plug PG2 and the wiring under the plug PG2 to be connected.
  • M1 can be electrically connected.
  • the plug PG2 disposed between the conductor pattern CDP and the wiring M2 (more specifically, the wiring M2a) has an upper portion in contact with the wiring M2 (more specifically, the wiring M2a) and a lower portion has the conductor pattern.
  • the plug PG2 is in contact with the CDP, and the wiring M2 (more specifically, the wiring M2a) on the plug PG2 and the conductor pattern CDP under the plug PG2 can be electrically connected by the plug PG2.
  • An upper layer wiring and an insulating film are further formed on the insulating film 52, but illustration and description thereof are omitted here.
  • FIG. 43 and 44 are main part plan views of the semiconductor chip CP1 of the present embodiment, showing the same region of the reference resistance forming region 1B.
  • FIG. 43 corresponds to FIG. 32 of the second embodiment, and shows a planar layout of the conductor pattern CDP, the via hole SH2, the plug PG2, and the wiring M2, and other configurations are illustrated. Is omitted.
  • FIG. 43 corresponds to FIG. 33 of the second embodiment, and shows a planar layout of the conductor pattern CDP, the via hole SH2, and the plug PG2, and the other configurations are not shown.
  • 45 and 46 are cross-sectional views of the main part of the semiconductor chip CP1 of the present embodiment, showing a cross-sectional view of the reference resistance forming region 1B.
  • FIG. 45 corresponds to the cross section taken along line A2-A2 in FIG. 43
  • FIG. 46 corresponds to the cross section taken along line A3-A3 in FIG.
  • the cross-sectional view of the reference resistance forming region 1B shown in FIG. 42 is a cross-sectional view substantially corresponding to the cross section taken along line A4-A4 of FIG.
  • the planar shape and the shape of the conductor pattern CDP in the second embodiment and the present embodiment are as follows.
  • the positional relationship is the same. That is, in the reference resistance forming region 1B, as shown in FIGS. 43 and 44, a plurality (a plurality of) conductor patterns CDP extending in the Y direction have predetermined intervals (preferably equal intervals) in the X direction.
  • the plurality of conductor patterns CDP are independent patterns.
  • the conductor patterns CDP adjacent in the X direction are connected (electrically connected) by the plug PG4 and the wiring M3a.
  • FIGS. 43 to 46 are used.
  • the conductor patterns CDP adjacent in the X direction are connected (electrically connected) by the plug PG2 and the wiring M2a. That is, instead of the plug PG4 connected to the conductor pattern CDP in the second embodiment, the plug PG2 connected to the conductor pattern CDP is used in this embodiment. That is, in the present embodiment, the plurality of conductor patterns CDP extending in the Y direction are connected in series via the plug PG2 embedded in the via hole SH2 and the wiring M2a to form the reference resistor Rst. Has been.
  • the configuration of the plurality of conductor patterns CDP constituting the reference resistor Rst is the same as that of the second embodiment except that the conductor pattern CDP constituting the reference resistor Rst is formed in the same layer as the wiring M1. Therefore, the repeated explanation is omitted here.
  • a plurality of conductors constituting the reference resistor Rst except that the plurality of conductor patterns CDP are connected (more specifically, connected in series) by the plug PG2 and the wiring M2a instead of the plug PG4 and the wiring M2a. Since the connection relationship of the body pattern CDP is basically the same between the second embodiment and the present embodiment, further explanation is omitted here.
  • the via hole SH4 and the plug PG4 may be read as the via hole SH2 and the plug PG2, respectively.
  • the conductor pattern CDP is described as being formed in the same layer as the wiring M1.
  • the conductor pattern CDP may be provided in the same layer as the wiring layer other than the wiring M1.
  • a multilayer wiring structure having a plurality of wiring layers is formed on the main surface of the semiconductor substrate SUB constituting the semiconductor chip CP1, and the same layer as any one of the multilayer wiring structures.
  • the conductor pattern CDP is provided.
  • the conductor pattern CDP is formed in the same layer as the wiring, the total number of layers (or thickness) of the multilayer wiring structure can be suppressed.
  • the conductor pattern CDP is formed in the same layer as the wiring, the conductor pattern CDP can be formed in the same process as the wiring, and the number of manufacturing steps of the semiconductor device can be suppressed.
  • the same material (metal material) as in the second embodiment can be used as the material of the conductor pattern CDP.
  • the conductor pattern CDP constituting the reference resistor Rst is a metal film pattern, so that the conductor pattern due to stress is compared to the first embodiment. Since the change in the resistivity of the CDP can be suppressed or prevented, the effect of suppressing (preventing) the fluctuation of the resistance value of the reference resistance Rst due to stress can be further enhanced.
  • the conductor pattern CDP and the wiring in the same layer are made of a material (metal material) suitable for both the wiring and the conductor pattern CDP.
  • the wiring M1 is preferably formed.
  • the conductor pattern CDP and the wiring in the same layer are formed of a tungsten film, the conductor pattern CDP is used as the tungsten film pattern, and the conductor pattern CDP is formed. It is more preferable that the wiring in the same layer (in the case of FIG. 42, the wiring M1) is a tungsten wiring.
  • tungsten is suitable for both the conductor pattern CDP and the wiring material. Further, since the tungsten wiring is easier to apply to the lower layer wiring than the upper layer wiring, the conductor pattern CDP is formed in the same layer as the wiring M1 as shown in FIG. 42, and the conductor pattern CDP and the wiring M1 are formed of the tungsten film. If formed, it is more preferable.
  • tungsten (W) is used for the conductor pattern CDP and the wiring of the same layer (in the case of FIG. 42, the wiring M1)
  • tungsten (W W) It is more preferable to form a titanium nitride (TiN) film as an anti-peeling film between the film and the interlayer insulating film.
  • the conductor pattern CDP and the wiring in the same layer are formed by the laminated film of the titanium nitride (TiN) film and the tungsten (W) film on the titanium nitride (TiN) film. Will be.
  • the damascene wiring structure described in the first embodiment may be used for the tungsten wiring (that is, when tungsten is used for the conductor pattern CDP and the wiring in the same layer, the conductor pattern CDP and the same wiring pattern are used.
  • a damascene structure may be used for layer wiring).
  • a titanium nitride film or a laminated film of a titanium film and a titanium nitride film is used as the conductive barrier film, and a tungsten main conductor film formed so as to embed the wiring groove on the conductive barrier film is used.
  • unnecessary main conductor film and conductive barrier film may be removed by CMP to form a damascene wiring (damascene structure).
  • the third modification of the second embodiment can also be applied.
  • the conductor pattern CDP and the connecting portion CDP2 shown in FIG. 37 are formed in the same layer as any wiring layer (wiring M1 in the case of FIG. 42) of the multilayer wiring structure.
  • the fourth modification of the second embodiment can also be applied.
  • the conductor pattern CDP and the connecting portion CDP2 shown in FIGS. 38 to 41 are formed in the same layer as any wiring layer (wiring M1 in the case of FIG. 42) of the multilayer wiring structure.
  • FIG. 47 is a plan layout diagram of the semiconductor chip (semiconductor device) CP1.
  • the layout of the reference resistor Rst, the reference resistor Rst, and the wiring (internal wiring) 61 connecting the oscillation circuit region OS1 is added.
  • An example of the arrangement of the oscillation circuit region OS1 and the reference resistor Rst in the semiconductor chip CP1 is shown.
  • the oscillation circuit area OS1 is indicated by a solid line in both FIG. 1 and FIG.
  • the area FLA1, the AD / DA area AD1, the I / F circuit area IF1, and the power supply circuit area PC1 are shown by solid lines in FIG. 1 above, whereas in FIG. It is shown by.
  • the reference resistor Rst is schematically shown as a set of a plurality of linear patterns. In FIG. 47, each of the plurality of linear patterns constituting the reference resistor Rst This corresponds to the body pattern CDP.
  • the oscillation circuit OS other than the reference resistor Rst is formed in the oscillation circuit region OS1, and this oscillation circuit region OS1 is disposed near the center of the main surface 11a of the semiconductor chip CP1.
  • the reference resistor Rst is arranged in the region RG7 shown in FIG. Since the reason why the reference resistor Rst is arranged in the region RG7 has already been described in the first embodiment, the description thereof is omitted here.
  • the oscillation circuit region OS1 is disposed near the center of the main surface 11a of the semiconductor chip CP1 and the reference resistor Rst is disposed in the region RG7, the reference resistor Rst is separated from the oscillation circuit region OS1 on the main surface 11a of the semiconductor chip CP1.
  • the wiring 61 for connecting (electrically connecting) the reference resistor Rst to the oscillation circuit OS in the oscillation circuit region OS1 is relatively long. Therefore, in order to prevent the influence of the resistance value of the wiring 61 from affecting the reference resistance Rst, it is necessary to set the resistance value of the wiring 61 to be lower than the reference resistance Rst.
  • the wiring 61 is formed by any wiring in a multilayer wiring structure (for example, a multilayer wiring structure including the wiring M1, the wiring M2, and the wiring M3) formed on the semiconductor substrate SUB.
  • the oscillation circuit region OS1 when the oscillation circuit region OS1 is arranged near the center of the main surface 11a of the semiconductor chip CP1, the oscillation circuit region OS1 and other circuit blocks (the oscillation circuit region OS1 formed in the semiconductor chip CP1) are arranged. Therefore, the oscillation signal generated in the oscillation circuit area OS1 is transferred to other circuit blocks (circuit blocks other than the oscillation circuit area OS1 formed in the semiconductor chip CP1). Easy to supply. Further, the reliability of the oscillation signal sent from the oscillation circuit region OS1 to another circuit block (a circuit block other than the oscillation circuit region OS1 formed in the semiconductor chip CP1) can be improved more accurately.
  • the pad electrode is formed on the main surface 11a of the semiconductor device CP1. It is preferable to arrange the reference resistor Rst so as not to overlap with PD (region where a plurality of pad electrodes are arranged) in a plane.
  • FIG. 48 is a plan layout view of the semiconductor chip (semiconductor device) CP1 showing another example of the arrangement of the oscillation circuit region OS1 and the reference resistor Rst in the semiconductor chip CP1, and corresponds to FIG. 47 described above.
  • the reference resistor Rst is disposed on the side S4 (the region RG4), whereas in FIG. 48, the reference resistor Rst is disposed on the side S3 (the region RG3).
  • the reference resistor Rst can be arranged on the side S2 side (the region RG2) or the side S1 side (the region RG1).
  • FIG. 49 and 50 are plan layout views of the semiconductor chip (semiconductor device) CP1 showing still another example of the arrangement of the oscillation circuit region OS1 and the reference resistor Rst in the semiconductor chip CP1, and FIG. 49 shows the above embodiment. 1 corresponds to FIG. 47, and FIG. 50 corresponds to FIG. Therefore, in FIG. 49, the layout of the reference resistor Rst, the reference resistor Rst, and the wiring (internal wiring) 61 connecting the oscillation circuit region OS1 is added to FIG.
  • the circuit blocks formed in the semiconductor chip CP1 are the same as those of FIGS. 49 and 50 in FIGS. 49 and 50.
  • the oscillation circuit area OS1, the RAM area RAM1, the logic circuit area LOG1, A flash memory area FLA1, an AD / DA area AD1, an I / F circuit area IF1, a power supply circuit area PC1, and the like are formed.
  • the arrangement positions of the circuit blocks are different between the case of FIGS. 49 and 50 and the case of FIGS. That is, in the case of FIGS. 1 and 47, the oscillation circuit region OS1 is arranged near the center of the main surface 11a of the semiconductor chip CP1, whereas in the case of FIGS. 49 and 50, the semiconductor chip An oscillation circuit region OS1 is disposed in the peripheral portion of the main surface 11a of CP1.
  • the oscillation circuit OS other than the reference resistor Rst is formed in the oscillation circuit region OS1.
  • the oscillation circuit region OS1 is disposed in the peripheral portion of the main surface 11a of the semiconductor chip CP1.
  • a plurality of pad electrodes PD are also formed on the periphery of the main surface 11a of the semiconductor chip CP1.
  • the oscillation circuit region OS1 is disposed at a position that overlaps with at least one of the plurality of pad electrodes PD formed in the semiconductor chip CP1 in a plane. By doing so, the size (area) of the semiconductor chip CP1 can be reduced. Further, the number of semiconductor chips CP1 that can be obtained from one semiconductor wafer can be increased, and the cost can be reduced.
  • the reference resistor Rst is inside the peripheral portion of the main surface 11a of the semiconductor chip CP1 where the plurality of pad electrodes PD are formed (the side closer to the center CT1 is the inside). Is arranged. That is, the oscillation circuit region OS1 is disposed at a position that does not overlap with the plurality of pad electrodes PD formed on the semiconductor chip CP1. This is because, as described above, it is preferable to arrange the reference resistor Rst while avoiding the region RG5 (see FIG. 24).
  • the oscillation circuit region OS1 is disposed in the peripheral portion of the main surface 11a of the semiconductor chip CP1 (that is, at a position overlapping the pad electrode PD in a plan view), and the region RG5 is avoided. If the condition that the reference resistor Rst is arranged at the position is satisfied, it is preferable to reduce the distance between the oscillation circuit region OS1 and the reference resistor Rst (that is, arrange the reference resistor Rst near the oscillation circuit region OS1). Thereby, the wiring 61 for connecting (electrically connecting) the reference resistor Rst to the oscillation circuit OS in the oscillation circuit region OS1 can be shortened.
  • the present invention is effective when applied to a semiconductor device.

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Abstract

　基準抵抗を利用した発振回路を有する半導体チップ（ＣＰ１）が樹脂封止されて半導体装置が形成されている。発振回路は、基準抵抗を利用して基準電流を生成し、この基準電流と発振部の発振周波数とに応じて電圧を生成し、生成された電圧に応じた周波数で発振部が発振する。基準抵抗は、半導体チップ（ＣＰ１）の主面の第１の辺（Ｓ１，Ｓ２，Ｓ３，Ｓ４）と、第１の辺の一端と半導体チップの主面の中心（ＣＴ１）とを結ぶ第１の線（４２，４３，４４，４５）と、第１の辺の他端と半導体チップの主面の中心とを結ぶ第２の線（４２，４３，４４，４５）とで囲まれた第１の領域（ＲＧ１，ＲＧ２，ＲＧ３，ＲＧ４）内に、第１の辺に直交する第１の方向（Ｙ）に延在する複数の抵抗体により形成されている。

Description

半導体装置
　本発明は、半導体装置に関し、特に、発振回路を有する半導体装置に関する。
　種々の半導体装置において、発振回路を使用する場合がある。
　特開２００７－１３１１９号公報（特許文献１）や特開２０１０－１０１６８号公報（特許文献２）には、発振回路を有する半導体装置に関する技術が記載されている。
特開２００７－１３１１９号公報 特開２０１０－１０１６８号公報
　発振回路が必要な半導体装置システム全体を小型化するためには、半導体チップ内に発振回路を内蔵させることが有効である。また、発振回路以外の種々の回路を内蔵する半導体チップ内に、発振回路をも内蔵させれば、半導体装置システムを更に小型化することができる。
　しかしながら、本発明者の検討によれば、次のことが分かった。
　本発明者は、発振回路の性能を向上させるために、基準抵抗を利用した発振回路について検討している。具体的には、基準抵抗を利用して基準電流を生成し、この基準電流と発振部の発振周波数とに応じて電圧を生成し、生成された電圧に応じた周波数で発振部が発振するようにした発振回路について検討している。このような発振回路では、基準電流と発振周波数に応じて電圧を生成し、生成した電圧を発振部に入力して、それに応じた周波数で発振部が発振するようにしたことで、発振周波数の安定化を図ることができる。しかしながら、基準抵抗の抵抗値が何らかの要因で変動してしまうと、発振周波数が変動してしまうことになるため、基準抵抗の抵抗値の変動要因は、可能な限り排除することが望まれる。
　そこで、本発明者は、基準抵抗の抵抗値の変動要因について検討したところ、次のことを新たに見出した。
　発信回路を内蔵させた半導体チップは、樹脂材料によって封止されてパッケージ化されるが、半導体チップを樹脂封止したことに起因して、半導体チップに応力が発生してしまい、この応力によって、半導体チップに内蔵されている基準抵抗の抵抗値が変動してしまう。樹脂封止に起因した応力による抵抗値の変動は、一般的な抵抗素子では問題にならない程度の変動であっても、上述のような発信回路の基準抵抗においては、発振周波数の変動要因となってしまう。すなわち、半導体チップを樹脂封止したことに起因した応力によって半導体チップに内蔵する基準抵抗の抵抗値が変動すると、発振回路の発振周波数の変動が発生してしまい、これは、発振回路を備えた半導体装置の性能を低下させることにつながる。
　本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　代表的な実施の形態による半導体装置は、樹脂封止された半導体チップを備えた半導体装置であり、前記半導体チップは発振回路を有している。前記発振回路は、基準抵抗を利用して電圧を電流に変換する電圧－電流変換部と、前記電圧－電流変換部からの入力電流と発振部の発振周波数に応じて電圧を生成する電圧生成部と、前記電圧生成部からの入力電圧に応じた周波数で発振する前記発振部とを有している。前記電圧－電流変換部では、前記基準抵抗に基準電圧が印加されることで基準電流が生成され、前記基準電流に応じた電流が前記入力電流として前記電圧生成部に入力される。そして、前記基準抵抗は、前記半導体チップの主面のうち、前記半導体チップの前記主面の第１の辺と、前記第１の辺の一端と前記半導体チップの前記主面の中心とを結ぶ第１の線と、前記第１の辺の他端と前記半導体チップの前記主面の中心とを結ぶ第２の線とで囲まれた第１の領域内に、前記第１の辺に直交する第１の方向に延在する前記複数の抵抗体により形成されている。
　本願において開示される発明のうち、代表的な手段によって得られる効果を簡単に説明すれば以下のとおりである。
　代表的な実施の形態によれば、半導体装置の性能向上を図ることができる。
本発明の一実施の形態の半導体装置を構成する半導体チップの平面レイアウト図である。 本発明の一実施の形態の半導体チップが有する発振回路を示す回路図である。 発振回路における発振部の発信信号とスイッチのオン・オフの切換と容量の電圧の関係を模式的に示す説明図である。 本発明の一実施の形態の半導体装置の断面図である。 本発明の一実施の形態の半導体装置の上面図である。 本発明の一実施の形態の半導体装置の下面図である。 本発明の一実施の形態の半導体装置の平面透視図である。 本発明の一実施の形態の半導体チップの要部断面図である。 本発明の一実施の形態の半導体チップの製造工程中の要部断面図である。 図９に続く半導体チップの製造工程中の要部断面図である。 図１０に続く半導体チップの製造工程中の要部断面図である。 図１１に続く半導体チップの製造工程中の要部断面図である。 図１２に続く半導体チップの製造工程中の要部断面図である。 図１３に続く半導体チップの製造工程中の要部断面図である。 本発明の一実施の形態の半導体チップの要部平面図である。 本発明の一実施の形態の半導体チップの要部平面図である。 本発明の一実施の形態の半導体チップの要部平面図である。 本発明の一実施の形態の半導体チップの要部断面図である。 本発明の一実施の形態の半導体チップの要部断面図である。 本発明の一実施の形態の半導体チップの平面図である。 半導体チップに発生する応力をシミュレーションした結果を示すグラフである。 本発明の一実施の形態の半導体チップの平面図である。 本発明の一実施の形態の半導体チップの平面図である。 本発明の一実施の形態の半導体チップの平面図である。 本発明の一実施の形態の半導体チップの平面図である。 本発明の一実施の形態の半導体チップの第１の変形例の要部平面図である。 本発明の一実施の形態の半導体チップの第２の変形例の要部平面図である。 本発明の一実施の形態の半導体チップの第２の変形例の要部平面図である。 本発明の一実施の形態の半導体チップの第２の変形例の要部断面図である。 本発明の一実施の形態の半導体チップの第２の変形例の要部断面図である。 本発明の他の実施の形態の半導体チップの要部断面図である。 本発明の他の実施の形態の半導体チップの要部平面図である。 本発明の他の実施の形態の半導体チップの要部平面図である。 本発明の他の実施の形態の半導体チップの要部断面図である。 本発明の他の実施の形態の半導体チップの要部断面図である。 応力による導電体パターンの抵抗値の変化の説明図である。 本発明の他の実施の形態の半導体チップの第３の変形例の要部平面図である。 本発明の他の実施の形態の半導体チップの第４の変形例の要部平面図である。 本発明の他の実施の形態の半導体チップの第４の変形例の要部平面図である。 本発明の他の実施の形態の半導体チップの第４の変形例の要部断面図である。 本発明の他の実施の形態の半導体チップの第４の変形例の要部断面図である。 本発明の他の実施の形態の半導体チップの要部断面図である。 本発明の他の実施の形態の半導体チップの要部平面図である。 本発明の他の実施の形態の半導体チップの要部平面図である。 本発明の他の実施の形態の半導体チップの要部断面図である。 本発明の他の実施の形態の半導体チップの要部断面図である。 本発明の他の実施の形態の半導体チップの平面レイアウト図である。 本発明の他の実施の形態の半導体チップの平面レイアウト図である。 本発明の他の実施の形態の半導体チップの平面レイアウト図である。 本発明の他の実施の形態の半導体チップの平面レイアウト図である。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
　（実施の形態１）
　＜半導体装置の回路構成＞
　図１は、本発明の一実施の形態の半導体装置を構成する半導体チップ（半導体装置）ＣＰ１の平面レイアウト図であり、半導体チップＣＰ１に形成された回路ブロックなどのレイアウトの一例が示されている。
　本実施の形態の半導体装置を構成する半導体チップＣＰ１は、発振回路が形成（内蔵）されている半導体チップである。また、発振回路以外の回路も、半導体チップＣＰ１に形成（内蔵）されている。
　具体的に説明すると、半導体チップＣＰ１は、矩形状の平面形状を有しており、図１に示されるように、発振回路（後述の発振回路ＯＳに対応）が形成された発振回路領域ＯＳ１を有している。更に、半導体チップＣＰ１は、発振回路以外の回路が形成された領域を有している。例えば、半導体チップＣＰ１は、ＲＡＭ（Random Access Memory）が形成されたＲＡＭ領域ＲＡＭ１と、論理回路（ロジック回路）が形成された論理回路領域ＬＯＧ１と、フラッシュメモリ（不揮発性メモリ）が形成されたフラッシュメモリ領域ＦＬＡ１とを有している。更に、半導体チップＣＰ１は、ＡＤ／ＤＡコンバータ（交流－直流／直流－交流コンバータ）が形成されたＡＤ／ＤＡ領域ＡＤ１と、Ｉ／Ｆ回路が形成されたＩ／Ｆ回路領域ＩＦ１と、電源回路が形成された電源回路領域ＰＣ１とを有している。また、半導体装置ＣＰ１の表面の周辺部（外周部）には、半導体装置ＣＰ１の表面の四辺（辺Ｓ１，Ｓ２，Ｓ３，Ｓ４）に沿って複数のパッド電極ＰＤが形成（配置、配列）されている。各パッド電極ＰＤは、半導体装置ＣＰ１の内部配線層を介して、発振回路領域ＯＳ１、ＲＡＭ領域ＲＡＭ１、論理回路領域ＬＯＧ１、フラッシュメモリ領域ＦＬＡ１、ＡＤ／ＤＡ領域ＡＤ１、Ｉ／Ｆ回路領域ＩＦ１、電源回路領域ＰＣ１（の各回路）などと、電気的に接続されている。
　本実施の形態の半導体チップＣＰ１は、発振回路を有する半導体チップであり、発振回路を有することが必須であるが、発振回路以外の回路については、必要に応じて変更可能である。
　＜発振回路の構成＞
　図２は、本実施の形態の半導体チップＣＰ１が有する発振回路ＯＳを示す回路図である。図３は、発振部４の発信信号（周波数Ｆ）と、スイッチＳＷ１のオン・オフの切換と、容量Ｃ１の電圧（充電電圧）Ｖｂの関係を模式的に示す説明図である。
　図２に示される発振回路ＯＳは、電圧－電流変換部２と、電圧生成部３と、発振部４とを有している。この発振回路ＯＳが、上記半導体チップＣＰ１内に形成（内蔵）されている。
　電圧－電流変換部（電圧－電流変換回路部）２は、基準抵抗Ｒｓｔを利用して電圧（入力電圧、基準電圧）を電流（出力電流、基準電流）に変換する回路（回路部）である。具体的には、電圧－電流変換部２のオペアンプＯＰ１に基準電圧Ｖａが入力されると、基準電圧Ｖａが基準抵抗Ｒｓｔに印加されることによって基準電流Ｉｒｅｆ（ここでＩｒｅｆ＝Ｖａ／Ｒ１、但しＲ１は基準抵抗Ｒｓｔの抵抗値）が生成され、複数個のトランジスタで構成されたカレントミラー回路５で基準電流ＩｒｅｆがＮ倍に増幅されて電流（ミラー電流）Ｎ・Ｉｒｅｆとなって、電圧－電流変換部２から出力される。ここで、電流Ｎ・Ｉｒｅｆは、基準電流ＩｒｅｆのＮ倍の電流に対応している。また、基準抵抗Ｒｓｔは、電圧－電流変換部２において、電圧（ここでは基準電圧Ｖａ）を電流（ここでは基準電流Ｉｒｅｆ）に変換する抵抗とみなすことができる。
　電圧生成部３は、電圧－電流変換部２からの入力電流（ここでは電流Ｎ・Ｉｒｅｆ）と、発振部４の発振周波数に応じて電圧を生成する回路（回路部）である。具体的には、電圧－電流変換部２から出力された電流Ｎ・Ｉｒｅｆは、電圧生成部３のスイッチＳＷ１に入力される。スイッチＳＷ１は、容量Ｃ１と、スイッチＳＷ２と、スイッチＳＷ３とにつながっており、スイッチＳＷ１を制御するスイッチ制御信号７により、発振部４の発振周波数Ｆに対して１／Ｆの時間だけスイッチＳＷ１がオン（導通）されるようになっている。スイッチＳＷ１をオンする直前にスイッチＳＷ２がオンされて容量Ｃ１は放電されており（放電状態の容量Ｃ１の充電電圧は０Ｖとなっている）、その後スイッチＳＷ２がオフされた状態でスイッチＳＷ１がオンされることで、スイッチＳＷ１を介して容量Ｃ１に流れ込む電流Ｎ・Ｉｒｅｆにより、容量Ｃ１の充電が開始される。すなわち、スイッチＳＷ１が１／Ｆの時間、オンされると、入力された電流Ｎ・Ｉｒｅｆによって容量Ｃ１が充電される。１／Ｆの時間だけ電流Ｎ・Ｉｒｅｆによって充電されると、容量Ｃ１の電圧（充電電圧）は電圧（充電電圧）Ｖｂとなる。１／Ｆの時間だけ電流Ｎ・Ｉｒｅｆによって容量Ｃ１を充電した後、スイッチＳＷ１がオフされ、今度はスイッチＳＷ３がオンされる。スイッチＳＷ３がオンされると、容量Ｃ１の電圧（充電電圧）ＶｂがオペアンプＯＰ２に入力される。オペアンプＯＰ２には、基準電圧Ｖｒｅｆも入力されており、入力された電圧Ｖｂと基準電圧Ｖｒｅｆとの電圧差（差分）を増幅した電圧Ｖｃを出力する。
　発振部４は、電圧生成部３からの入力電圧（ここでは電圧Ｖｃ）に応じた周波数で発振する発振部（発振回路部）である。具体的には、電圧生成部３（のオペアンプＯＰ２）から出力された電圧ＶｃがＶＣＯ（Voltage controlled Oscillator：電圧制御発振器）８に入力され、ＶＣＯ８は、この入力電圧（ここでは電圧Ｖｃ）に応じた周波数（発振周波数）Ｆで発振信号を出力する（すなわち発振する）。ＶＣＯ８は、電圧で発振周波数を制御する発信器であり、ＶＣＯに入力する電圧Ｖｃが変化すると、それに応じてＶＣＯが出力する発振信号の周波数Ｆも変化する。
　発振部４は、発振信号（周波数Ｆの発信信号）を出力するとともに、周波数フィードバック信号も出力する。周波数フィードバック信号は、制御回路（図示せず）を介して、スイッチ制御信号７に変換され、このスイッチ制御信号７が、電圧生成部３のスイッチＳＷ１を制御する。具体的には、発振部４の発振周波数（発振部４が出力する発振信号の周波数）がＦのとき、スイッチＳＷ１のオンされる時間が１／Ｆとなるように、スイッチＳＷ１を制御する。
　発振部４（のＶＣＯ８）の発振周波数Ｆが安定している安定状態においては、電圧生成部３のスイッチＳＷ１がオンされる時間は１／Ｆであるため、容量Ｃ１は、１／Ｆの時間だけ電流Ｎ・Ｉｒｅｆによって充電されて、容量Ｃ１の電圧（充電電圧）は電圧Ｖｂとなり、この電圧Ｖｂが電圧生成部３のオペアンプＯＰ２に入力される。オペアンプＯＰ２への入力電圧が電圧ＶｂのときにオペアンプＯＰ２は電圧Ｖｃを出力し、発振部４は、オペアンプＯＰ２からの入力電圧Ｖｃを受けて、周波数Ｆの発振信号を出力する。このため、発振部４（のＶＣＯ８）の発振周波数Ｆが安定している安定状態では、常に電圧Ｖｃによって発振部４（のＶＣＯ８）が制御されるため、発振部４（のＶＣＯ８）は周波数Ｆの発振信号を安定して出力することができる。
　しかしながら、発振部４（のＶＣＯ８）の発振周波数が、何らかの要因により変動してしまう場合がある。すなわち、発振部４（のＶＣＯ８）の発振周波数が、何らかの要因により、周波数Ｆよりも大きくなったり、あるいは小さくなってしまう場合がある。
　発振部４（のＶＣＯ８）の発振周波数が周波数Ｆよりも増加してＦ＋ΔＦ（ここで、周波数Ｆからの増加分をΔＦとしている）になったとする。このとき、発振部４が出力する周波数フィードバック信号も変化し、これに応じてスイッチＳＷ１を制御するスイッチ制御信号７も変化するため、電圧生成部３のスイッチＳＷ１がスイッチ制御信号によってオンされる時間は、１／（Ｆ＋ΔＦ）となり、１／Ｆよりも短くなる。このため、容量Ｃ１は、１／Ｆよりも短い１／（Ｆ＋ΔＦ）の時間だけ電流Ｎ・Ｉｒｅｆによって充電されることになるため、容量Ｃ１の電圧（充電電圧）は、電圧Ｖｂよりも小さな電圧Ｖｂ－ΔＶｂ（ここで、電圧Ｖｂからの減少分を－ΔＶｂとしている）となる。このため、スイッチＳＷ３がオンされると容量Ｃ１の電圧（充電電圧）Ｖｂ－ΔＶｂがオペアンプＯＰ２に入力され、オペアンプＯＰ２は、入力電圧がＶｂよりも小さなＶｂ－ΔＶｂであったことを受けて、電圧Ｖｃよりも小さな電圧Ｖｃ－ΔＶｃ（ここで、電圧Ｖｃからの減少分を－ΔＶｃとしている）を出力することになる。従って、発振部４（のＶＣＯ８）には、電圧Ｖｃよりも小さな電圧Ｖｃ－ΔＶｃが入力されることになるため、発振部４（のＶＣＯ８）の発振周波数は減少する。これにより、発振部４（のＶＣＯ８）の発振周波数が、Ｆ＋ΔＦから減少して、周波数Ｆに戻ることになる。
　また、発振部４（のＶＣＯ８）の発振周波数が周波数Ｆよりも減少してＦ－ΔＦ（ここで、周波数Ｆからの減少分を－ΔＦとしている）になったとする。このとき、発振部４が出力する周波数フィードバック信号も変化し、これに応じてスイッチＳＷ１を制御するスイッチ制御信号７も変化するため、電圧生成部３のスイッチＳＷ１がスイッチ制御信号によってオンされる時間は、１／（Ｆ－ΔＦ）となり、１／Ｆよりも長くなる。このため、容量Ｃ１は、１／Ｆよりも長い１／（Ｆ－ΔＦ）の時間だけ電流Ｎ・Ｉｒｅｆによって充電されることになるため、容量Ｃ１の電圧（充電電圧）は、電圧Ｖｂよりも大きな電圧Ｖｂ＋ΔＶｂ（ここで、電圧Ｖｂからの増加分をΔＶｂとしている）となる。このため、スイッチＳＷ３がオンされると容量Ｃ１の電圧（充電電圧）Ｖｂ＋ΔＶｂがオペアンプＯＰ２に入力され、オペアンプＯＰ２は、入力電圧がＶｂよりも大きなＶｂ＋ΔＶｂであったことを受けて、電圧Ｖｃよりも大きな電圧Ｖｃ＋ΔＶｃ（ここで、電圧Ｖｃからの増加分をΔＶｃとしている）を出力することになる。従って、発振部４（のＶＣＯ８）には、電圧Ｖｃよりも大きな電圧Ｖｃ＋ΔＶｃが入力されることになるため、発振部４（のＶＣＯ８）の発振周波数は増加する。これにより、発振部４（のＶＣＯ８）の発振周波数が、Ｆ－ΔＦから増加して、周波数Ｆに戻ることになる。
　ＶＣＯ８の発振周波数が常に安定しているのであれば、ＶＣＯ８に基準電圧（定電圧）を入力して常に同じ周波数を発振させるようにすればよいが、実際には、様々な要因でＶＣＯ８の発振周波数が変動してしまう虞がある。このため、本実施の形態では、電圧生成部３において、電圧－電流変換部２からの入力電流と発振部４の発振周波数に応じて電圧を生成し、生成した電圧を発振部（発振回路部）４に入力して、それに応じた周波数で発振部４が発振するようにしている。電圧生成部３で生成される電圧は、発振部４の発振周波数に応じて制御されており、電圧生成部３で生成された電圧に応じて発振部４の発振周波数が制御されるため、発振部４の発振周波数が変動しても、その変動をフィードバックして発振部４の発振周波数を制御することができるため、発振部４の発振周波数の変動を抑えることができ、安定した周波数で発振部４を発振させることができる。すなわち、発振部４（のＶＣＯ８）の発振周波数Ｆを安定させることができる。
　しかしながら、電圧－電流変換部（電圧－電流変換回路部）２において、基準抵抗Ｒｓｔに基準電圧Ｖａが印加されることで基準電流Ｉｒｅｆを生成し、この基準電流Ｉｒｅｆに応じた電流（ここでは電流Ｎ・Ｉｒｅｆ）が電圧－電流変換部２から出力されて電圧生成部３に入力され、電圧生成部３では、電圧－電流変換部２からの入力電流（ここでは電流Ｎ・Ｉｒｅｆ）と発振部４の発振周波数とに応じて電圧を生成するようになっている。このため、もしも電圧－電流変換部２の基準抵抗Ｒｓｔの抵抗値が変動してしまうと、電圧－電流変換部２で生成される基準電流Ｉｒｅｆが変動してしまい、電圧－電流変換部２から出力されて電圧生成部３に入力される電流（ここでは電流Ｎ・Ｉｒｅｆ）も変動してしまうことになるため、電圧生成部３で生成される電圧（ここでは電圧Ｖｃ）も変動して、最終的には、発振部４の発振周波数が変動してしまうことになる。すなわち、もしも電圧－電流変換部２の基準抵抗Ｒｓｔの抵抗値が変動すると、発振部４の発振周波数の変動を招いてしまうことになる。例えば、基準抵抗Ｒｓｔの抵抗値が何らかの要因で大きくなってしまうと、基準電流Ｉｒｅｆが小さくなるため、電圧－電流変換部２から出力されて電圧生成部３に入力される電流（ここでは電流Ｎ・Ｉｒｅｆ）も小さくなり、容量Ｃ１の電圧（充電電圧）Ｖｂも低くなるため、発振部４の発振周波数が低くなってしまう。また、例えば、基準抵抗Ｒｓｔの抵抗値が何らかの要因で小さくなってしまうと、基準電流Ｉｒｅｆが大きくなるため、電圧－電流変換部２から出力されて電圧生成部３に入力される電流（ここでは電流Ｎ・Ｉｒｅｆ）も大きくなり、容量Ｃ１の電圧（充電電圧）Ｖｂも大きくなるため、発振部４の発振周波数が高くなってしまう。
　このため、せっかく電圧生成部３において電圧－電流変換部２からの入力電流と発振部４の発振周波数に応じて電圧（ここでは電圧Ｖｃ）を生成し、生成した電圧を発振部（発振回路部）に入力して、それに応じた周波数で発振部４が発振するようにして発振周波数Ｆの安定化を図っても、基準抵抗Ｒｓｔの抵抗値が何らかの要因で変動してしまうと、発振周波数Ｆが変動してしまうことになる。従って、基準抵抗Ｒｓｔの抵抗値の変動要因は、可能な限り排除することが重要である。そこで、本実施の形態では、半導体チップＣＰ１に形成する基準抵抗Ｒｓｔについて種々の工夫を施しているが、これについては、後で詳述する。
　＜半導体装置の全体構造について＞
　次に、本実施の形態の半導体装置ＰＫＧの全体構成について説明する。本実施の形態の半導体装置ＰＫＧは、樹脂封止された半導体チップＣＰ１を備えた半導体装置（半導体パッケージ）である。すなわち、本実施の形態の半導体装置ＰＫＧは、上記半導体チップＣＰ１を樹脂封止した樹脂封止型の半導体装置（半導体パッケージ）である。以下、半導体装置ＰＫＧの具体的な構成について説明する。
　図４は、本実施の形態の半導体装置ＰＫＧの断面図であり、図５は、本実施の形態の半導体装置ＰＫＧの上面図（平面図）であり、図６は、本実施の形態の半導体装置ＰＫＧの下面図（平面図）であり、図７は、本実施の形態の半導体装置ＰＫＧの平面透視図（上面図）である。なお、図７は、封止樹脂部ＭＲを透視したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。また、図５～７のＡ１－Ａ１線の位置での半導体装置ＰＫＧの断面が、図４にほぼ対応している。
　図４～図７に示される本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰ１と、半導体チップＣＰ１を支持または搭載するダイパッド（チップ搭載部）ＤＰと、導電体によって形成された複数のリードＬＤと、複数のリードＬＤと半導体チップＣＰ１の表面の複数のパッド電極ＰＤとをそれぞれ電気的に接続する複数のボンディングワイヤＢＷと、これらを封止する封止樹脂部ＭＲとを有している。
　封止樹脂部（封止部、封止樹脂、封止体）ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニル系の熱硬化性樹脂を、封止部ＭＲの材料として用いても良い。封止樹脂部ＭＲにより、半導体チップＣＰ１、リードＬＤおよびボンディングワイヤＢＷが封止され、電気的および機械的に保護される。封止樹脂部ＭＲは、その厚さと交差する平面形状（外形形状）は、例えば矩形（四角形）状とされており、この矩形（平面矩形）の角に丸みを帯びさせることもできる。
　半導体チップＣＰ１は、その厚さと交差する平面形状が矩形（四角形）であり、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）の主面に種々の半導体素子または半導体集積回路を形成した後、ダイシングなどにより半導体基板を各半導体チップに分離して製造したものである。半導体チップＣＰ１内には、上記発振回路ＯＳが内蔵されている。
　半導体チップＣＰ１の一方の主面であり、かつ半導体素子形成側の主面でもある主面（表面、上面）１１ａには、複数のパッド電極（ボンディングパッド、電極、端子）ＰＤが形成されている。半導体チップＣＰ１の各パッド電極ＰＤは、半導体チップＣＰ１の内部または表層部分に形成された半導体素子または半導体集積回路に電気的に接続されている。なお、半導体チップＣＰ１において、パッド電極ＰＤが形成された側の主面を主面１１ａと呼び、パッド電極ＰＤが形成された側の主面１１ａとは反対側の主面を、半導体チップＣＰ１の裏面１１ｂと呼ぶものとする。複数のパッド電極ＰＤは、半導体チップＣＰ１の主面１１ａの周辺に沿って配置されている。
　半導体チップＣＰ１は、半導体チップＣＰ１の主面１１ａが上方を向くようにダイパッドＤＰの上面上に搭載（配置）され、半導体チップＣＰ１の裏面１１ｂがダイパッドＤＰの上面に接着材（ダイボンド材、接合材）１２を介して接着（接合）されて固定されている。接着材１２は、導電性または絶縁性の接着材を必要に応じて用いることができる。また、半導体チップＣＰ１は、封止樹脂部ＭＲ内に封止されており、封止樹脂部ＭＲから露出されない。
　リード（リード部）ＬＤは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。各リードＬＤは、リードＬＤのうちの封止樹脂部ＭＲ内に位置する部分であるインナリード部と、リードＬＤのうちの封止樹脂部ＭＲ外に位置する部分であるアウタリード部とからなり、アウタリード部は、封止樹脂部ＭＲの側面から封止樹脂部ＭＲ外に突出している。複数のリードＬＤは、半導体チップＣＰ１の周囲に、各リードＬＤの一方の端部（インナリード部の先端部）が半導体チップＣＰ１と対向するように、配置されている。
　隣り合うリードＬＤのインナリード部間は、封止樹脂部ＭＲを構成する材料により満たされている。半導体チップＣＰ１の主面１１ａの各パッド電極ＰＤは、各リードＬＤのインナリード部に、導電性接続部材であるボンディングワイヤＢＷを介して電気的に接続されている。すなわち、各ボンディングワイヤＢＷの両端のうち、一方の端部は、半導体チップＣＰ１の各パッド電極ＰＤに接続され、他方の端部は、各リードＬＤのインナリード部の上面に接続されている。ボンディングワイヤＢＷは、半導体チップＣＰ１のパッド電極ＰＤとリード４とを電気的に接続するための導電性の接続部材であるが、より特定的には導電性のワイヤであり、好ましくは金（Ａｕ）線や銅（Ｃｕ）線などの金属細線からなる。ボンディングワイヤＢＷは、封止樹脂部ＭＲ内に封止されており、封止樹脂部ＭＲから露出されない。
　各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止樹脂部ＭＲの下面よりも若干下に位置するように折り曲げ加工されている。リードＬＤのアウタリード部は、半導体装置ＣＰ１の外部接続用端子部（外部端子）として機能する。
　ダイパッドＤＰには、複数の吊りリード１３が一体的に形成されており、この吊りリード１３は、半導体装置ＰＫＧを製造する際に、ダイパッドＤＰを、半導体装置ＰＫＧ製造用のリードフレーム（のフレーム枠）に保持するために設けられたものである。
　各吊りリード１３は、ダイパッドＤＰと同じ材料によりダイパッドＤＰと一体的に形成されており、一端がダイパッドＤＰに一体的に形成（連結、接続）され、ダイパッドＤＰの外方（ダイパッドＤＰから平面的に離れる方向）に向かって延在しており、ダイパッドＤＰに連結されている側とは反対側の端部が封止樹脂部ＭＲの側面（好ましくは封止樹脂部ＭＲの平面矩形の角部）に達するまで封止樹脂部ＭＲ内を延在している。
　また、リードＬＤは、ダイパッドＤＰおよび吊りリード１３とは分離されており、一体的には形成されていない。しかしながら、同じリードフレームにリードＬＤと、ダイパッドＤＰおよび吊りリード１３とを設けて、半導体装置ＰＫＧを製造すれば、半導体装置ＰＫＧの製造が容易である。このため、リードＬＤと、ダイパッドＤＰおよび吊りリード１３とは、同じ材料で形成されていることが好ましく、これにより、同じリードフレームにリードＬＤと、ダイパッドＤＰおよび吊りリード１３とを設けて半導体装置ＰＫＧを製造することができ、半導体装置ＰＫＧの製造が容易となる。高熱伝導性、高電気伝導性、コストおよび加工しやすさの観点から、ダイパッドＤＰ、リードＬＤおよび吊りリード１３が、金属材料により形成されていれば好ましく、銅（Ｃｕ）または銅合金のように銅（Ｃｕ）を主体とする金属材料により形成されていれば、特に好ましい。
　半導体装置ＰＫＧは、例えば次のようにして製造することができる。
　すなわち、ダイパッドＤＰおよび複数のリードＬＤを有するリードフレーム（図示せず）を準備する。このリードフレームにおいて、各リードＬＤはリードフレームのフレーム枠に一体的に連結され、また、ダイパッドＤＰは吊りリード１３を介してリードフレームのフレーム枠に一体的に連結されている。それから、リードフレームのダイパッドＤＰ上に半導体チップＣＰ１を接着材１２を介して接着して固定する（ダイボンディング工程）。それから、半導体チップＣＰ１の複数のパッド電極ＰＤとリードフレームの複数のリードＬＤとを複数のボンディングワイヤＢＷを介して電気的に接続する（ワイヤボンディング工程）。それから、半導体チップＣＰ１、ダイパッドＤＰ、複数のリードＬＤおよび複数のボンディングワイヤＢＷを封止する封止樹脂部ＭＲを形成する（モールド工程または樹脂封止工程）。その後、リードフレームのフレーム枠からリードＬＤを切り離してから（この際、封止樹脂部ＭＲから突出する部分の吊りリード１３も切断する）、封止樹脂部ＭＲから突出するリードＬＤのアウタリード部を折り曲げ加工することにより、上記半導体装置ＰＫＧを製造することができる。
　また、本実施の形態では、半導体装置ＰＫＧがＱＦＰ（Quad Flat Package）形態の半導体装置（半導体パッケージ）である場合について説明したが、半導体チップＣＰ１を樹脂封止した樹脂封止型の半導体装置（半導体パッケージ）であれば、半導体装置ＰＫＧを、他の形態の半導体装置（半導体パッケージ）とすることもできる。例えば、半導体装置ＰＫＧを、ＱＦＰ形態と同じようにリードフレームを用いて製造した半導体装置（半導体パッケージ）であるＱＦＮ（Quad Flat Non-leaded package）形態、ＳＯＰ（Small Outline Package）形態、あるいはＤＩＰ（Dual Inline Package）形態とすることもできる。また、半導体装置ＰＫＧを、配線基板を用いて製造した樹脂封止型の半導体装置（半導体パッケージ）とすることもでき、このときは、例えば、ＢＧＡ（Ball Grid Array）形態、あるいはＬＧＡ（Land Grid Array）形態とすることができる。ＢＧＡ形態やＬＧＡ形態の場合は、半導体チップＣＰ１は配線基板上にダイボンディングされてから樹脂封止され、上記封止樹脂部ＭＲに相当する封止樹脂部によって半導体チップＣＰ１が覆われることになる。
　＜半導体チップの構造について＞
　次に、本実施の形態の半導体チップＣＰ１の構造について、具体的に説明する。
　図８は、本実施の形態の半導体チップＣＰ１の要部断面図である。本実施の形態の半導体チップＣＰ１は、抵抗素子（基準抵抗Ｒｓｔ１）およびＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）素子を有する半導体装置である。
　図８に示されるように、本実施の形態の半導体チップＣＰ１を構成する半導体基板ＳＵＢは、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。
　半導体基板ＳＵＢは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成された領域であるＭＩＳＦＥＴ形成領域１Ａと、基準抵抗Ｒｓｔ１が形成された領域である基準抵抗形成領域１Ｂとを有している。図８には、ＭＩＳＦＥＴ形成領域１Ａおよび基準抵抗形成領域１Ｂの要部断面図が示されている。図８においては、理解を簡単にするために、ＭＩＳＦＥＴ形成領域１Ａおよび基準抵抗形成領域１Ｂを互いに隣接して示しているが、半導体基板ＳＵＢにおけるＭＩＳＦＥＴ形成領域１Ａおよび基準抵抗形成領域１Ｂの実際の位置関係は、必要に応じて変更することができる。また、図８において、ＭＩＳＦＥＴ形成領域１Ａには、ｐチャネル型ＭＩＳＦＥＴが形成された領域が示されているが、実際には、ＭＩＳＦＥＴ形成領域１Ａには、ｐチャネル型ＭＩＳＦＥＴだけでなく、ｎチャネル型ＭＩＳＦＥＴも形成されている。
　図８に示されるように、半導体基板ＳＵＢの主面には素子分離領域２１が形成されている。素子分離領域２１は、半導体基板ＳＵＢの主面に形成された素子分離溝（溝）２１ａに埋め込まれた絶縁体（絶縁膜、例えば酸化シリコンなど）からなり、ＳＴＩ（Shallow Trench Isolation）法により形成することができる。
　半導体基板ＳＵＢの主面から所定の深さに渡ってｎ型ウエル（ｎ型半導体領域）ＮＷが形成されている。ｎ型ウエルＮＷは、ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＵＢ（素子分離領域２１で規定された活性領域）に形成されている。基準抵抗形成領域１Ｂでは、全体にわたって素子分離領域２１が形成されている。
　ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体基板ＳＵＢの主面にＭＩＳＦＥＴＱ１が形成され、基準抵抗形成領域１Ｂにおいて、半導体基板ＳＵＢの主面に基準抵抗（基準抵抗素子）Ｒｓｔが形成されている。
　ＭＩＳＦＥＴ形成領域１Ａに形成されたＭＩＳＦＥＴＱ１の具体的な構成について説明する。
　ＭＩＳＦＥＴＱ１のゲート電極ＧＥは、ＭＩＳＦＥＴ形成領域１Ａにおいて、ｎ型ウエルＮＷ上にゲート絶縁膜２３を介して形成されている。ゲート絶縁膜２３は、ＭＩＳＦＥＴ形成領域１Ａに形成されるＭＩＳＦＥＴＱ１のゲート絶縁膜として機能する絶縁膜である。ゲート電極ＧＥは、例えば、多結晶シリコン膜（ポリシリコン膜）により形成されており、不純物が導入されて低抵抗率とされている。ゲート電極ＧＥの側壁上には酸化シリコン、窒化シリコン膜あるいはそれらの積層膜などからなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜、側壁スペーサ）ＳＷＳが形成されている。ｎ型ウエルＮＷ内に、ＭＩＳＦＥＴＱ１のソース・ドレイン用のｐ型半導体領域ＳＤが形成されている。ＭＩＳＦＥＴＱ１のソース・ドレイン用のｐ型半導体領域ＳＤは、ＬＤＤ（Lightly Doped Drain）構造とすることもできる。
　また、ここでは、ＭＩＳＦＥＴ形成領域１Ａにおいて形成されるＭＩＳＦＥＴＱ１がｐチャネル型のＭＩＳＦＥＴの場合を示しているが、各領域の導電型を反対にして、ＭＩＳＦＥＴ形成領域１Ａにおいて形成されるＭＩＳＦＥＴＱ１をｎチャネル型のＭＩＳＦＥＴとすることもできる。また、ＭＩＳＦＥＴ形成領域１Ａにおいて、ｐチャネル型のＭＩＳＦＥＴおよびｎチャネル型のＭＩＳＦＥＴの両方を形成する、すなわちＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を形成することもできる。
　次に、基準抵抗形成領域１Ｂに形成されている基準抵抗Ｒｓｔの具体的な構成について説明する。
　基準抵抗Ｒｓｔは、抵抗体として機能する導電体パターン（導体パターン、導電体膜パターン、抵抗体）ＣＤＰにより形成されているが、後述のように、基準抵抗Ｒｓｔは、複数の導電体パターン（抵抗体）ＣＤＰにより形成されている。
　導電体パターンＣＤＰは、パターニングされた導電体膜であるが、本実施の形態では、導電体パターンＣＤＰは、シリコン膜パターン（好ましくは多結晶シリコン膜パターン）である。すなわち、本実施の形態では、導電体パターンＣＤＰは、好ましくは多結晶シリコン（ポリシリコン）からなり、不純物が導入されることで抵抗率が調整されている。基準抵抗形成領域１Ｂにおいて、シリコン膜パターンである導電体パターンＣＤＰは、素子分離領域２上に形成されており、半導体基板ＳＵＢから電気的に絶縁されている。また、シリコン膜パターンである導電体パターンＣＤＰの側壁上には、サイドウォールスペーサＳＷＳが形成されている。導電体パターンＣＤＰの形状などについては、後で詳述する。
　ＭＩＳＦＥＴ形成領域１Ａにおけるｐ型半導体領域ＳＤおよびゲート電極ＧＥの表面（上面）と、基準抵抗形成領域１Ｂにおけるシリコン膜パターンである導電体パターンＣＤＰの表面（上面）の一部（後述するプラグＰＧ１の底部が接続する領域）とに、金属シリサイド層（図示省略）を形成することもできる。これにより、拡散抵抗やコンタクト抵抗を低抵抗化し、また、シリコン膜パターンである導電体パターンＣＤＰの抵抗素子領域を規定することができる。この金属シリサイド層は、サリサイド（Salicide：Self Aligned Silicide）プロセスなどにより形成することができる。
　半導体基板ＳＵＢ上には、ゲート電極ＧＥおよび導電体パターンＣＤＰを覆うように絶縁膜（層間絶縁膜）３１が形成されている。絶縁膜３１は、例えば、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜（窒化シリコン膜が下層側）などからなり、絶縁膜３１の上面は、ＭＩＳＦＥＴ形成領域１Ａと基準抵抗形成領域１Ｂとでその高さがほぼ一致するように、平坦化されている。
　絶縁膜３１にはコンタクトホール（開口部、貫通孔、接続孔）ＣＮＴが形成されており、コンタクトホールＣＮＴ内には、導電性のプラグ（接続用導体部、導電性プラグ）ＰＧ１が形成されている（埋め込まれている）。プラグＰＧ１は、コンタクトホールＣＮＴの底部および側壁上に形成された導電性バリア膜（例えばタンタル膜、窒化タンタル膜、あるいはそれらの積層膜）と、導電性バリア膜上にコンタクトホールＣＮＴ内を埋め込むように形成されたタングステン（Ｗ）膜などからなる主導電体膜とにより形成されているが、図面の簡略化のために、図８では、導電性バリア膜と主導電体膜とを区別せずにプラグＰＧ１として示してある。コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧ１は、ＭＩＳＦＥＴ形成領域１Ａのｐ型半導体領域ＳＤおよびゲート電極ＧＥ上、基準抵抗形成領域１Ｂの導電体パターンＣＤＰ上などに形成されている。
　プラグＰＧ１が埋め込まれた絶縁膜３１上には、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）３２が形成されており、絶縁膜３２に形成された配線溝（開口部）内に第１層配線としての配線（配線層、第１配線層）Ｍ１が形成されている。
　配線Ｍ１は、絶縁膜３２に形成された配線溝の底部および側壁上に形成された導電性バリア膜（例えばタンタル膜、窒化タンタル膜、あるいはそれらの積層膜）と、導電性バリア膜上に配線溝内を埋め込むように形成された銅の主導電体膜とにより形成されているが、図面の簡略化のために、図８では、導電性バリア膜と主導電体膜とを区別せずに配線Ｍ１として示してある。配線Ｍ１は、プラグＰＧ１を介して、ＭＩＳＦＥＴ形成領域１Ａのｐ型半導体領域ＳＤ、ゲート電極ＧＥ、基準抵抗形成領域１Ｂの導電体パターンＣＤＰなどと電気的に接続されている。
　配線Ｍ１は、ダマシン技術（ここではシングルダマシン技術）により形成されているが、他の形態として、パターニングされた導電体膜（例えばタングステン配線またはアルミニウム配線）により形成することもできる。
　配線Ｍ１が埋め込まれた絶縁膜３２上には、絶縁膜（層間絶縁膜）３３および絶縁膜（層間絶縁膜）３４が下から順に形成されている。第２層配線としての配線（第２配線層）Ｍ２が、絶縁膜３４に形成された配線溝内およびその配線溝の底部の絶縁膜３３に形成されたビアホール（ＶＩＡホール、ヴィアホール、スルーホール）内に導電体膜が埋め込まれることで形成されている。すなわち、配線Ｍ２は、絶縁膜３４の配線溝内に形成される配線部分と、絶縁膜３３のビアホール内に形成されるプラグ部分（接続部）とが一体形成されている。また、配線Ｍ１と同様に、配線Ｍ２も、配線溝およびビアホールの底部および側壁上に形成された導電性バリア膜（例えばタンタル膜、窒化タンタル膜、あるいはそれらの積層膜）と、導電性バリア膜上に配線溝およびビアホール内を埋め込むように形成された銅の主導電体膜とにより形成されているが、図面の簡略化のために、図８では、導電性バリア膜と主導電体膜とを区別せずに配線Ｍ２として示してある。
　配線Ｍ２は、ダマシン技術（ここではデュアルダマシン技術）により形成されているが、他の形態として、配線Ｍ２をシングルダマシン技術で形成することもできる。また、配線Ｍ２を、パターニングされた導電体膜（例えばタングステン配線またはアルミニウム配線）により形成することもできる。
　配線Ｍ２が埋め込まれた絶縁膜３３，３４上に、更に上層の絶縁膜および配線（埋込配線）が形成されているが、ここではその図示および説明は省略する。なお、本実施の形態および以下の実施の形態２～４において、配線（配線Ｍ１，Ｍ２および後述の配線Ｍ３を含む）は、金属材料で形成された金属配線である。
　＜半導体チップの製造法について＞
　次に、本実施の形態の半導体チップＣＰ１の製造工程の一例を図面を参照して説明する。図９～図１４は、本実施の形態の半導体チップＣＰ１の製造工程中の要部断面図であり、上記図８に対応する領域の断面が示されている。
　まず、図９に示されるように、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＵＢを準備する。本実施の形態の半導体チップＣＰ１が形成される半導体基板ＳＵＢは、上述のように、ＭＩＳＦＥＴＱ１が形成される領域であるＭＩＳＦＥＴ形成領域１Ａと、基準抵抗Ｒｓｔが形成される領域である基準抵抗形成領域１Ｂとを有している。そして、半導体基板ＳＵＢの主面に、例えばＳＴＩ（Shallow Trench Isolation）法などにより、絶縁体（溝に埋め込まれた絶縁体）からなる素子分離領域２１が形成される。
　すなわち、エッチングなどにより半導体基板ＳＵＢの主面に素子分離溝（溝）２１ａを形成してから、酸化シリコン（例えばＨＤＰ－ＣＶＤ（High Density Plasma－ＣＶＤ）によるシリコン酸化膜）などからなる絶縁膜を素子分離溝２１ａを埋めるように半導体基板ＳＵＢ上に形成する。それから、この絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨することで、素子分離溝２１ａの外部の不要な絶縁膜を除去し、かつ素子分離溝２１ａ内に絶縁膜を残すことにより、素子分離溝２１ａを埋める絶縁膜（絶縁体）からなる素子分離領域２１を形成することができる。
　素子分離領域２１によって、半導体基板ＳＵＢの活性領域が規定される。ＭＩＳＦＥＴ形成領域１Ａにおける素子分離領域２１で規定された活性領域に、後述するようにしてＭＩＳＦＥＴＱ１が形成される。基準抵抗形成領域１Ｂでは、全体にわたって素子分離領域２１が形成される。
　次に、図１０に示されるように、半導体基板ＳＵＢの主面から所定の深さに渡ってｎ型ウエル（ｎ型半導体領域）ＮＷを形成する。ｎ型ウエルＮＷは、半導体基板ＳＵＢに、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができ、ｎ型ウエルＮＷはＭＩＳＦＥＴ形成領域１Ａに形成される。
　次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＵＢの表面を清浄化（洗浄）した後、半導体基板ＳＵＢの表面（ＭＩＳＦＥＴ形成領域１Ａのｎ型ウエルＮＷの表面）に、酸化シリコン膜などからなる絶縁膜２３を形成する。ＭＩＳＦＥＴ形成領域１Ａに形成された絶縁膜２３は、ＭＩＳＦＥＴ形成領域１Ａに形成されるＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜であり、例えば熱酸化法などを用いて形成することができる。
　次に、半導体基板ＳＵＢの主面の全面上に（すなわち絶縁膜２３および素子分離領域２１上を含む領域上に）、例えば多結晶シリコン膜（ドープトポリシリコン膜）２４のような導電性材料膜（導電体膜、シリコン膜）を形成（堆積）する。この多結晶シリコン膜２４は、成膜時または成膜後に不純物を導入して低抵抗の半導体膜（導電性材料膜）とされている。多結晶シリコン膜２４の厚み（堆積膜厚）は、例えば１００～２５０ｎｍ程度とすることができる。また、多結晶シリコン膜２４は、成膜時にはアモルファスシリコン膜であったものを、成膜後の熱処理により多結晶シリコン膜に変えることもできる。
　次に、多結晶シリコン膜２４をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図１１に示されるように、ゲート電極ＧＥと基準抵抗Ｒｓｔ用の導電体パターンＣＤＰとを形成する。本実施の形態においては、ゲート電極ＧＥおよび導電体パターンＣＤＰは、それぞれ、パターニングされた多結晶シリコン膜２４からなる。
　このうち、ゲート電極ＧＥは、ＭＩＳＦＥＴ形成領域１Ａにおいて、ｎ型ウエルＮＷ上に絶縁膜２３を介して形成される。すなわち、ゲート電極ＧＥは、ＭＩＳＦＥＴ形成領域１Ａにおいて、ｎ型ウエルＮＷの表面の絶縁膜２３上に形成される。また、多結晶導電体パターンＣＤＰは、基準抵抗形成領域１Ｂにおいて、素子分離領域２１上に形成される。
　次に、図１２に示されるように、ゲート電極ＧＥの側壁上と導電体パターンＣＤＰの側壁上とに、サイドウォールスペーサＳＷＳを形成する。サイドウォールスペーサＳＷＳは、例えば、半導体基板ＳＵＢ上に酸化シリコン膜（シリコン酸化膜）または窒化シリコン膜（シリコン窒化膜）あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
　サイドウォールスペーサＳＷＳの形成後、ＭＩＳＦＥＴ形成領域１Ａのｐ型半導体領域ＳＤをイオン注入などにより形成する。また、ＬＤＤ構造とするために、サイドウォールスペーサＳＷＳ形成前にもイオン注入を行なうこともできる。
　このようにして、ＭＩＳＦＥＴ形成領域１Ａに、電界効果トランジスタとしてｐチャネル型のＭＩＳＦＥＴＱ１が形成されて、図１２の構造が得られる。
　次に、サリサイドプロセスにより、ＭＩＳＦＥＴ形成領域１Ａにおけるｐ型半導体領域ＳＤおよびゲート電極ＧＥの表面（上面）と、基準抵抗形成領域１Ｂにおけるシリコン膜パターンである導電体パターンＣＤＰの表面（上面）の一部（後でプラグＰＧ１の底部が接続される領域）とに、金属シリサイド層（図示省略）を形成する。
　次に、図１３に示されるように、半導体基板ＳＵＢ上に絶縁膜３１を形成する。すなわち、ゲート電極ＧＥおよび導電体パターンＣＤＰを覆うように、半導体基板ＳＵＢ上に絶縁膜３１を形成する。絶縁膜３１は、例えば、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる。絶縁膜３１を酸化シリコン膜の単体膜などとすることもできる。絶縁膜３１は層間絶縁膜として機能することができる。絶縁膜３１の形成後、ＣＭＰ処理などにより絶縁膜３１の上面を平坦化する。
　次に、フォトリソグラフィ法を用いて絶縁膜３１上に形成したフォトレジスト膜（図示せず）をエッチングマスクとして、絶縁膜３１をドライエッチングすることにより、ｐ型半導体領域ＳＤ、ゲート電極ＧＥおよび導電体パターンＣＤＰの上部などにコンタクトホールＣＮＴを形成する。コンタクトホールＣＮＴの底部では、例えば、ｐ型半導体領域ＳＤ、ゲート電極ＧＥおよび導電体パターンＣＤＰの一部などが露出される。
　次に、コンタクトホールＣＮＴ内にプラグＰＧ１を形成する。プラグＰＧ１を形成するには、例えば、コンタクトホールＣＮＴの内部を含む絶縁膜３１上に導電性バリア膜（例えばタンタル膜、窒化タンタル膜、あるいはそれらの積層膜）を形成した後、タングステン（Ｗ）膜などからなる主導電体膜を導電性バリア膜上にコンタクトホールＣＮＴを埋めるように形成する。それから、絶縁膜３１上の不要な主導電体膜および導電性バリア膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧ１を形成することができる。
　次に、図１４に示されるように、プラグＰＧ１が埋め込まれた絶縁膜３１上に絶縁膜３２を形成し、絶縁膜３２に配線溝（開口部）を形成し、絶縁膜３２の配線溝（開口部）内に配線Ｍ１を形成する。
　配線Ｍ１を形成するには、例えば、絶縁膜３２に配線溝を形成してから、絶縁膜３２の配線溝（開口部）の内部を含む絶縁膜３２上に導電性バリア膜（例えばタンタル膜、窒化タンタル膜、あるいはそれらの積層膜）を形成した後、銅（Ｃｕ）膜などからなる主導電体膜を導電性バリア膜上に配線溝を埋めるように形成する。それから、絶縁膜３２上の不要な主導電体膜および導電性バリア膜をＣＭＰ法などによって除去することにより、配線Ｍ１を形成することができる。
　次に、配線Ｍ１が埋め込まれた絶縁膜３２上に、絶縁膜３３および絶縁膜３４を下から順に形成し、絶縁膜３４の配線溝と絶縁膜３３のビアホールを形成し、絶縁膜３４の配線溝および絶縁膜３３のビアホール内に配線Ｍ２を形成する。
　配線Ｍ２を形成するには、例えば、絶縁膜３４および絶縁膜３３に配線溝およびビアホールを形成してから、絶縁膜３４，３３の配線溝およびビアホールの内部を含む絶縁膜３４上に導電性バリア膜（例えばタンタル膜、窒化タンタル膜あるいはそれらの積層膜）を形成した後、銅（Ｃｕ）膜などからなる主導電体膜を導電性バリア膜上に配線溝およびビアホールを埋めるように形成する。それから、絶縁膜３４上の不要な主導電体膜および導電性バリア膜をＣＭＰ法などによって除去することにより、配線Ｍ２を形成することができる。
　配線Ｍ２が埋め込まれた絶縁膜３４，３３上に、更に同様にして絶縁膜および配線が形成されるが、ここではその図示及び説明は省略する。
　＜基準抵抗の構造について＞
　次に、基準抵抗形成領域１Ｂに形成されている基準抵抗Ｒｓｔの、より具体的な構造（構成）について説明する。
　図１５～図１７は、本実施の形態の半導体チップＣＰ１の要部平面図であり、上記基準抵抗形成領域１Ｂの同じ領域が示されている。図１５～図１７のうち、図１５では、導電体パターンＣＤＰ、コンタクトホールＣＮＴ、プラグＰＧ１および配線Ｍ１の平面レイアウトが示されており、他の構成は図示を省略している。図１６では、導電体パターンＣＤＰ、コンタクトホールＣＮＴおよびプラグＰＧ１の平面レイアウトが示されており、他の構成は図示を省略している。図１７では、導電体パターンＣＤＰ、コンタクトホールＣＮＴ、プラグＰＧ１および配線Ｍ１の平面レイアウトが示されており、他の構成は図示を省略しているが、導電体パターンＣＤＰについては点線で示してある。なお、プラグＰＧ１は、コンタクトホールＣＮＴ内に埋め込まれているため、平面的に見ると、コンタクトホールＣＮＴとプラグＰＧ１とは、同じ位置にある。
　また、図１８および図１９は、本実施の形態の半導体チップＣＰ１の要部断面図であり、上記基準抵抗形成領域１Ｂの断面図が示されている。図１８および図１９のうち、図１８は図１５のＡ２－Ａ２線の断面に対応し、図１９は図１５のＡ３－Ａ３線の断面に対応する。なお、上記図８に示される基準抵抗形成領域１Ｂの断面図は、図１５のＡ４―Ａ４線の断面にほぼ相当する断面図である。
　基準抵抗形成領域１Ｂにおいては、図１５～図１７などに示されるように、Ｙ方向に延在する複数（複数本）の導電体パターンＣＤＰが、Ｘ方向に所定の間隔（好ましくは等間隔）で並んでいる。これら複数の導電体パターンＣＤＰは、それぞれ独立したパターンである。ここで、Ｘ方向とＹ方向とは、互いに交差する方向であり、好ましくは互いに直交する方向である。
　図１５～図１９に示されるように、Ｙ方向に延在する各導電体パターンＣＤＰの両端の上部には、上記コンタクトホールＣＮＴが形成されており、このコンタクトホールＣＮＴに埋め込まれたプラグＰＧ１は、上記配線Ｍ１のうちの配線Ｍ１ａに電気的に接続されている。すなわち、各導電体パターンＣＤＰの端部は、コンタクトホールＣＮＴを埋める導電性のプラグＰＧ１を介して、配線Ｍ１ａに電気的に接続されている。この配線Ｍ１ａは、Ｙ方向に延在しかつＸ方向に並んだ複数の導電体パターンＣＤＰを直列に接続するための配線であり、Ｘ方向に隣り合う２つの導電体パターンＣＤＰの端部同士をまたぐようにＸ方向に延在している。
　導電体パターンＣＤＰは、好ましくは線状のパターンであり、導電体パターンＣＤＰのＹ方向の寸法Ｌ１（図１６に図示してある）が、導電体パターンＣＤＰのＸ方向の寸法Ｌ２（図１６に図示してある）よりも大きい（すなわちＬ１＞Ｌ２）。導電体パターンＣＤＰのＹ方向の寸法Ｌ１が、導電体パターンＣＤＰのＸ方向の寸法Ｌ２の１０倍以上（すなわちＬ１≧Ｌ２×１０）であれば、より好ましい。
　それぞれＹ方向に延在する複数の導電体パターンＣＤＰは、コンタクトホールＣＮＴ１に埋め込まれたプラグＰＧ１と配線Ｍ１ａとを介して、直列に接続されている。接続関係を具体的に説明すると、次のようになっている。
　図１５～図１７では、１０本の導電体パターンＣＤＰが図示されているが、図面の右側から順に１本目の導電体パターンＣＤＰ、２本目の導電体パターンＣＤＰ、３本目の導電体パターンＣＤＰ、・・・、１０本目の導電体パターンＣＤＰと称するものとする。
　１本目の導電体パターンＣＤＰの端部（図１６の上側の端部）と、その端部にＸ方向に隣り合う２本目の導電体パターンＣＤＰの端部（図１６の上側の端部）とが、コンタクトホールＣＮＴ（それら端部上に形成されたコンタクトホールＣＮＴ）に埋め込まれたプラグＰＧ１と配線Ｍ１ａとを介して電気的に接続されている。２本目の導電体パターンＣＤＰの他の端部（図１６の下側の端部）と、その端部にＸ方向に隣り合う３本目の導電体パターンＣＤＰの端部（図１６の下側の端部）とが、コンタクトホールＣＮＴ（それら端部上に形成されたコンタクトホールＣＮＴ）に埋め込まれたプラグＰＧ１と配線Ｍ１ａとを介して電気的に接続されている。３本目の導電体パターンＣＤＰの他の端部（図１６の上側の端部）と、その端部にＸ方向に隣り合う４本目の導電体パターンＣＤＰの端部（図１６の上側の端部）とが、コンタクトホールＣＮＴ（それら端部上に形成されたコンタクトホールＣＮＴ）に埋め込まれたプラグＰＧ１と配線Ｍ１ａとを介して電気的に接続されている。４本目の導電体パターンＣＤＰの他の端部（図１６の下側の端部）と、その端部にＸ方向に隣り合う５本目の導電体パターンＣＤＰの端部（図１６の下側の端部）とが、コンタクトホールＣＮＴ（それら端部上に形成されたコンタクトホールＣＮＴ）に埋め込まれたプラグＰＧ１と配線Ｍ１ａとを介して電気的に接続されている。同様の接続関係が１０本目の導電体パターンＣＤＰまで繰り返され、更に図示は省略しているが、１１本目以降の導電体パターンＣＤＰにおいても、同様の接続関係が繰り返されている。
　このようにして、それぞれＹ方向に延在する複数の導電体パターンＣＤＰが、コンタクトホールＣＮＴに埋め込まれたプラグＰＧ１と配線Ｍ１ａとを介して、直列に接続されて、基準抵抗Ｒｓｔが形成されている。すなわち、基準抵抗Ｒｓｔは、それぞれ独立した複数の導電体パターンＣＤＰを、コンタクトホールＣＮＴに埋め込まれたプラグＰＧ１と配線（配線層）Ｍ１（具体的には配線Ｍ１ａ）とを介して直列に接続することで、形成されている。
　基準抵抗Ｒｓｔを構成する複数の導電体パターンＣＤＰは、それぞれ抵抗体とみなすことができ、抵抗体としての導電体パターンＣＤＰを複数接続して、基準抵抗Ｒｓｔを形成している。この抵抗体の延在方向は、導電体パターンＣＤＰの延在方向同じＹ方向とみなすことができる。このため、Ｙ方向に延在する複数の導電体パターンＣＤＰを接続（より特定的には直列に接続）して基準抵抗Ｒｓｔを形成していることは、Ｙ方向に延在する複数の抵抗体（導電体パターンＣＤＰに対応する抵抗体）を接続（より特定的には直列に接続）して基準抵抗Ｒｓｔを形成していることに相当している。
　また、複数の導電体パターンＣＤＰ（すなわち複数の抵抗体）を接続して基準抵抗Ｒｓｔを形成しており、全ての導電体パターンＣＤＰ（抵抗体）を直列に接続して基準抵抗Ｒｓｔを形成することが好ましいが、直列接続を主体としつつ、一部の導電体パターンＣＤＰ（抵抗体）を並列に接続したもので、基準抵抗Ｒｓｔを形成することも可能である。但し、基準抵抗Ｒｓｔを形成するための複数の導電体パターンＣＤＰ（すなわち複数の抵抗体）全体を直列に接続して基準抵抗Ｒｓｔを形成すれば、導電体パターンＣＤＰの本数を少なくすることができ、基準抵抗Ｒｓｔを配置するのに要する面積を低減できるため、半導体チップＣＰ１の小面積化を図ることができる。半導体チップＣＰ１の小面積化は、半導体チップＣＰ１を樹脂封止した半導体装置（半導体装置ＰＫＧに対応）の小型化につながる。
　＜半導体チップにおける基準抵抗の配置について＞
　図２０は、半導体チップＣＰ１の平面図（上面図）であり、半導体チップＣＰ１の主面１１ａ側が示されている。なお、上記図１に示されるように、半導体チップＣＰ１の主面１１ａの周辺部には、四辺（辺Ｓ１，Ｓ２，Ｓ３，Ｓ４）に沿って複数のパッド電極ＰＤが配置（配列）されているが、図２０ではパッド電極ＰＤの図示は省略している。
　半導体チップＣＰ１の平面形状は四角形状であり、好ましくは長方形状（正方形状も含む）である。半導体チップＣＰ１の四角形（長方形）状の平面形状を構成する４つの辺を、辺Ｓ１，Ｓ２，Ｓ３，Ｓ４と呼ぶものとする。辺Ｓ１と辺Ｓ３とは互いに対向しており、辺Ｓ２と辺Ｓ４とは互いに対向している（より特定的には辺Ｓ１と辺Ｓ３とは互いに平行で、辺Ｓ２と辺Ｓ４とは互いに平行である）。また、辺Ｓ１は、辺Ｓ２，Ｓ４と交差（より特定的には直交）しており、辺Ｓ２は、辺Ｓ１，Ｓ３と交差（より特定的には直交）しており、辺Ｓ３は、辺Ｓ２，Ｓ４と交差（より特定的には直交）しており、辺Ｓ４は、辺Ｓ１，Ｓ３と交差（より特定的には直交）している。このため、半導体チップＣＰ１の主面１１ａの四辺は、辺Ｓ１，Ｓ２，Ｓ３，Ｓ４に対応することになる。
　上記基準抵抗Ｒｓｔが半導体チップＣＰ１内に形成されているが、上述したように、基準抵抗Ｒｓｔの抵抗値の変動要因は、可能な限り排除することが重要である。しかしながら、半導体チップＣＰ１を樹脂封止した樹脂封止型の半導体装置（半導体パッケージ）ＰＫＧにおいては、半導体チップＣＰ１を樹脂封止したことに起因して、半導体チップＣＰ１に応力が発生してしまう。
　具体的には、半導体チップＣＰ１を樹脂封止した樹脂封止型の半導体装置ＰＫＧにおいて、半導体チップＣＰ１を封止するモールド樹脂（上記封止樹脂部ＭＲに対応）の熱膨張係数は、半導体チップＣＰ１を構成する半導体基板（上記半導体基板ＳＵＢに対応）の熱膨張係数に比べて大きい。例えば、単結晶シリコン基板（上記半導体基板ＳＵＢに対応）の熱膨張係数が３．５ｐｐｍ／℃程度であるのに対して、モールド樹脂（上記封止樹脂部ＭＲに対応）の熱膨張係数は、８～１５ｐｐｍ／℃程度である。半導体装置ＰＫＧを製造する際のモールド工程（樹脂封止工程）においては、封止樹脂部ＭＲ形成用のモールド金型のキャビティ内に樹脂材料を注入してから（このとき半導体チップＣＰ１はキャビティ内に配置されている）、注入した樹脂材料を硬化することで、封止樹脂部ＭＲを形成する。モールド金型のキャビティ内に注入して硬化する際の樹脂材料の温度は例えば１５０～２００℃程度と高温であり、樹脂材料の硬化後（封止樹脂部ＭＲ形成後）に、室温まで低下（冷却）される。この冷却の際の封止樹脂部ＭＲの収縮量は、半導体チップＣＰ１の収縮量よりも大きい（これは封止樹脂部ＭＲと半導体チップＣＰ１の熱膨張係数の違いに起因している）ため、半導体チップＣＰ１には、応力（特に圧縮応力）が加わることになる。従って、半導体チップＣＰ１を樹脂封止した樹脂封止型の半導体装置（半導体パッケージ）ＰＫＧにおいては、半導体チップＣＰ１を樹脂封止したことに起因して、半導体チップＣＰ１に応力が発生してしまうことになる。
　半導体チップＣＰ１に応力が加わると、その応力によって、半導体チップＣＰ１に内蔵されている基準抵抗Ｒｓｔの抵抗値が変動する可能性がある。これは、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰが応力によって変形すると、その変形に起因して抵抗値が変動してしまうためである。
　そこで、本発明者は、半導体チップＣＰ１に応力が発生したとしても、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰがその応力による影響をできるだけ受けないようにすることについて検討した。
　図２１は、半導体チップＣＰ１に発生する応力をシミュレーションした結果を示すグラフである。なお、図２１のグラフには、図２０における点線４１に沿った位置での応力が示されており、図２１のグラフの横軸は、点線４１に沿った位置における半導体チップＣＰ１の主面１１ａの中心ＣＴ１からの距離に対応し、図２１のグラフの縦軸は、点線４１に沿った位置で発生している応力に対応している。ここで、点線４１は、半導体チップＣＰ１の主面１１ａの中心ＣＴ１と、辺Ｓ１の中心（中央）とを結ぶ線に対応している。また、図２１のグラフにおいて、四角印で示されたσｘは、辺Ｓ１に平行な方向（半導体チップＣＰ１の主面１１ａにも平行な方向）の応力に対応し、ダイヤ印で示されたσｙは、辺Ｓ１に垂直な方向（半導体チップＣＰ１の主面１１ａには平行な方向）の応力に対応している。
　図２１のグラフから分かるように、図２０における点線４１に沿った位置での応力は、辺Ｓ１に平行な方向の応力σｘよりも、辺Ｓ１に垂直な方向の応力σｙの方が小さい（すなわち｜σｘ｜＞｜σｙ｜）。なお、半導体チップＣＰ１に発生している応力は圧縮応力（応力値はマイナスの値）であるが、本実施の形態および以下の実施の形態２～４において、「応力が小さい」とは、「応力の絶対値が小さい」ことを意味するものとする。
　図２２は、図２０と同様、半導体チップＣＰ１の平面図（上面図）であり、半導体チップＣＰ１の主面１１ａ側が示されているが、半導体チップＣＰ１の主面１１ａを４つの領域ＲＧ１，ＲＧ２，ＲＧ３，ＲＧ４に仮想的に区分けして示している。
　図２２において、線４２は、辺Ｓ１の一端（辺Ｓ１と辺Ｓ２とで形成される角部に対応）と半導体チップＣＰ１の主面１１ａの中心ＣＴ１とを結ぶ線であり、線４３は、辺Ｓ１の他端（辺Ｓ１と辺Ｓ４とで形成される角部に対応）と半導体チップＣＰ１の主面１１ａの中心ＣＴ１とを結ぶ線である。また、線４４は、辺Ｓ３の一端（辺Ｓ２と辺Ｓ３とで形成される角部に対応）と半導体チップＣＰ１の主面１１ａの中心ＣＴ１とを結ぶ線であり、線４５は、辺Ｓ３の他端（辺Ｓ３と辺Ｓ４とで形成される角部に対応）と半導体チップＣＰ１の主面１１ａの中心ＣＴ１とを結ぶ線である。なお、辺４２は、辺Ｓ２の一端（辺Ｓ１と辺Ｓ２とで形成される角部に対応）と半導体チップＣＰ１の主面１１ａの中心ＣＴ１とを結ぶ線とみなすこともでき、線４４は、辺Ｓ２の他端（辺Ｓ２と辺Ｓ３とで形成される角部に対応）と半導体チップＣＰ１の主面１１ａの中心ＣＴ１とを結ぶ線とみなすこともできる。また、辺４３は、辺Ｓ４の一端（辺Ｓ１と辺Ｓ４とで形成される角部に対応）と半導体チップＣＰ１の主面１１ａの中心ＣＴ１とを結ぶ線とみなすこともでき、線４５は、辺Ｓ４の他端（辺Ｓ３と辺Ｓ４とで形成される角部に対応）と半導体チップＣＰ１の主面１１ａの中心ＣＴ１とを結ぶ線とみなすこともできる。
　そして、領域ＲＧ１は、辺Ｓ１と線４２と線４３とで囲まれた領域（平面領域）であり、領域ＲＧ２は、辺Ｓ２と線４２と線４４とで囲まれた領域（平面領域）であり、領域ＲＧ３は、辺Ｓ３と線４４と線４５とで囲まれた領域（平面領域）であり、領域ＲＧ４は、辺Ｓ４と線４３と線４５とで囲まれた領域（平面領域）である。この４つの領域ＲＧ１，ＲＧ２，ＲＧ３，ＲＧ４は、半導体チップＣＰ１の主面１１ａを仮想的に区分けした領域であり、各領域ＲＧ１，ＲＧ２，ＲＧ３，ＲＧ４間に実際に境界が形成されている訳ではない。
　また、別の見方をすると、半導体チップＣＰ１の主面１１ａの４つの角部（長方形状の主面１１ａの４つの角部）と主面１１ａの中心ＣＴ１とを結ぶ線４２，４３，４４，４５で半導体チップＣＰ１の主面１１ａが４つの領域ＲＧ１，ＲＧ２，ＲＧ３，ＲＧ４に分けられる。領域ＲＧ１，ＲＧ２，ＲＧ３，ＲＧ４のうち、領域ＲＧ１は、辺Ｓ１に接する領域であり、領域ＲＧ２は、辺Ｓ２に接する領域であり、領域ＲＧ３は、辺Ｓ３に接する領域であり、領域ＲＧ４は、辺Ｓ４に接する領域である。
　図２１のグラフの応力の傾向は、各領域ＲＧ１，ＲＧ２，ＲＧ３，ＲＧ４に適用され、各領域ＲＧ１，ＲＧ２，ＲＧ３，ＲＧ４における応力は、次のようになる。すなわち、領域ＲＧ１においては、辺Ｓ１に平行な方向の応力σｘよりも、辺Ｓ１に垂直な方向の応力σｙの方が小さくなっている（すなわち｜σｘ｜＞｜σｙ｜）。また、領域ＲＧ２においては、辺Ｓ２に平行な方向の応力σｘよりも、辺Ｓ２に垂直な方向の応力σｙの方が小さくなっている（すなわち｜σｘ｜＞｜σｙ｜）。また、領域ＲＧ３においては、辺Ｓ３に平行な方向の応力σｘよりも、辺Ｓ３に垂直な方向の応力σｙの方が小さくなっている（すなわち｜σｘ｜＞｜σｙ｜）。また、領域ＲＧ４においては、辺Ｓ４に平行な方向の応力σｘよりも、辺Ｓ４に垂直な方向の応力σｙの方が小さくなっている（すなわち｜σｘ｜＞｜σｙ｜）。
　このような応力分布を考慮して、本実施の形態では、半導体チップＣＰ１に内蔵する基準抵抗Ｒｓｔについて、その配置を以下のように工夫している。図２３は、図２１と同様、半導体チップＣＰ１の平面図（上面図）であり、半導体チップＣＰ１の主面１１ａ側が示され、半導体チップＣＰ１の主面１１ａを４つの領域ＲＧ１，ＲＧ２，ＲＧ３，ＲＧ４に仮想的に区分けして示している。
　図２３にも示されるように、半導体チップＣＰ１において、領域ＲＧ１に基準抵抗Ｒｓｔを形成（配置）した場合には、基準抵抗Ｒｓｔを構成する上記導電体パターンＣＤＰの延在方向である上記Ｙ方向を、辺Ｓ１に垂直な方向とする。また、半導体チップＣＰ１において、領域ＲＧ２に基準抵抗Ｒｓｔを形成（配置）した場合には、基準抵抗Ｒｓｔを構成する上記導電体パターンＣＤＰの延在方向である上記Ｙ方向を、辺Ｓ２に垂直な方向とする。半導体チップＣＰ１において、領域ＲＧ３に基準抵抗Ｒｓｔを形成（配置）した場合には、基準抵抗Ｒｓｔを構成する上記導電体パターンＣＤＰの延在方向である上記Ｙ方向を、辺Ｓ３に垂直な方向とする。半導体チップＣＰ１において、領域ＲＧ４に基準抵抗Ｒｓｔを形成（配置）した場合には、基準抵抗Ｒｓｔを構成する上記導電体パターンＣＤＰの延在方向である上記Ｙ方向を、辺Ｓ４に垂直な方向とする。このようにするのは、以下の理由による。
　基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰが応力による影響をできるだけ受けないようにするには、この導電体パターンＣＤＰの延在方向（ここでは上記Ｙ方向）を、応力が小さい方向とすることが有効である。これは、導電体パターンＣＤＰは、応力が作用したときに、断面方向（延在方向（Ｙ方向に対応）に垂直な方向）に比べて、延在方向（Ｙ方向に対応）に伸縮しやすいためである。すなわち、導電体パターンＣＤＰにおいて、断面方向と延在方向とに同じ大きさの応力が作用したときに、断面方向には伸縮しにくいが、延在方向には伸縮しやすい。領域ＲＧ１においては、上述のように、辺Ｓ１に平行な方向の応力σｘよりも、辺Ｓ１に垂直な方向の応力σｙの方が小さくなっている（すなわち｜σｘ｜＞｜σｙ｜）ため、基準抵抗Ｒｓｔを構成する上記導電体パターンＣＤＰの延在方向である上記Ｙ方向を、辺Ｓ１に垂直な方向（応力が小さな方向に対応）とすることで、導電体パターンＣＤＰが受ける応力の影響（導電体パターンＣＤＰの変形）を小さくすることができる。一方、本実施の形態とは異なり、領域ＲＧ１において、基準抵抗Ｒｓｔを構成する上記導電体パターンＣＤＰの延在方向である上記Ｙ方向を、辺Ｓ１に平行な方向（応力が大きな方向に対応）としてしまうと、導電体パターンＣＤＰが受ける応力の影響（導電体パターンＣＤＰの変形）が大きくなり、基準抵抗Ｒｓｔの抵抗値が変動しやすくなる。このように、半導体チップＣＰ１において、領域ＲＧ１に基準抵抗Ｒｓｔを形成（配置）した場合には、基準抵抗Ｒｓｔを構成する上記導電体パターンＣＤＰの延在方向である上記Ｙ方向を、辺Ｓ１に垂直な方向（応力が小さな方向に対応）とすることで、導電体パターンＣＤＰが受ける応力の影響を小さくすることができ、応力によって基準抵抗Ｒｓｔの抵抗値が変動するのを抑制または防止することができる。
　領域Ｒ２，Ｒ３，Ｒ４についても、領域ＲＧ１と同様に考えることができる。すなわち、半導体チップＣＰ１において、領域ＲＧ２に基準抵抗Ｒｓｔを形成（配置）した場合には、基準抵抗Ｒｓｔを構成する上記導電体パターンＣＤＰの延在方向である上記Ｙ方向を、辺Ｓ２に垂直な方向（応力が小さな方向に対応）とすることで、導電体パターンＣＤＰが受ける応力の影響を小さくすることができ、応力によって基準抵抗Ｒｓｔの抵抗値が変動するのを抑制または防止することができる。また、半導体チップＣＰ１において、領域ＲＧ３に基準抵抗Ｒｓｔを形成（配置）した場合には、基準抵抗Ｒｓｔを構成する上記導電体パターンＣＤＰの延在方向である上記Ｙ方向を、辺Ｓ３に垂直な方向（応力が小さな方向に対応）とすることで、導電体パターンＣＤＰが受ける応力の影響を小さくすることができ、応力によって基準抵抗Ｒｓｔの抵抗値が変動するのを抑制または防止することができる。また、半導体チップＣＰ１において、領域ＲＧ４に基準抵抗Ｒｓｔを形成（配置）した場合には、基準抵抗Ｒｓｔを構成する上記導電体パターンＣＤＰの延在方向である上記Ｙ方向を、辺Ｓ４に垂直な方向（応力が小さな方向に対応）とすることで、導電体パターンＣＤＰが受ける応力の影響を小さくすることができ、応力によって基準抵抗Ｒｓｔの抵抗値が変動するのを抑制または防止することができる。
　なお、上述のようにＹ方向と上記Ｘ方向は直交しているため、Ｙ方向を辺Ｓ１に直交する方向にすると、上記Ｘ方向は辺Ｓ１に平行な方向となり、Ｙ方向を辺Ｓ２に直交する方向にすると、上記Ｘ方向は辺Ｓ２に平行な方向となり、Ｙ方向を辺Ｓ３に直交する方向にすると、上記Ｘ方向は辺Ｓ３に平行な方向となり、Ｙ方向を辺Ｓ４に直交する方向にすると、上記Ｘ方向は辺Ｓ４に平行な方向となる。
　また、半導体チップＣＰ１を設計する際には、半導体チップＣＰ１における基準抵抗Ｒｓｔの配置位置と、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰ（抵抗体）の延在方向（上記Ｙ方向に対応）とを上述のように関連付けて、設計を行うことになる。
　このように、半導体チップＣＰ１内に基準抵抗Ｒｓｔを形成するが、この基準抵抗Ｒｓｔの配置位置と、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰ（抵抗体）の延在方向（上記Ｙ方向に対応）の関係を上述のように工夫することにより、導電体パターンＣＤＰが受ける応力の影響を小さくすることができ、応力によって基準抵抗Ｒｓｔの抵抗値が変動するのを抑制または防止することができる。これにより、発振回路を有する半導体チップＣＰ１を樹脂封止した半導体装置（上記半導体装置ＰＫＧに対応）の性能を向上させることができる。このことは、以下の実施の形態２～４においても同様である。
　また、上記図２１のグラフからも分かるように、半導体チップＣＰ１の主面１１ａの外周部では、外周部以外の領域に比べて、応力が大きくなっている。すなわち、半導体チップＣＰ１の主面１１ａにおいて、外周部で応力が特に大きくなっている。応力によって基準抵抗Ｒｓｔの抵抗値が変動するのを抑制または防止するためには、応力が大きくなるような位置は避けて基準抵抗Ｒｓｔを配置することが望ましい。このため、基準抵抗Ｒｓｔは、各辺Ｓ１，Ｓ２，Ｓ３，Ｓ４から０．１ｍｍ以上離れた位置に形成（配置）することが好ましい。すなわち、基準抵抗Ｒｓｔを領域ＲＧ１に形成（配置）した場合には、基準抵抗Ｒｓｔは辺Ｓ１から０．１ｍｍ以上離れた位置に形成（配置）することが好ましい。また、基準抵抗Ｒｓｔを領域ＲＧ２に形成（配置）した場合には、基準抵抗Ｒｓｔは辺Ｓ２から０．１ｍｍ以上離れた位置に形成（配置）することが好ましい。また、基準抵抗Ｒｓｔを領域ＲＧ３に形成（配置）した場合には、基準抵抗Ｒｓｔは辺Ｓ３から０．１ｍｍ以上離れた位置に形成（配置）することが好ましい。また、基準抵抗Ｒｓｔを領域ＲＧ４に形成（配置）した場合には、基準抵抗Ｒｓｔは辺Ｓ４から０．１ｍｍ以上離れた位置に形成（配置）することが好ましい。
　図２４は、上記図２１および図２３と同様、半導体チップＣＰ１の平面図（上面図）であり、半導体チップＣＰ１の主面１１ａ側が示されており、平面図であるが、図面を見やすくするために、各辺Ｓ１，Ｓ２，Ｓ３，Ｓ４から０．１ｍｍ以内の領域ＲＧ５にハッチングを付して示してある。図２４において、ハッチングが付されていない領域ＲＧ６は、各辺Ｓ１，Ｓ２，Ｓ３，Ｓ４から０．１ｍｍ以上離れた領域ＲＧ６に対応している。この２つの領域ＲＧ５，ＲＧ６は、仮想的に区分けした領域であり、各領域ＲＧ５，ＲＧ６間に実際に境界が形成されている訳ではない。
　上述したように、基準抵抗Ｒｓｔは、各辺Ｓ１，Ｓ２，Ｓ３，Ｓ４から０．１ｍｍ以上離れた位置に形成（配置）することが好ましいが、これは、図２４において、領域ＲＧ５ではなく領域ＲＧ６に基準抵抗Ｒｓｔを形成（配置）することに対応している。半導体チップＣＰ１において、応力が特に発生しやすいのは領域ＲＧ５であるため、領域ＲＧ５には基準抵抗Ｒｓｔを形成（配置）せずに、領域ＲＧ５に比べて応力が比較的小さな領域ＲＧ６に基準抵抗Ｒｓｔを形成（配置）することで、応力によって基準抵抗Ｒｓｔの抵抗値が変動するのを的確に抑制または防止することができる。これにより、発振回路を有する半導体チップＣＰ１を樹脂封止した半導体装置（上記半導体装置ＰＫＧに対応）の性能を的確に向上させることができる。このことは、以下の実施の形態２～４においても同様である。
　また、上記図２１のグラフに示されるように、図２０における点線４１に沿った位置での応力は、辺Ｓ１に平行な方向の応力σｘと辺Ｓ１に垂直な方向の応力σｙのいずれも、半導体チップＣＰ１の主面１１ａの外周部（上記領域ＲＧ５に対応）で応力が大きくなっている。一方、半導体チップＣＰ１の主面１１ａの外周部以外の領域（上記領域ＲＧ６に対応）に着目すると、図２０における点線４１に沿った位置での応力は、上記領域ＲＧ６内であれば、辺Ｓ１に平行な方向の応力σｘは、ほぼ一定であるのに対して、辺Ｓ１に垂直な方向の応力σｙは、中心ＣＴ１よりも離れるにしたがって、小さくなっている。
　辺Ｓ１に平行な方向の応力σｘによる影響は、上述のように、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰの延在方向である上記Ｙ方向を、辺Ｓ１に垂直な方向とすることで抑制または防止できるが、この場合でも、辺Ｓ１に垂直な方向の応力σｙによる影響は受けてしまう。このため、辺Ｓ１に垂直な方向の応力σｙによる影響をできるだけ小さくするためには、辺Ｓ１に垂直な方向の応力σｙができるだけ小さな領域に、基準抵抗Ｒｓｔを形成（配置）することが有効である。
　そこで、図２５に示される領域ＲＧ７に、基準抵抗Ｒｓｔを形成（配置）することが、より好ましい。図２５は、上記図２１、図２３および図２４と同様、半導体チップＣＰ１の平面図（上面図）であり、半導体チップＣＰ１の主面１１ａ側が示されており、平面図であるが、図面を見やすくするために領域ＲＧ７にハッチングを付して示してある。領域ＲＧ７は、仮想的に区分けした領域であり、領域ＲＧ７と他の領域間に実際に境界が形成されている訳ではない。
　ここで、領域ＲＧ７は、上記領域ＲＧ６のうち、上記線４２の中心と上記線４３の中心とを結ぶ線４６よりも辺Ｓ１側で、上記線４２の中心と上記線４４の中心とを結ぶ線４７よりも辺Ｓ２側で、上記線４４の中心と上記線４５の中心とを結ぶ線４８よりも辺Ｓ３側で、上記線４３の中心と上記線４５の中心とを結ぶ線４９よりも辺Ｓ４側の領域である。この領域ＲＧ７に、線４６と線４７と線４８と線４９とで囲まれた領域ＲＧ８を足したものが、上記領域ＲＧ６に対応している。
　このため、基準抵抗Ｒｓｔを領域ＲＧ１に形成（配置）する場合には、基準抵抗Ｒｓｔを領域ＲＧ７に形成（配置）することは、領域ＲＧ１のうち、辺Ｓ１から０．１ｍｍ以上離れた位置で、かつ上記線４２の中心と上記線４３の中心とを結ぶ線４６よりも辺Ｓ１側の位置に基準抵抗Ｒｓｔを形成（配置）することに対応している。また、基準抵抗Ｒｓｔを領域ＲＧ２に形成（配置）する場合には、基準抵抗Ｒｓｔを領域ＲＧ７に形成（配置）することは、領域ＲＧ２のうち、辺Ｓ２から０．１ｍｍ以上離れた位置で、かつ上記線４２の中心と上記線４４の中心とを結ぶ線４７よりも辺Ｓ２側の位置に基準抵抗Ｒｓｔを形成（配置）することに対応している。また、基準抵抗Ｒｓｔを領域ＲＧ３に形成（配置）する場合には、基準抵抗Ｒｓｔを領域ＲＧ７に形成（配置）することは、領域ＲＧ３のうち、辺Ｓ３から０．１ｍｍ以上離れた位置で、かつ上記線４４の中心と上記線４５の中心とを結ぶ線４８よりも辺Ｓ３側の位置に基準抵抗Ｒｓｔを形成（配置）することに対応している。また、基準抵抗Ｒｓｔを領域ＲＧ４に形成（配置）する場合には、基準抵抗Ｒｓｔを領域ＲＧ７に形成（配置）することは、領域ＲＧ４のうち、辺Ｓ４から０．１ｍｍ以上離れた位置で、かつ上記線４３の中心と上記線４５の中心とを結ぶ線４９よりも辺Ｓ４側の位置に基準抵抗Ｒｓｔを形成（配置）することに対応している。
　応力σｘは、領域ＲＧ７と領域８とでほぼ同じ（一定）であるのに対して、応力σｙは、領域ＲＧ８よりも領域Ｒ７の方が小さくなっている。このため、領域ＲＧ７に比べて応力σｙが大きな領域ＲＧ８には基準抵抗Ｒｓｔを形成（配置）せずに、領域ＲＧ８に比べて応力σｙが小さな領域ＲＧ７に基準抵抗Ｒｓｔを形成（配置）することで、基準抵抗Ｒｓｔを構成する上記導電体パターンＣＤＰに作用する応力σｙを小さくすることができ、応力によって基準抵抗Ｒｓｔの抵抗値が変動するのを更に的確に抑制または防止することができる。これにより、発振回路を有する半導体チップＣＰ１を樹脂封止した半導体装置（上記半導体装置ＰＫＧに対応）の性能を、更に的確に向上させることができる。このことは、以下の実施の形態２～４においても同様である。
　＜変形例＞
　次に、本実施の形態１の第１の変形例について説明する。
　図２６は、本実施の形態の第１の変形例の半導体装置（半導体チップＣＰ１）の要部平面図であり、上記図１５に対応するものであり、上記図１５～図１７と同じ領域（上記基準抵抗形成領域１Ｂに対応する領域）が示されている。
　上記図１５～図１９の場合と、図２６（第１の変形例）の場合とで、以下の点が相違している。
　すなわち、上記図１５～図１９の場合は、Ｙ方向に延在する導電体パターンＣＤＰが、Ｘ方向に所定の間隔で複数並んでおり、Ｘ方向に隣り合う導電体パターンＣＤＰ同士は、互いに分離された独立のパターン（孤立パターン）であり、Ｘ方向に隣り合う導電体パターンＣＤＰ同士を電気的に接続するのは、配線Ｍ１ａであった。それに対して、図２６（第１の変形例）の場合、Ｙ方向に延在する導電体パターンＣＤＰが、Ｘ方向に所定の間隔で複数並んでいるが、Ｘ方向に隣り合う導電体パターンＣＤＰ同士は、互いに分離された独立のパターン（孤立パターン）ではない。そして、Ｘ方向に隣り合う導電体パターンＣＤＰ同士は、導電体パターンＣＤＰと一体的に（導電体パターンＣＤＰと同層に）形成された接続部ＣＤＰ２によって直列につなげられて電気的に接続されている。
　図２６（第１の変形例）の場合を、より具体的に説明すると、次のようになっている。
　図２６では、１０本の導電体パターンＣＤＰが図示されているが、図面の右側から順に１本目の導電体パターンＣＤＰ、２本目の導電体パターンＣＤＰ、３本目の導電体パターンＣＤＰ、・・・、１０本目の導電体パターンＣＤＰと称するものとする。
　１本目の導電体パターンＣＤＰの端部（図２６の上側の端部）と、その端部にＸ方向に隣り合う２本目の導電体パターンＣＤＰの端部（図１６の上側の端部）とが、１本面と２本目の導電体パターンＣＤＰに一体的に形成された接続部ＣＤＰ２によってつなげられて電気的に接続されている。２本目の導電体パターンＣＤＰの他の端部（図２６の下側の端部）と、その端部にＸ方向に隣り合う３本目の導電体パターンＣＤＰの端部（図２６の下側の端部）とが、２本面と３本目の導電体パターンＣＤＰに一体的に形成された接続部ＣＤＰ２によってつなげられて電気的に接続されている。３本目の導電体パターンＣＤＰの他の端部（図２６の上側の端部）と、その端部にＸ方向に隣り合う４本目の導電体パターンＣＤＰの端部（図２６の上側の端部）とが、３本面と４本目の導電体パターンＣＤＰに一体的に形成された接続部ＣＤＰ２によってつなげられて電気的に接続されている。４本目の導電体パターンＣＤＰの他の端部（図２６の下側の端部）と、その端部にＸ方向に隣り合う５本目の導電体パターンＣＤＰの端部（図２６の下側の端部）とが、４本面と５本目の導電体パターンＣＤＰに一体的に形成された接続部ＣＤＰ２によってつなげられて電気的に接続されている。同様の接続関係が１０本目の導電体パターンＣＤＰまで繰り返され、更に図示は省略しているが、１１本目以降の導電体パターンＣＤＰにおいても、同様の接続関係が繰り返されている。接続部ＣＤＰ２は、導電体パターンＣＤＰと同工程で同層に形成された導電体パターンであり、Ｘ方向に延在している。つまり、Ｙ方向に延在する導電体パターンＣＤＰ、Ｘ方向に延在する接続部ＣＤＰ２、Ｙ方向に延在する導電体パターンＣＤＰ、Ｘ方向に延在する接続部ＣＤＰ２・・・の順にこれらが連続的につながって、基準抵抗Ｒｓｔが形成されている。接続部ＣＤＰ２は、導電体パターンＣＤＰと一体的に形成されているため、導電体パターンＣＤＰと同材料（より特定的には上記多結晶シリコン膜２４）により形成されている。
　つまり、上記図１５～図１９の場合と、図２６（第１の変形例）の場合とで、Ｙ方向に延在する導電体パターンＣＤＰがＸ方向に所定の間隔で複数並んでおり、これらが接続（より特定的には直列に接続）されて基準抵抗Ｒｓｔが形成されている点は共通である。しかしながら、上記図１５～図１９の場合は、Ｙ方向に延在する導電体パターンＣＤＰ同士は、導電体パターンＣＤＰとは異なる層の導電体パターンである配線Ｍ１ａによって接続（電気的に接続）されており、一方、図２６（第１の変形例）の場合は、Ｙ方向に延在する導電体パターンＣＤＰ同士は、導電体パターンＣＤＰと同層の導電体パターンである接続部ＣＤＰ２によって接続（電気的に接続）されている。この点で両者（図１５～図１９の場合と図２６の場合）は相違している。
　上述したように、導電体パターンＣＤＰの延在方向であるＹ方向を、応力が大きな方向（応力σｘの方向）ではなく、応力が小さな方向（応力σｙの方向）とすることで、応力によって基準抵抗Ｒｓｔの抵抗値が変動するのを抑制または防止できる。これは、基準抵抗Ｒｓｔの抵抗値が、Ｙ方向に延在する複数の導電体パターンＣＤＰによって主として規定され、Ｙ方向に延在する複数の導電体パターンＣＤＰ同士を接続する上記配線Ｍ１ａまたは上記接続部ＣＤＰ２の抵抗成分が、Ｙ方向に延在する導電体パターンＣＤＰの抵抗値に比べて十分に小さいためである。例えば、Ｘ方向に延在する接続部ＣＤＰ２の抵抗値がＹ方向に延在する導電体パターンＣＤＰの抵抗値よりも大きいと、Ｘ方向に延在する接続部ＣＤＰ２の抵抗値が、応力σｘの影響によって変動してしまうため、基準抵抗Ｒｓｔの抵抗値が変動するのを抑制できなくなる懸念がある。
　このため、上記配線Ｍ１ａまたは上記接続部ＣＤＰ２の抵抗値は、Ｙ方向に延在する導電体パターンＣＤＰの抵抗値に比べて十分に小さくすることが好ましい。この観点から、Ｘ方向に隣り合う導電体パターンＣＤＰ同士を接続する上記配線Ｍ１ａまたは上記接続部ＣＤＰ２の抵抗（抵抗値）は、導電体パターンＣＤＰの抵抗（抵抗値）の１０分の１以下であることが好ましい。つまり、２本の導電体パターンＣＤＰを接続する１つの上記配線Ｍ１ａまたは上記接続部ＣＤＰ２の抵抗（抵抗値）は、１本の導電体パターンＣＤＰの抵抗（抵抗値）の１０分の１以下であることが好ましい。これにより、Ｘ方向に延在する配線Ｍ１ａまたは接続部ＣＤＰ２の抵抗値が応力σｘの影響によってたとえ変動したとしても、基準抵抗Ｒｓｔの抵抗値に影響が生じにくくなり、応力に起因した基準抵抗Ｒｓｔの抵抗値の変動を、より的確に抑制または防止できるようになる。このことは、以下の実施の形態２～４においても同様である。但し、後述の実施の形態２，３では、上記配線Ｍ１ａに対応するのは、後述の配線Ｍ２ａである。
　なお、図２６（第１の変形例）の場合は、接続部ＣＤＰ２のＸ方向の寸法Ｌ３（図２６に図示してある）を、導電体パターンＣＤＰのＹ方向の寸法Ｌ１（図２６に図示してある）の１０分の１以下（すなわちＬ３≦Ｌ１／１０）とすることで、Ｘ方向に隣り合う導電体パターンＣＤＰ同士を接続する接続部ＣＤＰ２の抵抗を、導電体パターンＣＤＰの抵抗の１０分の１以下とすることができる。さらに、接続部ＣＤＰ２の幅（配線幅、Ｙ方向の寸法）Ｗ２を導電体パターンＣＤＰの幅（配線幅、Ｘ方向の寸法）Ｗ１よりも大きく（太く）設定する（すなわちＷ２＞Ｗ１とする）ことにより、接続部ＣＤＰ２の影響をいっそう低減することが可能となる。一方、上記図１５～図１９の場合は、配線Ｍ１ａの抵抗率は導電体パターンＣＤＰの抵抗率よりも小さいため、Ｘ方向に隣り合う導電体パターンＣＤＰ同士を接続する配線Ｍ１ａの抵抗は、容易に導電体パターンＣＤＰの抵抗の１０分の１以下とすることができる。
　図２６（第１の変形例）の場合も、上記図１５～図１９の場合と、基本的には同じ効果を得ることができるが、図２６（第１の変形例）の場合と、上記図１５～図１９の場合とで、それぞれ以下の独自の効果を得ることができる。
　すなわち、上記図１５～図１９の場合は、Ｙ方向に延在する複数の導電体パターンＣＤＰ同士を接続するのは、配線Ｍ１ａであるため、Ｘ方向に延在する配線Ｍ１ａの抵抗値を、導電体パターンＣＤＰの抵抗値よりも小さくすることが容易である。このため、基準抵抗Ｒｓｔに占める配線Ｍ１ａの抵抗成分を小さくしやすいため、応力に起因した基準抵抗Ｒｓｔの抵抗値の変動を抑制または防止する上で、より有利である。
　一方、図２６（第１の変形例）の場合は、Ｙ方向に延在する複数の導電体パターンＣＤＰ同士を接続するのは、導電体パターンＣＤＰと同層の接続部ＣＤＰ２であるため、導電体パターンＣＤＰの上方に、配線Ｍ１ａ以外の配線Ｍ１を通しやすくなる。このため、配線の設計の自由度を高めることができる。
　上記図１５～図１９の場合と、図２６（第１の変形例）の場合とを組み合わせることもでき、これを本実施の形態１の第２の変形例として説明する。
　図２７および図２８は、本実施の形態の第２の変形例の半導体装置（半導体チップＣＰ１）の要部平面図であり、上記図１５～図１７と同じ領域（上記基準抵抗形成領域１Ｂに対応する領域）が示されている。図２７は、上記図１５に対応するものであり、導電体パターンＣＤＰ、コンタクトホールＣＮＴ、プラグＰＧ１および配線Ｍ１の平面レイアウトが示されており、他の構成は図示を省略している。図２８は、上記図１６に対応するものであり、導電体パターンＣＤＰ、コンタクトホールＣＮＴおよびプラグＰＧ１の平面レイアウトが示されており、他の構成は図示を省略している。また、図２９は、図２７のＡ２－Ａ２線の断面図であり、上記図１８に対応するものであり、図３０は、図２７のＡ３－Ａ３線の断面図であり、上記図１９に対応するものである。
　図２７～図３０（第２の変形例）の場合は、上記図１５～図１９の場合と図２６（第１の変形例）の場合とを組み合わせたものに対応している。すなわち、Ｙ方向に延在する導電体パターンＣＤＰが、Ｘ方向に所定の間隔で複数並んでいるが、図２７～図３０（第２の変形例）の場合は、Ｘ方向に隣り合う導電体パターンＣＤＰ同士は、配線Ｍ１ａで接続（電気的に接続）する場合（箇所）と、導電体パターンＣＤＰと一体的に（導電体パターンＣＤＰと同層に）形成された接続部ＣＤＰ２で接続（電気的に接続）する場合（箇所）とが混在している。
　例えば、図２７および図２８を、より具体的に説明すると、次のようになっている。
　図２７では、１０本の導電体パターンＣＤＰが図示されているが、図面の右側から順に１本目の導電体パターンＣＤＰ、２本目の導電体パターンＣＤＰ、３本目の導電体パターンＣＤＰ、・・・、１０本目の導電体パターンＣＤＰと称するものとする。
　１本目の導電体パターンＣＤＰの端部（図２６の上側の端部）と、その端部にＸ方向に隣り合う２本目の導電体パターンＣＤＰの端部（図１６の上側の端部）とが、１本面と２本目の導電体パターンＣＤＰに一体的に形成された接続部ＣＤＰ２によってつなげられて電気的に接続されている。２本目の導電体パターンＣＤＰの他の端部（図１６の下側の端部）と、その端部にＸ方向に隣り合う３本目の導電体パターンＣＤＰの端部（図１６の下側の端部）とが、コンタクトホールＣＮＴ（それら端部上に形成されたコンタクトホールＣＮＴ）に埋め込まれたプラグＰＧ１と配線Ｍ１ａとを介して電気的に接続されている。３本目の導電体パターンＣＤＰの他の端部（図２６の上側の端部）と、その端部にＸ方向に隣り合う４本目の導電体パターンＣＤＰの端部（図２６の上側の端部）とが、３本面と４本目の導電体パターンＣＤＰに一体的に形成された接続部ＣＤＰ２によってつなげられて電気的に接続されている。４本目の導電体パターンＣＤＰの他の端部（図１６の下側の端部）と、その端部にＸ方向に隣り合う５本目の導電体パターンＣＤＰの端部（図１６の下側の端部）とが、コンタクトホールＣＮＴ（それら端部上に形成されたコンタクトホールＣＮＴ）に埋め込まれたプラグＰＧ１と配線Ｍ１ａとを介して電気的に接続されている。同様の接続関係が１０本目の導電体パターンＣＤＰまで繰り返され、更に図示は省略しているが、１１本目以降の導電体パターンＣＤＰにおいても、同様の接続関係が繰り返されている。接続部ＣＤＰ２と配線Ｍ１ａの構成は、既に上述しているので、ここではその説明は省略する。
　上記図１５～図１９の場合と、図２６（第１の変形例）の場合と、図２７～図３０（第２の変形例）の場合とで、Ｙ方向に延在する導電体パターンＣＤＰがＸ方向に所定の間隔で複数並んでおり、これらが接続（より特定的には直列に接続）されて基準抵抗Ｒｓｔが形成されている点は共通である。しかしながら、図２７～図３０（第２の変形例）の場合は、Ｙ方向に延在する導電体パターンＣＤＰ同士は、導電体パターンＣＤＰとは異なる層の導電体パターンである配線Ｍ１ａと、導電体パターンＣＤＰと同層の導電体パターンである接続部ＣＤＰ２とによって、直列に接続（電気的に接続）されている。このような場合でも、基準抵抗Ｒｓｔの配置や方向（導電体パターンＣＤＰの延在方向）を上述のように工夫することで、応力に起因した基準抵抗Ｒｓｔの抵抗値の変動を抑制または防止することができる。
　（実施の形態２）
　図３１は、本実施の形態の半導体チップＣＰ１の要部断面図であり、上記実施の形態１の上記図８に対応するものである。
　本実施の形態２と上記実施の形態１の主な相違点は、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰの材料と、導電体パターンＣＤＰが形成されている層である。すなわち、上記実施の形態１では、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰは、シリコン膜パターン（より特定的には多結晶シリコン膜パターン）であったが、本実施の形態では、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰは、金属膜パターンである。また、上記実施の形態１では、導電体パターンＣＤＰは、ゲート電極ＧＥと同層に形成されていたが、本実施の形態では、導電体パターンＣＤＰは、第２配線層（配線Ｍ２が形成された層）と第３配線層（配線Ｍ３が形成された層）との間に形成されている。以下、上記実施の形態１との相違点を主として説明する。
　本実施の形態では、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰは、シリコン膜パターン（パターニングされたシリコン膜）ではなく、金属膜パターン（パターニング゛された金属膜）として形成されている。このため、図３１に示されるように、基準抵抗形成領域１Ｂにおいて、ゲート電極ＧＥと同層に導電体パターンＣＤＰは形成されておらず、これに伴い、上記図８の導電体パターンＣＤＰ（シリコン膜パターン）に接続されていたプラグＰＧ１および配線Ｍ１ａも形成されていない。それ以外は、図３１の絶縁膜３１よりも下の構成（絶縁膜３１や絶縁膜３１に形成されたコンタクトホールＣＮＴおよびプラグＰＧ１を含む）は、上記実施の形態１と同様であるので、ここではその説明は省略し、絶縁膜３１よりも上層の構造について説明する。
　図３１に示されるように、プラグＰＧ１が埋め込まれた絶縁膜３１上に第１層配線としての配線（配線層、第１配線層）Ｍ１が形成されている。図３１では、配線Ｍ１を、プラグＰＧ１が埋め込まれた絶縁膜３１上に配線Ｍ１用の導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで形成したものとして図示している。このため、図３１では、配線Ｍ１は、パターニングされた導電体膜からなり、例えばタングステン配線またはアルミニウム配線である。他の形態として、配線Ｍ１を、上記実施の形態１と同様、ダマシン配線とすることも可能である。
　絶縁膜３１上に、配線Ｍ１を覆うように、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）５１が形成され、絶縁膜５１上に配線（第２配線層）Ｍ２が形成されている。図３１では、配線Ｍ２を、絶縁膜５１上に配線Ｍ２用の導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで形成したものとして図示している。このため、図３１では、配線Ｍ２は、パターニングされた導電体膜からなり、例えばアルミニウム配線である。他の形態として、配線Ｍ２を、上記実施の形態１と同様、ダマシン配線とすることも可能である。
　絶縁膜５１上に、配線Ｍ２を覆うように、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）５２が形成され、絶縁膜５２上に導電体パターンＣＤＰが形成されている。導電体パターンＣＤＰは、絶縁膜５２上に導電体パターンＣＤＰ用の導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、形成することができる。導電体パターンＣＤＰは、基準抵抗形成領域１Ｂに形成されている。
　また、上記実施の形態１では、導電体パターンＣＤＰをゲート電極ＧＥと同層に形成したことで、導電体パターンＣＤＰの側壁上にサイドウォールスペーサＳＷＳが形成されていたが、本実施の形態では、導電体パターンＣＤＰは、ゲート電極ＧＥよりも上層（具体的には配線Ｍ２と配線Ｍ３との間の層）に形成しているため、導電体パターンＣＤＰの側壁上にサイドウォールスペーサＳＷＳは形成されていない。
　絶縁膜５２上に、導電体パターンＣＤＰを覆うように、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）５３が形成され、絶縁膜５３上に配線（第３配線層）Ｍ３が形成されている。図３１では、配線Ｍ３を、絶縁膜５３上に配線Ｍ３用の導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで形成したものとして図示している。このため、図３１では、配線Ｍ３は、パターニングされた導電体膜からなり、例えばアルミニウム配線である。他の形態として、配線Ｍ３を、ダマシン配線とすることも可能である。
　配線Ｍ１と配線Ｍ２との間の絶縁膜５１には、ビアホール（開口部、貫通孔、接続孔、スルーホール）ＳＨ２が形成されており、ビアホールＳＨ２内には、導電性のプラグ（接続用導体部、導電性プラグ）ＰＧ２が形成されている（埋め込まれている）。プラグＰＧ２は、上記プラグＰＧ１と同様の手法で形成することができる。プラグＰＧ２の上部は配線Ｍ２と接し、プラグＰＧ２の下部は配線Ｍ１と接しており、このプラグＰＧ２により、プラグＰＧ２上の配線Ｍ２とプラグＰＧ２の下の配線Ｍ１とを電気的に接続することができる。
　配線Ｍ３と配線Ｍ２との間の絶縁膜５２，５３には、絶縁膜５２，５３を貫通するビアホール（開口部、貫通孔、接続孔、スルーホール）ＳＨ３が形成されており、ビアホールＳＨ３内には、導電性のプラグ（接続用導体部、導電性プラグ）ＰＧ３が形成されている（埋め込まれている）。プラグＰＧ３は、上記プラグＰＧ１，ＰＧ２と同様の手法で形成することができる。プラグＰＧ３の上部は配線Ｍ３と接し、プラグＰＧ３の下部は配線Ｍ２と接しており、このプラグＰＧ３により、プラグＰＧ３上の配線Ｍ３とプラグＰＧ３の下の配線Ｍ２とを電気的に接続することができる。
　導電体パターンＣＤＰと配線Ｍ２（より特定的には配線Ｍ２ａ）の間の絶縁膜５２には、絶縁膜５２を貫通するビアホール（開口部、貫通孔、接続孔、スルーホール）ＳＨ４が形成されており、ビアホールＳＨ４内には、導電性のプラグ（接続用導体部、導電性プラグ）ＰＧ４が形成されている（埋め込まれている）。プラグＰＧ４は、上記プラグＰＧ，ＰＧ１，ＰＧ２，ＰＧ３と同様の手法で形成することができる。プラグＰＧ４の上部は導電体パターンＣＤＰと接し、プラグＰＧ４の下部は配線Ｍ２と接しており、このプラグＰＧ４により、プラグＰＧ４上の導電体パターンＣＤＰとプラグＰＧ４の下の配線Ｍ２とを電気的に接続することができる。
　絶縁膜５３上に、配線Ｍ３を覆うように、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）５４が形成されている。絶縁膜５４上に、更に上層の配線および絶縁膜が形成されているが、ここではその図示および説明は省略する。
　本実施の形態が、上記実施の形態１と相違しているのは、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰの材料である。すなわち、上記実施の形態１では、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰは、シリコン膜パターンであったが、本実施の形態では、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰは、金属膜パターンであり、金属膜（パターニングされた金属膜）によって形成されている。
　なお、本願において、金属または金属膜とは、金属伝導を示す導電体または導電体膜を言い、単体の金属（純金属）や合金だけでなく、金属伝導を示す金属化合物（窒化金属や炭化金属など）も含むものとする。このため、本実施の形態における導電体パターンＣＤＰは、金属伝導を示す導電体パターンである。
　本実施の形態の導電体パターンＣＤＰとして好ましいのは、高融点金属（refractory metalとも言う）である。なお、ここで言う高融点金属は、高融点金属化合物も含む。ここで、導電体パターンＣＤＰとして好適に使用可能な金属材料を具体的に挙げると、Ｍｏ（モリブデン）、ＭｏＮ（窒化モリブデン）、ＭｏＣ（炭化モリブデン）、ＭｏＮＣ（炭窒化モリブデン）、ＭｏＳｉ（モリブデンシリサイド）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、ＴｉＣ（炭化チタン）、ＴｉＮＣ（炭窒化チタン）、ＴｉＳｉ（チタンシリサイド）を挙げることができる。また、導電体パターンＣＤＰとして好適に使用可能な他の金属材料を具体的に挙げると、Ｗ（タングステン）、ＷＮ（窒化タングステン）、ＷＣ（炭化タングステン）、ＷＮＣ（炭窒化タングステン）、ＷＳｉ（タングステンシリサイド）、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、ＴａＣ（炭化タンタル）、ＴａＮＣ（炭窒化タンタル）、ＴａＳｉ(タンタルシリサイド)を挙げることができる。また、導電体パターンＣＤＰとして好適に使用可能な更に他の金属材料を具体的に挙げると、Ｒｕ（ルテニウム）、ＲｕＮ（窒化ルテニウム）、ＲｕＣ（炭化ルテニウム）、ＲｕＮＣ（炭窒化ルテニウム）、ＲｕＳｉ（ルテニウムシリサイド）、Ｃｏ（コバルト）、ＣｏＳｉ（コバルトシリサイド）、Ｎｉ（ニッケル）、ＮｉＳｉ（ニッケルシリサイド）、ＮｉＰｔＳｉ（ニッケル白金シリサイド）を挙げることができる。これらのうち、導電体パターンＣＤＰに使用する金属材料として、特に好ましいのは、タングステン（Ｗ）、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）であり、これらを導電体パターンＣＤＰの材料として用いると、基準抵抗Ｒｓｔの特性の面で良好であるのに加えて、半導体装置の製造に使用されている材料であるため、適用に当たっての制限が少なく、また、製造装置などの新たな投資も少なくてすみ、採用しやすい。
　本実施の形態において、導電体パターンＣＤＰは、単層構造（一層の金属膜で形成された構造）または積層構造（複数の金属膜が積層された構造）とすることができる。また、導電体パターンＣＤＰにタングステン（Ｗ）を用いる場合は、タングステン（Ｗ）膜は層間絶縁膜との密着性が低いため、タングステン（Ｗ）膜と層間絶縁膜との間に、はがれ防止膜として、窒化チタン（ＴｉＮ）膜を形成することが好ましく、この場合、窒化チタン（ＴｉＮ）膜と窒化チタン（ＴｉＮ）膜上のタングステン（Ｗ）膜との積層膜により導電体パターンＣＤＰが形成されることになる。
　図３２および図３３は、本実施の形態の半導体チップＣＰ１の要部平面図であり、基準抵抗形成領域１Ｂの同じ領域が示されている。このうち、図３２は、上記実施の形態１の図１５に対応するものであり、導電体パターンＣＤＰ、ビアホールＳＨ４、プラグＰＧ４および配線Ｍ２の平面レイアウトが示されており、他の構成は図示を省略している。図３３は、上記実施の形態１の図１６に対応するものであり、導電体パターンＣＤＰ、ビアホールＳＨ４およびプラグＰＧ４の平面レイアウトが示されており、他の構成は図示を省略している。また、図３４および図３５は、本実施の形態の半導体チップＣＰ１の要部断面図であり、基準抵抗形成領域１Ｂの断面図が示されている。このうち、図３４は図３２のＡ２－Ａ２線の断面に対応し、図３５は図３２のＡ３－Ａ３線の断面に対応する。なお、上記図３１に示される基準抵抗形成領域１Ｂの断面図は、図３２のＡ４―Ａ４線の断面にほぼ相当する断面図である。
　図３２と上記図１５とを比較し、また、図３３と上記図１６とを比較すると分かるように、上記実施の形態１と本実施の形態とで、導電体パターンＣＤＰの平面的な形状や位置関係については、同様である。すなわち、基準抵抗形成領域１Ｂにおいて、図３２および図３３などに示されるように、Ｙ方向に延在する複数（複数本）の導電体パターンＣＤＰが、Ｘ方向に所定の間隔（好ましくは等間隔）で並んでおり、これら複数の導電体パターンＣＤＰは、それぞれ独立したパターンである。
　しかしながら、上記実施の形態１では、Ｘ方向に隣り合う導電体パターンＣＤＰ同士は、プラグＰＧ１および配線Ｍ１ａによって接続（電気的に接続）していたが、本実施の形態では、図３２～図３５に示されるように、Ｘ方向に隣り合う導電体パターンＣＤＰ同士は、プラグＰＧ４および配線Ｍ２ａによって接続（電気的に接続）している。すなわち、上記実施の形態１において導電体パターンＣＤＰに接続していたプラグＰＧ１の代わりに、本実施の形態では導電体パターンＣＤＰに接続するプラグＰＧ４を用い、上記実施の形態１の配線Ｍ１ａの代わりに、本実施の形態では配線Ｍ２ａを用いている。ここで、配線Ｍ２ａは、配線Ｍ２のうち、導電体パターンＣＤＰ同士を接続するための配線である。
　具体的に説明すると、図３２～図３５に示されるように、Ｙ方向に延在する各導電体パターンＣＤＰの両端の下部には、上記ビアホールＳＨ４が形成されており、このビアホールＳＨ４に埋め込まれたプラグＰＧ４は、上記配線Ｍ２のうちの配線Ｍ２ａに電気的に接続されている。すなわち、各導電体パターンＣＤＰの端部は、ビアホールＳＨ４を埋める導電性のプラグＰＧ４を介して、配線Ｍ２ａに電気的に接続されている。この配線Ｍ２ａは、Ｙ方向に延在しかつＸ方向に並んだ複数の導電体パターンＣＤＰを直列に接続するための配線であり、Ｘ方向に隣り合う２つの導電体パターンＣＤＰの端部同士をまたぐようにＸ方向に延在している。それぞれＹ方向に延在する複数の導電体パターンＣＤＰは、ビアホールＳＨ４に埋め込まれたプラグＰＧ４と配線Ｍ２ａとを介して、直列に接続されている。
　このように、本実施の形態では、それぞれＹ方向に延在する複数の導電体パターンＣＤＰが、ビアホールＳＨ４に埋め込まれたプラグＰＧ４と配線Ｍ２ａとを介して、直列に接続されて、基準抵抗Ｒｓｔが形成されている。すなわち、基準抵抗Ｒｓｔは、それぞれ独立した複数の導電体パターンＣＤＰを、ビアホールＳＨ４に埋め込まれたプラグＰＧ４と配線（配線層）Ｍ２（具体的には配線Ｍ２ａ）とを介して直列に接続することで、形成されている。
　プラグＰＧ１および配線Ｍ１ａの代わりにプラグＰＧ４および配線Ｍ２ａによって複数の導電体パターンＣＤＰを接続（より特定的には直列に接続）していること以外は、基準抵抗Ｒｓｔを構成する複数の導電体パターンＣＤＰの接続関係は、上記実施の形態１と本実施の形態とで基本的には同様であるので、ここではこれ以上の説明は省略する。具体的な接続関係は、上記実施の形態１（上記図１５～図１９）の説明において、コンタクトホールＣＮＴ、プラグＰＧ１および配線Ｍ１ａを、それぞれビアホールＳＨ４、プラグＰＧ４および配線Ｍ２ａに読み替えればよい。
　なお、本実施の形態では、Ｘ方向に隣り合う導電体パターンＣＤＰ同士を電気的に接続する配線に、導電体パターンＣＤＰよりも下層に位置する配線Ｍ２ａを用いたが、他の形態として、Ｘ方向に隣り合う導電体パターンＣＤＰ同士を電気的に接続する配線に、導電体パターンＣＤＰよりも上層に位置する配線Ｍ３を用いることもできる。この場合、ビアホールＳＨ４およびそれを埋め込むプラグＰＧ４は、導電体パターンＣＤＰの端部の下ではなく、導電体パターンＣＤＰの端部の上に設け、このプラグＰＧ４に、配線Ｍ３と同層に設けられかつ配線Ｍ２ａと同様の平面パターンの配線を（配線Ｍ２ａの代わりとして）接続すればよい。
　本実施の形態においても、半導体チップＣＰ１における基準抵抗Ｒｓｔの配置や、導電体パターンＣＤＰの延在方向を上記実施の形態１と同様に工夫することで、応力により基準抵抗Ｒｓｔの抵抗値が変動するのを抑制または防止できるが、本実施の形態では、更に、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰの材料についても工夫している。
　図３６は、応力による導電体パターンＣＤＰの抵抗値の変化の説明図である。
　図３６には、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰが示されており、導電体パターンＣＤＰの延在方向（上記Ｙ方向に対応）の寸法を導体長Ｌとし、導電体パターンＣＤＰの延在方向に垂直な方向の断面積を導体断面積Ａとし、導電体パターンＣＤＰの抵抗率を抵抗率ρとし、導電体パターンＣＤＰの抵抗値を抵抗値Ｒとすると、導電体パターンＣＤＰの抵抗の変化率ΔＲ／Ｒは、図３６に示される式（１）で近似的に表される。すなわち、応力による導電体パターンＣＤＰの抵抗の変化率ΔＲ／Ｒは、応力による導体長Ｌの変化率ΔＬ／Ｌと、応力による導体断面積Ａの変化率ΔＡ／Ａと、応力による抵抗率ρの変化率Δρ／ρとによって規定されることになる。上記実施の形態１で述べたように、半導体チップＣＰ１における基準抵抗Ｒｓｔの配置や、導電体パターンＣＤＰの延在方向を工夫することで、応力による導電体パターンＣＤＰの変形率（導体長Ｌや断面積Ａの変化による変形率）を小さくすることができ、それによって、導電体パターンＣＤＰの抵抗の変化率ΔＲ／Ｒを抑制することができる。しかしながら、図３６の式（１）からも分かるように、応力による導電体パターンＣＤＰの変形を抑制できたとしても、応力によって抵抗率ρが変化してしまうと、その分、導電体パターンＣＤＰの抵抗の変化率ΔＲ／Ｒが増大してしまう。このため、応力によって基準抵抗Ｒｓｔの抵抗値が変動するのを抑制または防止するためには、応力による抵抗率ρの変化率Δρ／ρを小さくすることも重要である。
　応力により抵抗率ρが変化するのは、ピエゾ抵抗効果であるが、ピエゾ抵抗効果は、シリコン膜パターンの場合は比較的大きいのに対して、金属膜パターンの場合は、非常に小さい。そこで、本実施の形態では、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰを金属膜で形成した金属膜パターンとすることで、応力により導電体パターンＣＤＰの抵抗率ρが変化するのを抑制または防止することができる。
　すなわち、本実施の形態では、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰを金属膜パターンとしたことで、上記実施の形態１に比べて、応力による導電体パターンＣＤＰの抵抗率の変化を抑制または防止できるため、応力による基準抵抗Ｒｓｔの抵抗値の変動を抑制（防止）できる効果を、更に高めることができる。これにより、発振回路を有する半導体チップＣＰ１を樹脂封止した半導体装置（上記半導体装置ＰＫＧに対応）の性能を、更に向上させることができる。
　また、応力による基準抵抗Ｒｓｔの抵抗値の変動をできるだけ抑制する上では、導電体パターンＣＤＰは、応力による変形が生じにくい材料からなることが好ましい。この観点で、ヤング率が高い金属（または金属化合物）により導電体パターンＣＤＰを形成することが好ましく、上記で導電体パターンＣＤＰとして好適に使用可能な金属材料の例を挙げたが、それら金属材料は、この観点でも好適に使用することができる。
　また、本実施の形態では、導電体パターンＣＤＰは、第２配線層（配線Ｍ２が形成された層）と第３配線層（配線Ｍ３が形成された層）との間に形成されている場合について説明した。他の形態として、第１配線層（配線Ｍ１が形成された層）と第２配線層（配線Ｍ２が形成された層）との間に導電体パターンＣＤＰを設けることもでき、あるいは、第３配線層（配線Ｍ３が形成された層）と第４配線層（配線Ｍ３よりも１つ上層の配線が形成された層）との間に導電体パターンＣＤＰを設けることもできる。
　つまり、本実施の形態では、半導体チップＣＰ１を構成する半導体基板ＳＵＢの主面上に、複数の配線層を有する多層配線構造を形成し、配線層と配線層との間（層間）に導電体パターンＣＤＰを設けた場合に対応している。このため、本実施の形態では、導電体パターンＣＤＰは、配線とは別（別層、異なる層）に設けられているので、導電体パターンＣＤＰを構成する金属材料には、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰとしてふさわしい金属材料を選択することができ、一方、配線（配線Ｍ１，Ｍ２，Ｍ３など）を構成する金属材料には、配線としてふさわしい金属材料を選択することができる。従って、基準抵抗Ｒｓｔと配線の設計がしやすくなる。また、電気的特性を向上する上でも有利となる。また、本実施の形態では、導電体パターンＣＤＰは、配線とは別（別層、異なる層）に設けられているので、導電体パターンＣＤＰの厚みを、配線（配線Ｍ１，Ｍ２，Ｍ３など）の各厚みと異ならせることもできる。例えば、配線（配線Ｍ１，Ｍ２，Ｍ３など）の各厚みは、配線抵抗を低減できるのに十分な厚みとし、導電体パターンＣＤＰの厚みを配線（配線Ｍ１，Ｍ２，Ｍ３など）の各厚みよりも薄くして、基準抵抗Ｒｓｔを構成する複数の導電体パターンＣＤＰの総延在距離を低減することができる。このため、基準抵抗Ｒｓｔの配置領域の面積を縮小して、半導体チップＣＰ１の小面積化、ひいては半導体装置ＰＫＧの小型化を図ることができる。
　また、導電体パターンＣＤＰよりも、導電体パターンＣＤＰ同士を接続する配線Ｍ２ａが低抵抗率である（すなわち導電体パターンＣＤＰの比抵抗よりも配線Ｍ２ａの比抵抗が小さい）ことが好ましい。これは、導電体パターンＣＤＰよりも配線Ｍ２ａの方が低抵抗率であると、基準抵抗Ｒｓｔの抵抗値に対する配線Ｍ２ａの寄与分を小さくしやすいため、Ｘ方向に延在する配線Ｍ２ａの抵抗値が上記応力σｘの影響によってたとえ変動したとしても、基準抵抗Ｒｓｔの抵抗値に影響が生じにくくなり、応力に起因した基準抵抗Ｒｓｔの抵抗値の変動を、より的確に抑制または防止できるようになるためである。なお、上記実施の形態１でも説明したが、Ｘ方向に隣り合う２つの導電体パターンＣＤＰ同士を接続する１つの配線Ｍ２ａの抵抗（抵抗値）は、１つの導電体パターンＣＤＰの抵抗（抵抗値）の１０分の１以下であることが好ましい。
　次に、本実施の形態２の変形例について説明する。
　図３７は、本実施の形態の変形例（第３の変形例）の半導体装置（半導体チップＣＰ１）の要部平面図であり、上記図３２に対応するものである。ここで、図３７の場合を第３の変形例を呼ぶものとする。なお、上記実施の形態１において説明した第１の変形例（上記図２６）を本実施の形態に適用したものが、図３７の第３の変形例である。
　上記図３２～図３５の場合と、図３７（第３の変形例）の場合とで、以下の点が相違している。
　すなわち、上記図３２～図３５の場合は、Ｙ方向に延在する導電体パターンＣＤＰが、Ｘ方向に所定の間隔で複数並んでおり、Ｘ方向に隣り合う導電体パターンＣＤＰ同士は、互いに分離された独立のパターン（孤立パターン）であり、Ｘ方向に隣り合う導電体パターンＣＤＰ同士を電気的に接続するのは、配線Ｍ２ａであった。それに対して、図３７（第３の変形例）の場合、Ｙ方向に延在する導電体パターンＣＤＰが、Ｘ方向に所定の間隔で複数並んでいるが、Ｘ方向に隣り合う導電体パターンＣＤＰ同士は、互いに分離された独立のパターン（孤立パターン）ではない。そして、Ｘ方向に隣り合う導電体パターンＣＤＰ同士は、導電体パターンＣＤＰと一体的に（導電体パターンＣＤＰと同層に）形成された接続部ＣＤＰ２によって直列につなげられて電気的に接続されている。
　つまり、上記図３２～図３５の場合と、図３７（第３の変形例）の場合とで、Ｙ方向に延在する導電体パターンＣＤＰがＸ方向に所定の間隔で複数並んでおり、これらが接続（より特定的には直列に接続）されて基準抵抗Ｒｓｔが形成されている点は共通である。しかしながら、上記図３２～図３５の場合は、Ｙ方向に延在する導電体パターンＣＤＰ同士は、導電体パターンＣＤＰとは異なる層の導電体パターンである配線Ｍ２ａによって接続（電気的に接続）されており、一方、図３７（第３の変形例）の場合は、Ｙ方向に延在する導電体パターンＣＤＰ同士は、導電体パターンＣＤＰと同層の導電体パターンである接続部ＣＤＰ２によって接続（電気的に接続）されている。この点で両者（図３２～図３５の場合と図３７の場合）は相違している。
　従って、導電体パターンＣＤＰと接続部ＣＤＰ２とを合わせた全体のパターンは、図３７（第３の変形例）の場合と、上記実施の形態１において説明した第１の変形例（上記図２６）の場合とで、基本的には同じである。
　なお、上記実施の形態１の第１の変形例でも説明したが、Ｘ方向に隣り合う２つの導電体パターンＣＤＰ同士を接続する１つの接続部ＣＤＰ２の抵抗（抵抗値）は、１つの導電体パターンＣＤＰの抵抗（抵抗値）の１０分の１以下であることが好ましい。
　図３７（第３の変形例）の場合も、上記図３２～図３５の場合と、基本的には同じ効果を得ることができるが、図３７（第３の変形例）の場合と、上記図３２～図３５の場合とで、それぞれ以下の独自の効果を得ることができる。
　すなわち、上記図３２～図３５の場合は、Ｙ方向に延在する複数の導電体パターンＣＤＰ同士を接続するのは、配線Ｍ２ａであるため、Ｘ方向に延在する配線Ｍ２ａの抵抗値を、導電体パターンＣＤＰの抵抗値よりも小さくすることが容易である。このため、基準抵抗Ｒｓｔに占める配線Ｍ２ａの抵抗成分を小さくしやすいため、応力に起因した基準抵抗Ｒｓｔの抵抗値の変動を抑制または防止する上で、より有利である。
　一方、図３７（第３の変形例）の場合は、Ｙ方向に延在する複数の導電体パターンＣＤＰ同士を接続するのは、導電体パターンＣＤＰと同層の接続部ＣＤＰ２であるため、導電体パターンＣＤＰの下方や上方に、配線Ｍ２ａ以外の配線Ｍ２を通しやすくなる。このため、配線の設計の自由度を高めることができる。
　上記図３２～図３５の場合と、図３７（第３の変形例）の場合とを組み合わせることもでき、これを本実施の形態２の他の変形例（第４の変形例）として説明する。
　図３８および図３９は、本実施の形態の他の変形例（第４の変形例）の半導体装置（半導体チップＣＰ１）の要部平面図であり、上記図３２および図３３と同じ領域（上記基準抵抗形成領域１Ｂに対応する領域）が示されている。図３８は、上記図３２に対応するものであり、導電体パターンＣＤＰ、ビアホールＳＨ４、プラグＰＧ４および配線Ｍ２の平面レイアウトが示されており、他の構成は図示を省略している。また、図３９は、上記図３３に対応するものであり、導電体パターンＣＤＰ、ビアホールＳＨ４およびプラグＰＧ４の平面レイアウトが示されており、他の構成は図示を省略している。ここで、図３８～図４１の場合を第４の変形例を呼ぶものとする。なお、上記実施の形態１において説明した第２の変形例（上記図２７～図３０）を本実施の形態に適用したものが、図３８～図４１の第４の変形例である。
　図３８～図４１（第４の変形例）の場合は、上記図３２～図３５の場合と図３７（第３の変形例）の場合とを組み合わせたものに対応している。すなわち、Ｙ方向に延在する導電体パターンＣＤＰが、Ｘ方向に所定の間隔で複数並んでいるが、図３８～図４１（第４の変形例）の場合は、Ｘ方向に隣り合う導電体パターンＣＤＰ同士は、配線Ｍ２ａで接続（電気的に接続）する場合（箇所）と、導電体パターンＣＤＰと一体的に（導電体パターンＣＤＰと同層に）形成された接続部ＣＤＰ２で接続（電気的に接続）する場合（箇所）とが混在している。具体的な接続関係は、上記実施の形態１の上記第２の変形例（上記図２７～図３０）の説明において、コンタクトホールＣＮＴ、プラグＰＧ１および配線Ｍ１ａを、それぞれビアホールＳＨ４、プラグＰＧ４および配線Ｍ２ａに読み替えればよい。
　上記図３２～図３５の場合と、図３７（第３の変形例）の場合と、図３８～図４１（第４の変形例）の場合とで、Ｙ方向に延在する導電体パターンＣＤＰがＸ方向に所定の間隔で複数並んでおり、これらが接続（より特定的には直列に接続）されて基準抵抗Ｒｓｔが形成されている点は共通である。しかしながら、図３８～図４１（第４の変形例）の場合は、Ｙ方向に延在する導電体パターンＣＤＰ同士は、導電体パターンＣＤＰとは異なる層の導電体パターンである配線Ｍ２ａと、導電体パターンＣＤＰと同層の導電体パターンである接続部ＣＤＰ２とによって、直列に接続（電気的に接続）されている。このような場合でも、基準抵抗Ｒｓｔの配置や方向（導電体パターンＣＤＰの延在方向）を上述のように工夫することで、応力に起因した基準抵抗Ｒｓｔの抵抗値の変動を抑制または防止することができる。
　また、導電体パターンＣＤＰとして好適に使用可能な金属材料の例は既に上述したが、導電体パターンＣＤＰに金属シリサイドを使用する場合は、上記実施の形態１または本実施の形態２において導電体パターンＣＤＰを、ポリシリコン（多結晶シリコン）膜と該ポリシリコン膜上の金属シリサイド膜（金属シリサイド層）との積層構造にしたものとして、金属シリサイドを使用することも可能である。この場合、ポリシリコン膜上に金属シリサイド膜（例えばモリブデンシリサイド膜またはタングステンシリサイド膜）を形成してから、このポリシリコン膜と金属シリサイド膜との積層膜をパターニングすることで、ポリシリコン膜とその上の金属シリサイド膜との積層膜からなる導電体パターンＣＤＰを形成する手法がある。また、サリサイド（Salicide：Self Aligned Silicide）法により、ポリシリコン膜とその上の金属シリサイド層（例えばチタンシリサイド、コバルトシリサイド、ニッケルシリサイド、またはニッケル白金シリサイド）との積層膜からなる導電体パターンＣＤＰを形成する手法もある。サリサイド法は、ポリシリコン膜上に金属膜（金属シリサイド形成用の金属膜）を形成してから、熱処理によってポリシリコン膜と金属膜とを反応させることで、ポリシリコン膜の上層部に金属シリサイド膜（ポリシリコン膜と金属膜との反応層である金属シリサイド膜）を形成する手法である。なお、導電体パターンＣＤＰに金属シリサイドを使用するに際し、Ｎｉ系の金属シリサイド（ニッケルシリサイドやニッケル白金シリサイド）を使用する場合は、金属元素とＳｉとの原子比が１：１であるメタルモノシリサイド相の金属シリサイドを使用することが好ましい。また、導電体パターンＣＤＰに金属シリサイドを使用するに際し、Ｎｉ系以外の金属シリサイド（モリブデンシリサイド、タングステンシリサイド、チタンシリサイド、コバルトシリサイドなど）を使用する場合は、金属元素とＳｉとの原子比が１：２であるメタルダイシリサイド相（例えばコバルトシリサイドの場合はＣｏＳｉ２で表記できる相）の金属シリサイドを使用することが好ましい。
　（実施の形態３）
　図４２は、本実施の形態の半導体チップＣＰ１の要部断面図であり、上記実施の形態２の上記図３１に対応するものである。
　本実施の形態３と上記実施の形態２の主な相違点は、導電体パターンＣＤＰが形成されている層である。すなわち、上記実施の形態２では、半導体チップＣＰ１を構成する半導体基板ＳＵＢの主面上に、複数の配線層を有する多層配線構造を形成し、ある配線層と他の配線層との間（層間）に導電体パターンＣＤＰを設けているが、本実施の形態では、多層配線層のうちのいずれかの配線層（図４２の場合は配線Ｍ１）と同層に、導電体パターンＣＤＰを設けている。以下、上記実施の形態２との相違点を主として説明する。
　図４２の絶縁膜３１よりも下の構成（絶縁膜３１や絶縁膜３１に形成されたコンタクトホールＣＮＴおよびプラグＰＧ１を含む）は、上記実施の形態２と同様であるので、ここではその説明は省略し、絶縁膜３１よりも上層の構造について説明する。
　図４２に示されるように、プラグＰＧ１が埋め込まれた絶縁膜３１上に第１層配線としての配線（配線層、第１配線層）Ｍ１と導電体パターンＣＤＰとが形成されている。導電体パターンＣＤＰは、基準抵抗形成領域１Ｂに形成されている。配線Ｍ１および導電体パターンＣＤＰは、プラグＰＧ１が埋め込まれた絶縁膜３１上に、配線Ｍ１および導電体パターンＣＤＰ兼用の導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、形成することができる。このため、配線Ｍ１および導電体パターンＣＤＰは、パターニングされた導電体膜からなり、同層に形成され、同じ材料（金属材料）により形成されている。
　絶縁膜３１上に、配線Ｍ１を覆うように、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）５１が形成され、絶縁膜５１上に配線（第２配線層）Ｍ２が形成されている。図４２では、配線Ｍ２を、絶縁膜５１上に配線Ｍ２用の導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで形成したものとして図示している。このため、図４２では、配線Ｍ２は、パターニングされた導電体膜からなり、例えばアルミニウム配線である。他の形態として、配線Ｍ２を、上記実施の形態１と同様、ダマシン配線とすることも可能である。
　配線Ｍ１と配線Ｍ２との間の絶縁膜５１には、ビアホール（開口部、貫通孔、接続孔、スルーホール）ＳＨ２が形成されており、ビアホールＳＨ２内には、導電性のプラグ（接続用導体部、導電性プラグ）ＰＧ２が形成されている（埋め込まれている）。また、導電体パターンＣＤＰと配線Ｍ２（より特定的には配線Ｍ２ａ）との間の絶縁膜５１にも、絶縁膜５１を貫通するビアホールＳＨ２が形成されており、ビアホールＳＨ２内には、導電性のプラグＰＧ２が形成されている（埋め込まれている）。プラグＰＧ２は、上記プラグＰＧ１と同様の手法で形成することができる。配線Ｍ１と配線Ｍ２との間に配置されたプラグＰＧ２は、上部が配線Ｍ２と接し、下部が配線Ｍ１と接しており、このプラグＰＧ２により、プラグＰＧ２上の配線Ｍ２とプラグＰＧ２の下の配線Ｍ１とを電気的に接続することができる。また、導電体パターンＣＤＰと配線Ｍ２（より特定的には配線Ｍ２ａ）との間に配置されたプラグＰＧ２は、上部が配線Ｍ２（より特定的には配線Ｍ２ａ）と接し、下部が導電体パターンＣＤＰと接しており、このプラグＰＧ２により、プラグＰＧ２上の配線Ｍ２（より特定的には配線Ｍ２ａ）とプラグＰＧ２の下の導電体パターンＣＤＰとを電気的に接続することができる。
　絶縁膜５１上に、配線Ｍ２を覆うように、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）５２が形成されている。絶縁膜５２上に、更に上層の配線および絶縁膜が形成されているが、ここではその図示および説明は省略する。
　図４３および図４４は、本実施の形態の半導体チップＣＰ１の要部平面図であり、基準抵抗形成領域１Ｂの同じ領域が示されている。このうち、図４３は、上記実施の形態２の上記図３２に対応するものであり、導電体パターンＣＤＰ、ビアホールＳＨ２、プラグＰＧ２および配線Ｍ２の平面レイアウトが示されており、他の構成は図示を省略している。図４３は、上記実施の形態２の上記図３３に対応するものであり、導電体パターンＣＤＰ、ビアホールＳＨ２およびプラグＰＧ２の平面レイアウトが示されており、他の構成は図示を省略している。また、図４５よび図４６は、本実施の形態の半導体チップＣＰ１の要部断面図であり、基準抵抗形成領域１Ｂの断面図が示されている。このうち、図４５は図４３のＡ２－Ａ２線の断面に対応し、図４６は図４３のＡ３－Ａ３線の断面に対応する。なお、上記図４２に示される基準抵抗形成領域１Ｂの断面図は、図４３のＡ４―Ａ４線の断面にほぼ相当する断面図である。
　図４３と上記図３２とを比較し、また、図４４と上記図３３とを比較すると分かるように、上記実施の形態２と本実施の形態とで、導電体パターンＣＤＰの平面的な形状や位置関係については、同様である。すなわち、基準抵抗形成領域１Ｂにおいて、図４３および図４４などに示されるように、Ｙ方向に延在する複数（複数本）の導電体パターンＣＤＰが、Ｘ方向に所定の間隔（好ましくは等間隔）で並んでおり、これら複数の導電体パターンＣＤＰは、それぞれ独立したパターンである。
　しかしながら、上記実施の形態２では、Ｘ方向に隣り合う導電体パターンＣＤＰ同士は、プラグＰＧ４および配線Ｍ３ａによって接続（電気的に接続）していたが、本実施の形態では、図４３～図４６に示されるように、Ｘ方向に隣り合う導電体パターンＣＤＰ同士は、プラグＰＧ２および配線Ｍ２ａによって接続（電気的に接続）している。すなわち、上記実施の形態２において導電体パターンＣＤＰに接続していたプラグＰＧ４の代わりに、本実施の形態では導電体パターンＣＤＰに接続するプラグＰＧ２を用いている。つまり、本実施の形態では、それぞれＹ方向に延在する複数の導電体パターンＣＤＰが、ビアホールＳＨ２に埋め込まれたプラグＰＧ２と配線Ｍ２ａとを介して、直列に接続されて、基準抵抗Ｒｓｔが形成されている。
　基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰが、配線Ｍ１と同層に形成されていること以外は、基準抵抗Ｒｓｔを構成する複数の導電体パターンＣＤＰの構成は、上記実施の形態２と同様であるので、ここではその繰り返しの説明は省略する。また、プラグＰＧ４および配線Ｍ２ａの代わりにプラグＰＧ２および配線Ｍ２ａによって複数の導電体パターンＣＤＰを接続（より特定的には直列に接続）していること以外は、基準抵抗Ｒｓｔを構成する複数の導電体パターンＣＤＰの接続関係は、上記実施の形態２と本実施の形態とで基本的には同様であるので、ここではこれ以上の説明は省略する。具体的な接続関係は、上記実施の形態２（上記図３２～図３５）の説明において、ビアホールＳＨ４およびプラグＰＧ４を、それぞれビアホールＳＨ２およびプラグＰＧ２に読み替えればよい。
　また、本実施の形態では、導電体パターンＣＤＰは、配線Ｍ１と同層に形成されている場合について説明したが、他の形態として、配線Ｍ１以外の配線層と同層に設けることもできる。
　つまり、本実施の形態では、半導体チップＣＰ１を構成する半導体基板ＳＵＢの主面上に、複数の配線層を有する多層配線構造を形成し、多層配線構造のうちのいずれかの配線層と同層に導電体パターンＣＤＰを設けた場合に対応している。本実施の形態では、導電体パターンＣＤＰは、配線と同層に形成しているので、多層配線構造の全体の層数（あるいは厚み）を抑制することができる。また、導電体パターンＣＤＰを配線と同層に形成しているので、導電体パターンＣＤＰを配線と同工程で形成することができ、半導体装置の製造工程数を抑制することができる。
　また、本実施の形態においても、導電体パターンＣＤＰの材料は、上記実施の形態２と同様の材料（金属材料）を用いることができる。これにより、上記実施の形態２と同様、本実施の形態でも、基準抵抗Ｒｓｔを構成する導電体パターンＣＤＰを金属膜パターンとしたことで、上記実施の形態１に比べて、応力による導電体パターンＣＤＰの抵抗率の変化を抑制または防止できるため、応力による基準抵抗Ｒｓｔの抵抗値の変動を抑制（防止）できる効果を、更に高めることができる。
　但し、本実施の形態では、同じ導体層を配線と導電体パターンＣＤＰに使用するため、配線と導電体パターンＣＤＰの両者にふさわしい材料（金属材料）で、導電体パターンＣＤＰおよびそれと同層の配線（図４２の場合は配線Ｍ１）を形成することが好ましい。この観点から、本実施の形態では、導電体パターンＣＤＰおよびそれと同層の配線（図４２の場合は配線Ｍ１）をタングステン膜により形成し、導電体パターンＣＤＰをタングステン膜パターンとし、導電体パターンＣＤＰと同層の配線（図４２の場合は配線Ｍ１）をタングステン配線とすれば、より好ましい。これは、タングステン（Ｗ）は、導電体パターンＣＤＰの材料としても、配線の材料としても、好適なためである。また、タングステン配線は、上層配線よりも下層配線に適用しやすいため、上記図４２のように、導電体パターンＣＤＰを配線Ｍ１と同層に形成し、導電体パターンＣＤＰおよび配線Ｍ１をタングステン膜により形成すれば、更に好適である。
　また、導電体パターンＣＤＰおよびそれと同層の配線（図４２の場合は配線Ｍ１）にタングステン（Ｗ）を用いる場合は、タングステン（Ｗ）膜は層間絶縁膜との密着性が低いため、タングステン（Ｗ）膜と層間絶縁膜との間に、はがれ防止膜として、窒化チタン（ＴｉＮ）膜を形成することが、より好ましい。この場合、窒化チタン（ＴｉＮ）膜と窒化チタン（ＴｉＮ）膜上のタングステン（Ｗ）膜との積層膜により導電体パターンＣＤＰおよびそれと同層の配線（図４２の場合は配線Ｍ１）が形成されることになる。また、タングステン配線は、上記実施の形態１記載のダマシン配線の構造を用いても良い（すなわち、導電体パターンＣＤＰおよびそれと同層の配線にタングステンを用いる場合は、それら導電体パターンＣＤＰおよびそれと同層の配線に対してダマシン構造を用いても良い）。この場合、導電性バリア膜に、例えば窒化チタン膜もしくはチタン膜と窒化チタン膜との積層膜を使用し、導電性バリア膜上に配線溝内を埋め込むように形成されたタングステンの主導体膜を形成後、不要な主導体膜および導電性バリア膜をＣＭＰ法により除去して、ダマシン配線（ダマシン構造）を形成すればよい。
　また、本実施の形態において、上記実施の形態２の第３の変形例（上記図３７）を適用することもできる。この場合、上記図３７に示される導電体パターンＣＤＰおよび接続部ＣＤＰ２が、多層配線構造のうちのいずれかの配線層（図４２の場合は配線Ｍ１）と同層に形成される。
　また、本実施の形態において、上記実施の形態２の第４の変形例（上記図３８～図４１）を適用することもできる。この場合、上記図３８～図４１に示される導電体パターンＣＤＰおよび接続部ＣＤＰ２が、多層配線構造のうちのいずれかの配線層（図４２の場合は配線Ｍ１）と同層に形成される。
　（実施の形態４）
　本実施の形態では、半導体チップＣＰ１における発振回路領域ＯＳ１と基準抵抗Ｒｓｔの配置例について説明する。
　図４７は、半導体チップ（半導体装置）ＣＰ１の平面レイアウト図であり、上記図１において、基準抵抗Ｒｓｔと基準抵抗Ｒｓｔおよび発振回路領域ＯＳ１間を接続する配線（内部配線）６１とのレイアウトを追加したものに対応しており、半導体チップＣＰ１における発振回路領域ＯＳ１と基準抵抗Ｒｓｔの配置の一例が示されている。なお、発振回路領域ＯＳ１は上記図１と図４９のいずれにおいても実線で示されているが、発振回路領域ＯＳ１以外の回路ブロック（回路領域）、例えばＲＡＭ領域ＲＡＭ１、論理回路領域ＬＯＧ１、フラッシュメモリ領域ＦＬＡ１、ＡＤ／ＤＡ領域ＡＤ１、Ｉ／Ｆ回路領域ＩＦ１および電源回路領域ＰＣ１については、上記図１では実線で示されているのに対して、図４７では、図面を見やすくするために、点線で示してある。また、図４７において、基準抵抗Ｒｓｔは複数の線状のパターンの集合として模式的に示されているが、図４７において、基準抵抗Ｒｓｔを構成する複数の線状のパターンのそれぞれは、上記導電体パターンＣＤＰに対応するものである。
　図４７において、発振回路領域ＯＳ１には、基準抵抗Ｒｓｔ以外の上記発振回路ＯＳが形成されており、この発振回路領域ＯＳ１は、半導体チップＣＰ１の主面１１ａの中央付近に配置されている。一方、基準抵抗Ｒｓｔは、上記図２５に示される上記領域ＲＧ７に配置されている。基準抵抗Ｒｓｔを上記領域ＲＧ７に配置する理由は、上記実施の形態１で既に述べているので、ここではその説明は省略する。発振回路領域ＯＳ１を半導体チップＣＰ１の主面１１ａの中央付近に配置し、かつ基準抵抗Ｒｓｔを上記領域ＲＧ７に配置すると、半導体チップＣＰ１の主面１１ａにおいて、基準抵抗Ｒｓｔは発振回路領域ＯＳ１から離間して配置される。このため、基準抵抗Ｒｓｔを発振回路領域ＯＳ１内の上記発振回路ＯＳに接続（電気的に接続）するための配線６１は、比較的長くなる。従って、配線６１の抵抗値の影響が基準抵抗Ｒｓｔに及ばないようにするため、配線６１の抵抗値を、基準抵抗Ｒｓｔよりも低抵抗となるように設定する必要がある。これは、低抵抗（導電体パターンＣＤＰの抵抗率よりも低抵抗率）な材料からなる配線、例えばアルミニウム配線や銅配線を配線６１として用いたり、配線６１の配線幅を基準抵抗Ｒｓｔの配線（導電体パターンＣＤＰ）の幅（上記寸法Ｌ２に対応）よりも大きく（太く）することにより、実現可能である。なお、配線６１は、上記半導体基板ＳＵＢ上に形成された多層配線構造（例えば、上記配線Ｍ１、配線Ｍ２、配線Ｍ３を含む多層配線構造）のうちの任意の配線により形成される。
　図４７に示されるように、発振回路領域ＯＳ１を半導体チップＣＰ１の主面１１ａの中央付近に配置すれば、発振回路領域ＯＳ１と他の回路ブロック（半導体チップＣＰ１に形成されている発振回路領域ＯＳ１以外の回路ブロック）との間の距離を均等にしやすいため、発振回路領域ＯＳ１で生成した発振信号を、他の回路ブロック（半導体チップＣＰ１に形成されている発振回路領域ＯＳ１以外の回路ブロック）に供給しやすくなる。また、発振回路領域ＯＳ１から他の回路ブロック（半導体チップＣＰ１に形成されている発振回路領域ＯＳ１以外の回路ブロック）に送られた発振信号の信頼性を、より的確に向上させることができる。
　また、上述したように、上記領域ＲＧ５（上記図２４参照）を避けて基準抵抗Ｒｓｔを配置することが好ましいため、図４７にも示されるように、半導体装置ＣＰ１の主面１１ａにおいて、パッド電極ＰＤ（複数のパッド電極が配列している領域）とは平面的に重ならないように、基準抵抗Ｒｓｔを配置することが好ましい。
　図４８は、半導体チップＣＰ１における発振回路領域ＯＳ１と基準抵抗Ｒｓｔの配置の他の例を示す、半導体チップ（半導体装置）ＣＰ１の平面レイアウト図であり、上記図４７に対応するものである。上記図４７の場合は、基準抵抗Ｒｓｔを辺Ｓ４側（上記領域ＲＧ４）に配置されているのに対して、図４８の場合は、基準抵抗Ｒｓｔを辺Ｓ３側（上記領域ＲＧ３）に配置している。また、基準抵抗Ｒｓｔを辺Ｓ２側（上記領域ＲＧ２）あるいは辺Ｓ１側（上記領域ＲＧ１）に配置することもできる。
　図４９および図５０は、半導体チップＣＰ１における発振回路領域ＯＳ１と基準抵抗Ｒｓｔの配置の更に他の例を示す、半導体チップ（半導体装置）ＣＰ１の平面レイアウト図であり、図４９は上記実施の形態１に対応するものであり、図５０は上記図４７に対応するものである。このため、図４９において、基準抵抗Ｒｓｔと基準抵抗Ｒｓｔおよび発振回路領域ＯＳ１間を接続する配線（内部配線）６１とのレイアウトを追加したものが図５０に対応している。
　半導体チップＣＰ１に形成されている回路ブロックは、図４９および図５０の場合も、上記図１および図４７の場合と同様であり、例えば、発振回路領域ＯＳ１、ＲＡＭ領域ＲＡＭ１、論理回路領域ＬＯＧ１、フラッシュメモリ領域ＦＬＡ１、ＡＤ／ＤＡ領域ＡＤ１、Ｉ／Ｆ回路領域ＩＦ１および電源回路領域ＰＣ１などが形成されている。しかしながら、図４９および図５０の場合と上記図１および図４７の場合とで、各回路ブロックの配置位置が相違している。すなわち、上記図１および図４７の場合の場合は、半導体チップＣＰ１の主面１１ａの中央付近に発振回路領域ＯＳ１を配置しているのに対して、図４９および図５０の場合は、半導体チップＣＰ１の主面１１ａの周辺部に発振回路領域ＯＳ１を配置している。
　図４９および図５０の場合も、発振回路領域ＯＳ１には、基準抵抗Ｒｓｔ以外の上記発振回路ＯＳが形成されている。この発振回路領域ＯＳ１は、半導体チップＣＰ１の主面１１ａの周辺部に配置されている。また、半導体チップＣＰ１の主面１１ａの周辺部には、複数のパッド電極ＰＤも形成されている。このため、図４９および図５０の場合、発振回路領域ＯＳ１は、半導体チップＣＰ１に形成された複数のパッド電極ＰＤのうちの少なくとも１つ以上と平面的に重なる位置に配置されている。このようにすることで、半導体チップＣＰ１のサイズ（面積）を縮小することができる。また、１枚の半導体ウエハから取得できる半導体チップＣＰ１の個数を増やすことができ、低コスト化を図ることができる。
　また、図４９および図５０の場合、基準抵抗Ｒｓｔは、複数のパッド電極ＰＤが形成されている半導体チップＣＰ１の主面１１ａの周辺部よりも内側（上記中心ＣＴ１に近づく側を内側としている）に配置されている。すなわち、発振回路領域ＯＳ１は、半導体チップＣＰ１に形成された複数のパッド電極ＰＤと平面的に重ならない位置に配置されている。これは、上述したように、上記領域ＲＧ５（上記図２４参照）を避けて基準抵抗Ｒｓｔを配置することが好ましいためである。
　また、図４９および図５０の場合、半導体チップＣＰ１の主面１１ａの周辺部に（すなわちパッド電極ＰＤと平面的に重なる位置に）発振回路領域ＯＳ１を配置し、かつ、上記領域ＲＧ５を避けた位置に基準抵抗Ｒｓｔを配置するという条件を満たせば、発振回路領域ＯＳ１と基準抵抗Ｒｓｔとの間の距離を小さくする（すなわち発振回路領域ＯＳ１の近くに基準抵抗Ｒｓｔを配置する）ことが好ましい。これにより、基準抵抗Ｒｓｔを発振回路領域ＯＳ１内の上記発振回路ＯＳに接続（電気的に接続）するための配線６１を短くすることができる。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　本発明は、半導体装置に適用して有効である。
１Ａ　ＭＩＳＦＥＴ形成領域
１Ｂ　基準抵抗形成領域
２　電圧－電流変換部
３　電圧生成部
４　発振部
５　カレントミラー回路
７　スイッチ制御信号
８　ＶＣＯ
１１ａ　主面
１１ｂ　裏面
１２　接着材
２１　素子分離領域
２１ａ　素子分離溝
２３　ゲート絶縁膜
２４　多結晶シリコン膜
３１，３２，３３，３４　絶縁膜
５１，５２，５３，５４　絶縁膜
６１　配線
ＡＤ１　ＡＤ／ＤＡ領域
ＢＷ　ボンディングワイヤ
Ｃ１　容量
ＣＤＰ　導電体パターン
ＣＤＰ２　接続部
ＣＮＴ　コンタクトホール
ＣＰ１　半導体チップ
ＣＴ１　中心
ＤＰ　ダイパッド
ＦＬＡ１　フラッシュメモリ領域
ＧＥ　ゲート電極
ＩＦ１　Ｉ／Ｆ回路領域
Ｉｒｅｆ　基準電流
ＬＤ　リード
ＬＯＧ１　論理回路領域
Ｍ１，Ｍ１ａ，Ｍ２，Ｍ２ａ，Ｍ３　配線
ＭＲ　封止樹脂部
ＮＷ　ｎ型ウエル
ＯＰ１，ＯＰ２　オペアンプＯＳ　発振回路
ＯＳ１　発振回路領域
ＰＣ１　電源回路領域
ＰＤ　パッド電極
ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４　プラグ
ＰＫＧ　半導体装置
Ｑ１　ＭＩＳＦＥＴ
ＲＡＭ１　ＲＡＭ領域
ＲＧ１，ＲＧ２，ＲＧ３，ＲＧ４，ＲＧ５，ＲＧ６，ＲＧ７，ＲＧ８　領域
Ｒｓｔ　基準抵抗
Ｓ１，Ｓ２，Ｓ３，Ｓ４　辺
ＳＤ　ｐ型半導体領域
ＳＨ２，ＳＨ３，ＳＨ４　ビアホール
ＳＵＢ　半導体基板
ＳＷ１，ＳＷ２，ＳＷ３　スイッチ
ＳＷＳ　サイドウォールスペーサ
Ｖａ　基準電圧
Ｖｂ　電圧
Ｖｃ　電圧
Ｖｒｅｆ　基準電圧

Claims (18)

  1. 　樹脂封止された半導体チップを備えた半導体装置であって、
    　前記半導体チップは、発振回路を有しており、
    　前記発振回路は、基準抵抗を利用して電圧を電流に変換する電圧－電流変換部と、前記電圧－電流変換部からの入力電流と発振部の発振周波数に応じて電圧を生成する電圧生成部と、前記電圧生成部からの入力電圧に応じた周波数で発振する前記発振部とを有し、
    　前記電圧－電流変換部では、前記基準抵抗に基準電圧が印加されることで基準電流が生成され、前記基準電流に応じた電流が前記入力電流として前記電圧生成部に入力され、
    　前記基準抵抗は、前記半導体チップの主面のうち、前記半導体チップの前記主面の第１の辺と、前記第１の辺の一端と前記半導体チップの前記主面の中心とを結ぶ第１の線と、前記第１の辺の他端と前記半導体チップの前記主面の中心とを結ぶ第２の線とで囲まれた第１の領域内に、前記第１の辺に直交する第１の方向に延在する前記複数の抵抗体により形成されていることを特徴とする半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記各抵抗体は、前記第１の方向に延在する第１導電体パターンにより形成されていることを特徴とする半導体装置。
  3. 　請求項２記載の半導体装置において、
    　前記基準抵抗は、前記複数の抵抗体が直列に接続されて形成されていることを特徴とする半導体装置。
  4. 　請求項３記載の半導体装置において、
    　前記複数の抵抗体は、前記第１の方向に交差する第２方向に延在する、前記第１導電体パターンと同層または異なる層の第２導電体パターンにより直列に接続されていることを特徴とする半導体装置。
  5. 　請求項４記載の半導体装置において、
    　隣接する前記抵抗体同士を接続する前記第２導電体パターンの抵抗は、前記抵抗体の抵抗の１０分の１以下であることを特徴とする半導体装置。
  6. 　請求項５記載の半導体装置において、
    　前記第２の方向は、前記第１の辺に平行な方向であることを特徴とする半導体装置。
  7. 　請求項６記載の半導体装置において、
    　前記複数の抵抗体は、前記第２方向に並んで配置されていることを特徴とする半導体装置。
  8. 　請求項７記載の半導体装置において、
    　前記基準抵抗は、前記第１の領域のうち、前記第１の辺から０．１ｍｍ以上離れた位置に形成されていることを特徴とする半導体装置。
  9. 　請求項８記載の半導体装置において、
    　前記基準抵抗は、前記第１の領域のうち、前記第１の線の中心と前記第２の線の中心とを結ぶ第３の線よりも前記第１の辺側に配置されていることを特徴とする半導体装置。
  10. 　請求項９記載の半導体装置において、
    　前記第１導電体パターンは、金属からなることを特徴とする半導体装置。
  11. 　請求項１０記載の半導体装置において、
    　前記第１導電体パターンは、高融点金属からなることを特徴とする半導体装置。
  12. 　請求項１１記載の半導体装置において、
    　前記第１導電体パターンは、タングステン、窒化チタンまたは窒化タンタルからなることを特徴とする半導体装置。
  13. 　請求項９記載の半導体装置において、
    　前記第１導電体パターンは、多結晶シリコンからなることを特徴とする半導体装置。
  14. 　請求項９記載の半導体装置において、
    　前記基準抵抗を除く前記発振回路が形成された発振回路形成領域は、前記半導体チップの前記主面の中心付近に配置されていることを特徴とする半導体装置。
  15. 　請求項１４記載の半導体装置において、
    　前記基準抵抗は、前記半導体チップの前記主面において、前記発振回路形成領域から離間して配置されていることを特徴とする半導体装置。
  16. 　請求項９記載の半導体装置において、
    　前記半導体チップの前記主面の周辺部には、複数のパッド電極が形成されており、
    　前記基準抵抗を除く前記発振回路が形成された発振回路形成領域は、前記複数のパッド電極のうちの少なくとも１つ以上と平面的に重なる位置に配置されていることを特徴とする半導体装置。
  17. 　請求項１記載の半導体装置において、
    　前記基準抵抗は、前記複数のパッド電極が形成されている前記半導体チップの前記主面の周辺部よりも内側に配置されていることを特徴とする半導体装置。
  18. 　樹脂封止された半導体チップを備えた半導体装置であって、
    　前記半導体チップは、発振回路を有しており、
    　前記発振回路は、基準抵抗を利用して電圧を電流に変換する電圧－電流変換部と、前記電圧－電流変換部からの入力電流と発振部の発振周波数に応じて電圧を生成する電圧生成部と、前記電圧生成部からの入力電圧に応じた周波数で発振する前記発振部とを有し、
    　前記電圧－電流変換部では、前記基準抵抗に基準電圧が印加されることで基準電流が生成され、前記基準電流に応じた電流が前記入力電流として前記電圧生成部に入力され、
    　前記基準抵抗は、前記半導体チップの長方形状の主面に形成された、第１の方向に延在する複数の抵抗体により形成されており、
    　前記半導体チップの長方形状の主面を、前記主面の４つの角部と前記主面の中心とを結ぶ線で第１、第２、第３および第４の領域に分けたときに、前記主面の第１の辺に接する前記第１の領域に前記基準抵抗が配置されている場合は、前記第１の方向は前記第１の辺に直交する方向であり、前記主面の第２の辺に接する前記第２の領域に前記基準抵抗が配置されている場合は、前記第１の方向は前記第２の辺に直交する方向であり、前記主面の第３の辺に接する前記第３の領域に前記基準抵抗が配置されている場合は、前記第１の方向は前記第３の辺に直交する方向であり、前記主面の第４の辺に接する前記第４の領域に前記基準抵抗が配置されている場合は、前記第１の方向は前記第４の辺に直交する方向であることを特徴とする半導体装置。
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