JPH05145412A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- JPH05145412A JPH05145412A JP3305979A JP30597991A JPH05145412A JP H05145412 A JPH05145412 A JP H05145412A JP 3305979 A JP3305979 A JP 3305979A JP 30597991 A JP30597991 A JP 30597991A JP H05145412 A JPH05145412 A JP H05145412A
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- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract 2
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
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- Microelectronics & Electronic Packaging (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【目的】この発明の目的は、製造プロセスの誤差や周囲
温度に影響を受けることなく中心周波数が正確であり、
しかも、V−f特性を線形とすることができPLL回路
を安定に動作することである。 【構成】比較器(31)、基準電流源(32)および抵抗(33)に
よって負帰還回路を構成し、基準電流源(32)に流れる電
流値をIo、抵抗(33)の抵抗値をR、発振を制御するた
めの電圧をVe とした場合、電流値IoはIo=Ve /
Rとなる。基準抵抗(32)の抵抗値はMOSトランジスタ
のコンダクタンスgmに比べて、製造プロセスの誤差や
周囲温度に影響を受けることが少ない。このため、比較
器(31)の出力電圧によって基準電流源(32)および発振回
路(OSC) の電流源(38)を制御することにより、電圧制御
発振回路の中心周波数を正確に設定できるとともに、V
−f特性を線形とすることができ、PLL回路を安定に
動作することができる。
温度に影響を受けることなく中心周波数が正確であり、
しかも、V−f特性を線形とすることができPLL回路
を安定に動作することである。 【構成】比較器(31)、基準電流源(32)および抵抗(33)に
よって負帰還回路を構成し、基準電流源(32)に流れる電
流値をIo、抵抗(33)の抵抗値をR、発振を制御するた
めの電圧をVe とした場合、電流値IoはIo=Ve /
Rとなる。基準抵抗(32)の抵抗値はMOSトランジスタ
のコンダクタンスgmに比べて、製造プロセスの誤差や
周囲温度に影響を受けることが少ない。このため、比較
器(31)の出力電圧によって基準電流源(32)および発振回
路(OSC) の電流源(38)を制御することにより、電圧制御
発振回路の中心周波数を正確に設定できるとともに、V
−f特性を線形とすることができ、PLL回路を安定に
動作することができる。
Description
【0001】
【産業上の利用分野】この発明は、例えばPLL(Phas
e LockedLoop)回路に適用され、電圧に応じて発振周波
数が制御される電圧制御発振回路に関する。
e LockedLoop)回路に適用され、電圧に応じて発振周波
数が制御される電圧制御発振回路に関する。
【0002】
【従来の技術】図1は、従来のPLL回路を示すもので
ある。同図において、位相比較器11は、入力信号fin
と電圧制御発振回路(VCO;Voltage Controlled Osc
illator)13の出力信号fout の位相を比較し、パルス
状の誤差電圧Vd を出力する。ループフィルタ12は位
相比較器11から出力された誤差電圧Vd に含まれる高
周波成分を取除き、直流電圧Ve を生成する。前記電圧
制御発振回路13はループフィルタ12から出力される
直流電圧Ve に応じた周波数の信号を出力する。この動
作を繰返すことにより、入力信号finと位相が一致した
周波数の出力信号fout を得ることができる。
ある。同図において、位相比較器11は、入力信号fin
と電圧制御発振回路(VCO;Voltage Controlled Osc
illator)13の出力信号fout の位相を比較し、パルス
状の誤差電圧Vd を出力する。ループフィルタ12は位
相比較器11から出力された誤差電圧Vd に含まれる高
周波成分を取除き、直流電圧Ve を生成する。前記電圧
制御発振回路13はループフィルタ12から出力される
直流電圧Ve に応じた周波数の信号を出力する。この動
作を繰返すことにより、入力信号finと位相が一致した
周波数の出力信号fout を得ることができる。
【0003】図2は、D.K.JEONG et al.,"Design of PL
L-Based Clock Genelation Circuits",IEEE J.Solid-St
ate Circuits,vol.SC-22,NO.2,APRIL 1987に開示された
従来の電圧制御発振回路の一例を示すものである。この
電圧制御発振回路において、直流電圧Ve は、nチャネ
ルMOSトランジスタ21のゲートに供給される。この
トランジスタ21のソースは接地され、ドレインは電流
源を構成するpチャネルMOSトランジスタ22のドレ
インおよびゲートに接続されている。このトランジスタ
22のソースは電源VDDに接続されている。
L-Based Clock Genelation Circuits",IEEE J.Solid-St
ate Circuits,vol.SC-22,NO.2,APRIL 1987に開示された
従来の電圧制御発振回路の一例を示すものである。この
電圧制御発振回路において、直流電圧Ve は、nチャネ
ルMOSトランジスタ21のゲートに供給される。この
トランジスタ21のソースは接地され、ドレインは電流
源を構成するpチャネルMOSトランジスタ22のドレ
インおよびゲートに接続されている。このトランジスタ
22のソースは電源VDDに接続されている。
【0004】前記トランジスタ22のゲートおよびドレ
インは、遅延セル231 〜23n を構成する電流源24
の制御入力端に接続されている。遅延セル231 〜23
n は同一構成であるため、同一部分には同一符号を付
す。前記電流源24の一端は電源VDDに接続され、他端
はpチャネルMOSトランジスタ25のソースに接続さ
れている。このトランジスタ25のドレインはnチャネ
ルMOSトランジスタ26のドレインに接続されるとと
もに、コンデンサ27を介して接地されている。前記ト
ランジスタ26のソースは電流源28を介して接地され
ている。これら電流源28の制御入力端は前記トランジ
スタ21のゲートに接続されている。
インは、遅延セル231 〜23n を構成する電流源24
の制御入力端に接続されている。遅延セル231 〜23
n は同一構成であるため、同一部分には同一符号を付
す。前記電流源24の一端は電源VDDに接続され、他端
はpチャネルMOSトランジスタ25のソースに接続さ
れている。このトランジスタ25のドレインはnチャネ
ルMOSトランジスタ26のドレインに接続されるとと
もに、コンデンサ27を介して接地されている。前記ト
ランジスタ26のソースは電流源28を介して接地され
ている。これら電流源28の制御入力端は前記トランジ
スタ21のゲートに接続されている。
【0005】各遅延セルを構成するトランジスタ25、
26のドレインは次段の遅延セルを構成するトランジス
タ25、26のゲートに接続されている。また、最終段
の遅延セル23n を構成するトランジスタ25、26の
ドレイン、すなわち、出力端は、初段の遅延セル231
を構成するトランジスタ25、26のゲートに接続され
ている。
26のドレインは次段の遅延セルを構成するトランジス
タ25、26のゲートに接続されている。また、最終段
の遅延セル23n を構成するトランジスタ25、26の
ドレイン、すなわち、出力端は、初段の遅延セル231
を構成するトランジスタ25、26のゲートに接続され
ている。
【0006】上記電圧制御発振回路の発振周波数fout
は、電流源を構成するトランジスタ22に流れる電流を
Io、コンデンサ27の容量をCoとした場合、次式で
表される。 fout =Io/2CoVDD …(1)
は、電流源を構成するトランジスタ22に流れる電流を
Io、コンデンサ27の容量をCoとした場合、次式で
表される。 fout =Io/2CoVDD …(1)
【0007】直流電圧Ve が供給されるトランジスタ2
1のコンダクタンスをgmとした場合、直流電圧Ve の
増加分ΔVe とトランジスタ22の電流の増加分ΔIo
は、gm・ΔVe とほぼ等しい。したがって、入力され
た直流電圧Ve が上昇すれば、トランジスタ22に流れ
る電流Ioが増加し、結果的に発振周波数fout が増加
する。また、逆に、入力された直流電圧Ve が低くなっ
た場合、トランジスタ22に流れる電流Ioは減少し、
発振周波数fout も減少する。
1のコンダクタンスをgmとした場合、直流電圧Ve の
増加分ΔVe とトランジスタ22の電流の増加分ΔIo
は、gm・ΔVe とほぼ等しい。したがって、入力され
た直流電圧Ve が上昇すれば、トランジスタ22に流れ
る電流Ioが増加し、結果的に発振周波数fout が増加
する。また、逆に、入力された直流電圧Ve が低くなっ
た場合、トランジスタ22に流れる電流Ioは減少し、
発振周波数fout も減少する。
【0008】図3は、電圧制御発振回路の電圧対周波数
V−f特性を示すものである。ここで、PLL回路が動
作する周波数範囲をキャプチャ・レンジ(Capture rang
e)CRと称し、PLL回路を動作し易くするためには、
キャプチャ・レンジを広くすることが望ましい。
V−f特性を示すものである。ここで、PLL回路が動
作する周波数範囲をキャプチャ・レンジ(Capture rang
e)CRと称し、PLL回路を動作し易くするためには、
キャプチャ・レンジを広くすることが望ましい。
【0009】
【発明が解決しようとする課題】ところで、電圧制御発
振回路は、次のような性能が要求される。 (1)製造プロセスの誤差に影響を受けることなく、中
心周波数foが正確であること。 (2)PLL回路の安定性に影響を与えるV−f特性が
線形であること。
振回路は、次のような性能が要求される。 (1)製造プロセスの誤差に影響を受けることなく、中
心周波数foが正確であること。 (2)PLL回路の安定性に影響を与えるV−f特性が
線形であること。
【0010】上述した従来の電圧制御発振回路は、製造
プロセスの誤差によって、トランジスタ21、22のチ
ャネル長やチャネル幅が変化した場合や、周囲温度が変
化した場合、トランジスタ21、22に流れる電流Io
が変化するため、中心周波数foが変化する。中心周波
数foの変化は、キャプチャ・レンジが変化することと
なり、PLL回路の動作する周波数範囲が狭くなってし
まう。
プロセスの誤差によって、トランジスタ21、22のチ
ャネル長やチャネル幅が変化した場合や、周囲温度が変
化した場合、トランジスタ21、22に流れる電流Io
が変化するため、中心周波数foが変化する。中心周波
数foの変化は、キャプチャ・レンジが変化することと
なり、PLL回路の動作する周波数範囲が狭くなってし
まう。
【0011】また、電圧制御発振回路のV−f特性の線
形性は、トランジスタのコンダクタンスgmによって決
定される。しかし、コンダクタンスgmはゲートに供給
される電圧に応じて変化する。したがって、PLL回路
が安定に動作するために、必要なV−f特性の線形性が
得られない。
形性は、トランジスタのコンダクタンスgmによって決
定される。しかし、コンダクタンスgmはゲートに供給
される電圧に応じて変化する。したがって、PLL回路
が安定に動作するために、必要なV−f特性の線形性が
得られない。
【0012】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、製造プロ
セスの誤差や周囲温度に影響を受けることなく中心周波
数が正確であり、しかも、V−f特性を線形とすること
ができPLL回路を安定に動作することが可能な電圧制
御発振回路を提供しようとするものである。
されたものであり、その目的とするところは、製造プロ
セスの誤差や周囲温度に影響を受けることなく中心周波
数が正確であり、しかも、V−f特性を線形とすること
ができPLL回路を安定に動作することが可能な電圧制
御発振回路を提供しようとするものである。
【0013】
【課題を解決するための手段】この発明は、上記課題を
解決するため、電流源を含む複数の遅延セルによって構
成された発振回路と、第1、第2の電源の相互間に直列
接続された基準電流源および基準抵抗と、これら基準電
流源および基準抵抗の接続点の電圧と、発振を制御する
ための電圧とを比較し、この比較出力によって前記基準
電流源および前記発振回路の電流源を制御する比較器と
を設けている。また、前記基準電流源および前記発振回
路の電流源はMOSトランジスタによって構成されてい
る。
解決するため、電流源を含む複数の遅延セルによって構
成された発振回路と、第1、第2の電源の相互間に直列
接続された基準電流源および基準抵抗と、これら基準電
流源および基準抵抗の接続点の電圧と、発振を制御する
ための電圧とを比較し、この比較出力によって前記基準
電流源および前記発振回路の電流源を制御する比較器と
を設けている。また、前記基準電流源および前記発振回
路の電流源はMOSトランジスタによって構成されてい
る。
【0014】
【作用】すなわち、この発明は、比較器、基準電流源お
よび基準抵抗によって負帰還回路を構成し、基準電流源
に流れる電流値Io、基準抵抗の抵抗値R、発振を制御
するための電圧をVe とした場合、電流値IoはIo=
Ve /Rとなる。基準抵抗の抵抗値はMOSトランジス
タのコンダクタンスgmに比べて、製造プロセスの誤差
や周囲温度に影響を受けることが少ない。このため、比
較器の出力電圧によって基準電流源および発振回路の電
流源を制御することにより、電圧制御発振回路の中心周
波数を正確に設定できるとともに、V−f特性を線形と
することができ、PLL回路を安定に動作することがで
きる。
よび基準抵抗によって負帰還回路を構成し、基準電流源
に流れる電流値Io、基準抵抗の抵抗値R、発振を制御
するための電圧をVe とした場合、電流値IoはIo=
Ve /Rとなる。基準抵抗の抵抗値はMOSトランジス
タのコンダクタンスgmに比べて、製造プロセスの誤差
や周囲温度に影響を受けることが少ない。このため、比
較器の出力電圧によって基準電流源および発振回路の電
流源を制御することにより、電圧制御発振回路の中心周
波数を正確に設定できるとともに、V−f特性を線形と
することができ、PLL回路を安定に動作することがで
きる。
【0015】
【実施例】以下、この発明の一実施例について、図面を
参照して説明する。図4は、電圧制御発振回路の一実施
例を示すものである。この電圧制御発振回路が適用され
るPLL回路は図1と同様である。
参照して説明する。図4は、電圧制御発振回路の一実施
例を示すものである。この電圧制御発振回路が適用され
るPLL回路は図1と同様である。
【0016】図4において、比較器31の反転入力端に
は、図示せぬループフィルタから出力される発振を制御
するための直流電圧Ve が供給される。この比較器31
の出力端は、電流源を構成するpチャネルMOSトラン
ジスタ32のゲートに接続されている。このトランジス
タ32のソースは電源VDDに接続され、ドレインは抵抗
33を介して接地されるとともに、比較器31の非反転
入力端に接続されている。
は、図示せぬループフィルタから出力される発振を制御
するための直流電圧Ve が供給される。この比較器31
の出力端は、電流源を構成するpチャネルMOSトラン
ジスタ32のゲートに接続されている。このトランジス
タ32のソースは電源VDDに接続され、ドレインは抵抗
33を介して接地されるとともに、比較器31の非反転
入力端に接続されている。
【0017】前記比較器31の出力端は、発振回路OS
Cに含まれ、電流源34を構成するpチャネルMOSト
ランジスタ35のゲートに接続される。このトランジス
タ35のソースは電源VDDに接続され、ドレインはnチ
ャネルMOSトランジスタ36のドレインおよびゲート
に接続されている。このトランジスタ36のソースは接
地されている。
Cに含まれ、電流源34を構成するpチャネルMOSト
ランジスタ35のゲートに接続される。このトランジス
タ35のソースは電源VDDに接続され、ドレインはnチ
ャネルMOSトランジスタ36のドレインおよびゲート
に接続されている。このトランジスタ36のソースは接
地されている。
【0018】さらに、前記比較器31の出力端は、発振
回路OSCに含まれ、遅延セル371 〜37n を構成す
るpチャネルMOSトランジスタ38のゲートに接続さ
れている。このトランジスタ38は電流源を構成してい
る。遅延セル371 〜37nは同一構成であるため、同
一部分には同一符号を付す。前記トランジスタ38のソ
ースは電源VDDに接続され、ドレインはpチャネルMO
Sトランジスタ39のソースに接続されている。このト
ランジスタ39のドレインはnチャネルMOSトランジ
スタ40のドレインに接続されるとともに、コンデンサ
41を介して接地されている。前記トランジスタ41の
ソースは、電流源を構成するnチャネルMOSトランジ
スタ42のドレインに接続され、このトランジスタ42
のソースは接地されている。これらトランジスタ42の
ゲートは前記トランジスタ35、36のドレインに接続
されている。
回路OSCに含まれ、遅延セル371 〜37n を構成す
るpチャネルMOSトランジスタ38のゲートに接続さ
れている。このトランジスタ38は電流源を構成してい
る。遅延セル371 〜37nは同一構成であるため、同
一部分には同一符号を付す。前記トランジスタ38のソ
ースは電源VDDに接続され、ドレインはpチャネルMO
Sトランジスタ39のソースに接続されている。このト
ランジスタ39のドレインはnチャネルMOSトランジ
スタ40のドレインに接続されるとともに、コンデンサ
41を介して接地されている。前記トランジスタ41の
ソースは、電流源を構成するnチャネルMOSトランジ
スタ42のドレインに接続され、このトランジスタ42
のソースは接地されている。これらトランジスタ42の
ゲートは前記トランジスタ35、36のドレインに接続
されている。
【0019】各遅延セルを構成するトランジスタ39、
40のドレインは次段の遅延セルを構成するトランジス
タの39、40のゲートに接続されている。また、最終
段の遅延セル37n を構成するトランジスタ39、40
のドレイン、すなわち、出力端は、初段の遅延セル37
1 を構成するトランジスタ39、40のゲートに接続さ
れている。
40のドレインは次段の遅延セルを構成するトランジス
タの39、40のゲートに接続されている。また、最終
段の遅延セル37n を構成するトランジスタ39、40
のドレイン、すなわち、出力端は、初段の遅延セル37
1 を構成するトランジスタ39、40のゲートに接続さ
れている。
【0020】上記電圧制御発振回路は例えば集積回路に
よって構成される。このうち、抵抗33は例えば集積回
路の外部に接続される。また、抵抗33を集積回路に組
込む場合、この抵抗は、例えばポリシリコンによって構
成される。
よって構成される。このうち、抵抗33は例えば集積回
路の外部に接続される。また、抵抗33を集積回路に組
込む場合、この抵抗は、例えばポリシリコンによって構
成される。
【0021】上記構成において、比較器31は、入力電
圧Ve とトランジスタ32のドレインおよび抵抗33の
接続点Aの電位を比較し、これらの誤差に応じた電圧を
出力する。この比較器31の出力電圧は、トランジスタ
32を介して負帰還されているため、最終的に、前記接
続点Aの電位は入力電圧Ve と等しくなったとき安定す
る。また、入力電圧Ve が変化した場合、この変化に従
って接続点Aの電位も変化する。
圧Ve とトランジスタ32のドレインおよび抵抗33の
接続点Aの電位を比較し、これらの誤差に応じた電圧を
出力する。この比較器31の出力電圧は、トランジスタ
32を介して負帰還されているため、最終的に、前記接
続点Aの電位は入力電圧Ve と等しくなったとき安定す
る。また、入力電圧Ve が変化した場合、この変化に従
って接続点Aの電位も変化する。
【0022】一方、比較器31の出力電圧は、基準電流
源(トランジスタ32)および発振回路OSCの電流源
(トランジスタ38)の電流値を決定している。このた
め、これら電流源の電流値は等しくなる。
源(トランジスタ32)および発振回路OSCの電流源
(トランジスタ38)の電流値を決定している。このた
め、これら電流源の電流値は等しくなる。
【0023】トランジスタ32を流れる基準電流値Io
は、抵抗33の抵抗値をRとして場合、Io=Ve /R
によって決定される。すなわち、この場合、係数は従来
のようにコンダクタンスgmではなく、1/Rとなる。
抵抗33の抵抗値は製造プロセスや周囲温度に影響を受
けることなく一定である。したがって、入力電圧Veと
基準電流値Ioの線形性を完全に保障できる。さらに、
基準電流値Ioと出力信号fout の関係は、コンデンサ
41の容量をCoとした場合、 fout =Io/2CoVDD となるため、この電圧制御発振回路のV−f特性は線形
となる。
は、抵抗33の抵抗値をRとして場合、Io=Ve /R
によって決定される。すなわち、この場合、係数は従来
のようにコンダクタンスgmではなく、1/Rとなる。
抵抗33の抵抗値は製造プロセスや周囲温度に影響を受
けることなく一定である。したがって、入力電圧Veと
基準電流値Ioの線形性を完全に保障できる。さらに、
基準電流値Ioと出力信号fout の関係は、コンデンサ
41の容量をCoとした場合、 fout =Io/2CoVDD となるため、この電圧制御発振回路のV−f特性は線形
となる。
【0024】また、基準電流値IoがIo=Ve /Rに
よって決定されるため、抵抗33の抵抗値Rを変えるこ
とにより、容易に中心周波数をfoを変えることができ
る。したがって、製造プロセスの誤差に影響を受け難
く、任意のキャプチャ・レンジを容易に得ることができ
る。尚、この発明は上記実施例に限定されるものではな
く、発明の要旨を変えない範囲において、種々変形実施
可能なことは勿論である。
よって決定されるため、抵抗33の抵抗値Rを変えるこ
とにより、容易に中心周波数をfoを変えることができ
る。したがって、製造プロセスの誤差に影響を受け難
く、任意のキャプチャ・レンジを容易に得ることができ
る。尚、この発明は上記実施例に限定されるものではな
く、発明の要旨を変えない範囲において、種々変形実施
可能なことは勿論である。
【0025】
【発明の効果】以上、詳述したようにこの発明によれ
ば、製造プロセスの誤差や周囲温度に影響を受けること
なく中心周波数が正確であり、しかも、V−f特性を線
形とすることができPLL回路を安定に動作することが
可能な電圧制御発振回路を提供できる。
ば、製造プロセスの誤差や周囲温度に影響を受けること
なく中心周波数が正確であり、しかも、V−f特性を線
形とすることができPLL回路を安定に動作することが
可能な電圧制御発振回路を提供できる。
【図1】従来およびこの発明が適用されるPLL回路を
示す構成図。
示す構成図。
【図2】従来の電圧制御発振回路を示す回路図。
【図3】電圧制御発振回路のV−f特性を示す図。
【図4】この発明の一実施例を示す回路図。
31…比較器、32…MOSトランジスタ(基準電流
源)、33…抵抗、371 〜37n …遅延セル、38…
MOSトランジスタ(電流源)、Ve …直流電圧、OS
C…発振回路。
源)、33…抵抗、371 〜37n …遅延セル、38…
MOSトランジスタ(電流源)、Ve …直流電圧、OS
C…発振回路。
Claims (2)
- 【請求項1】 電流源を含む複数の遅延セルによって構
成された発振回路と、 第1、第2の電源の相互間に直列接続された基準電流源
および基準抵抗と、 これら基準電流源および基準抵抗の接続点の電圧と、発
振を制御するための電圧とを比較し、この比較出力によ
って前記基準電流源および前記発振回路の電流源を制御
する比較器と、 を具備したことを特徴とする電圧制御発振回路。 - 【請求項2】 前記基準電流源および前記発振回路の電
流源はMOSトランジスタによって構成されていること
を特徴とする請求項1記載の電圧制御発振回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3305979A JPH05145412A (ja) | 1991-11-21 | 1991-11-21 | 電圧制御発振回路 |
KR1019920021689A KR930011445A (ko) | 1991-11-21 | 1992-11-19 | 전압제어 발진회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3305979A JPH05145412A (ja) | 1991-11-21 | 1991-11-21 | 電圧制御発振回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05145412A true JPH05145412A (ja) | 1993-06-11 |
Family
ID=17951608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3305979A Pending JPH05145412A (ja) | 1991-11-21 | 1991-11-21 | 電圧制御発振回路 |
Country Status (2)
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JP (1) | JPH05145412A (ja) |
KR (1) | KR930011445A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007108348A1 (ja) | 2006-03-23 | 2007-09-27 | Matsushita Electric Industrial Co., Ltd. | 電圧制御発振回路 |
WO2012073307A1 (ja) * | 2010-11-29 | 2012-06-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2014158033A (ja) * | 2014-03-17 | 2014-08-28 | Renesas Electronics Corp | 半導体装置 |
-
1991
- 1991-11-21 JP JP3305979A patent/JPH05145412A/ja active Pending
-
1992
- 1992-11-19 KR KR1019920021689A patent/KR930011445A/ko not_active IP Right Cessation
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US7893777B2 (en) | 2006-03-23 | 2011-02-22 | Panasonic Corporation | Voltage controlled oscillation circuit |
WO2012073307A1 (ja) * | 2010-11-29 | 2012-06-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN103229291A (zh) * | 2010-11-29 | 2013-07-31 | 瑞萨电子株式会社 | 半导体器件 |
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US9252793B2 (en) | 2010-11-29 | 2016-02-02 | Renesas Electronics Corporation | Semiconductor device |
US9503018B2 (en) | 2010-11-29 | 2016-11-22 | Renesas Electronics Corporation | Semiconductor device |
JP2014158033A (ja) * | 2014-03-17 | 2014-08-28 | Renesas Electronics Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
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KR930011445A (ko) | 1993-06-24 |
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