CN103229291B - 半导体器件 - Google Patents

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Abstract

将具有利用了基准电阻的振荡电路的半导体芯片(CP1)树脂封固而形成半导体器件。振荡电路利用基准电阻生成基准电流，根据该基准电流和振荡部的振荡频率生成电压，振荡部以与所生成的电压相应的频率进行振荡。在由半导体芯片(CP1)的主面的第1边(S1、S2、S3、S4)、连接第1边的一端与半导体芯片的主面的中心(CT1)而成的第1线(42、43、44、45)、连接第1边的另一端与半导体芯片的主面的中心而成的第2线(42、43、44、45)所包围的第1区域(RG1、RG2、RG3、RG4)内，通过在垂直于第1边的第1方向(Y)上延伸的多个电阻体形成基准电阻。

Description

半导体器件
技术领域
本发明涉及半导体器件，尤其涉及具有振荡电路的半导体器件。
背景技术
在各种半导体器件中有时使用振荡电路。
在日本特开2007-13119号公报(专利文献1)和日本特开2010-10168号公报(专利文献2)中，记载了关于具有振荡电路的半导体器件的技术。
现有技术文献
专利文献
专利文献1：日本特开2007-13119号公报
专利文献2：日本特开2010-10168号公报
发明内容
为了使需要振荡电路的半导体器件系统整体小型化，使振荡电路内置在半导体芯片内是有效的。另外，在内置有振荡电路以外的各种电路的半导体芯片内，若也内置振荡电路，则能够使半导体器件系统更加小型化。
然而，根据本发明人的研究，发现了如下情况。
为了提高振荡电路的性能，本发明人对利用了基准电阻的振荡电路进行了研究。具体而言，对如下振荡电路进行了研究：利用基准电阻生成基准电流，根据该基准电流和振荡部的振荡频率生成电压，以与所生成的电压相应的频率使振荡部振荡。在这种振荡电路中，由于根据基准电流和振荡频率生成电压，将所生成的电压输入到振荡部，且以与电压相应的频率使振荡部振荡，从而能够实现振荡频率的稳定化。然而，当基准电阻的电阻值由于某种原因而变动时，振荡频率也会变动，因此希望尽可能排除基准电阻的电阻值的变动原因。
于是，本发明人对基准电阻的电阻值的变动原因进行了研究，新发现了如下情况。
虽然内置有振荡电路的半导体芯片被树脂材料封固而封装，但因将半导体芯片树脂封固而导致在半导体芯片中产生应力，由该应力使内置于半导体芯片的基准电阻的电阻值发生变动。因树脂封固产生的应力所导致的电阻值的变动，即使是在通常的电阻元件中不会造成问题的程度的变动，在上述那样的振荡电路的基准电阻中也会成为振荡频率的变动原因。也就是说，若由于由将半导体芯片树脂封固所引起的应力使内置于半导体芯片的基准电阻的电阻值发生变动，则导致振荡电路的振荡频率发生变动，这会使具有振荡电路的半导体器件的性能下降。
本发明的目的在于，提供一种能够提高半导体器件的性能的技术。
本发明的上述目的、其他目的以及新型特征，将从本说明书的记述以及附图中得到明确。
对本申请所公开的发明中的、具有代表性的发明的概要简单说明如下。
代表性的实施方式涉及的半导体器件是具有被树脂封固的半导体芯片的半导体器件，所述半导体芯片具有振荡电路。所述振荡电路具有：利用基准电阻将电压转换成电流的电压-电流转换部；根据来自所述电压-电流转换部的输入电流和振荡部的振荡频率生成电压的电压生成部；和以与来自所述电压生成部的输入电压相应的频率进行振荡的所述振荡部。在所述电压-电流转换部中，通过对所述基准电阻施加基准电压来生成基准电流，将与所述基准电流相应的电流作为所述输入电流输入到所述电压生成部。并且，在所述半导体芯片的主面中，由所述半导体芯片的所述主面的第1边、连接所述第1边的一端与所述半导体芯片的所述主面的中心的第1线、和连接所述第1边的另一端与所述半导体芯片的所述主面的中心的第2线围成第1区域，所述基准电阻在所述第1区域内，通过在垂直于所述第1边的第1方向上延伸的所述多个电阻体形成。
发明的效果
对通过本申请所公开的发明中、具有代表性的技术方案所得到的效果简单说明如下。
根据代表性的实施方式，能够实现半导体器件的性能提高。
附图说明
图1是构成本发明的一个实施方式的半导体器件的半导体芯片的俯视布局图。
图2是表示本发明的一个实施方式的半导体芯片具有的振荡电路的电路图。
图3是示意性地表示振荡电路中的振荡部的振荡信号、开关通断的切换、和电容的电压之间的关系的说明图。
图4是本发明的一个实施方式的半导体器件的剖视图。
图5是本发明的一个实施方式的半导体器件的俯视图。
图6是本发明的一个实施方式的半导体器件的仰视图。
图7是本发明的一个实施方式的半导体器件的俯视透视图。
图8是本发明的一个实施方式的半导体芯片的要部剖视图。
图9是本发明的一个实施方式的半导体芯片的制造工序中的要部剖视图。
图10是图9之后的半导体芯片的制造工序中的要部剖视图。
图11是图10之后的半导体芯片的制造工序中的要部剖视图。
图12是图11之后的半导体芯片的制造工序中的要部剖视图。
图13是图12之后的半导体芯片的制造工序中的要部剖视图。
图14是图13之后的半导体芯片的制造工序中的要部剖视图。
图15是本发明的一个实施方式的半导体芯片的要部俯视图。
图16是本发明的一个实施方式的半导体芯片的要部俯视图。
图17是本发明的一个实施方式的半导体芯片的要部俯视图。
图18是本发明的一个实施方式的半导体芯片的要部剖视图。
图19是本发明的一个实施方式的半导体芯片的要部剖视图。
图20是本发明的一个实施方式的半导体芯片的俯视图。
图21是表示对在半导体芯片中产生的应力进行模拟而得到的结果的曲线图。
图22是本发明的一个实施方式的半导体芯片的俯视图。
图23是本发明的一个实施方式的半导体芯片的俯视图。
图24是本发明的一个实施方式的半导体芯片的俯视图。
图25是本发明的一个实施方式的半导体芯片的俯视图。
图26是本发明的一个实施方式的半导体芯片的第1变形例的要部俯视图。
图27是本发明的一个实施方式的半导体芯片的第2变形例的要部俯视图。
图28是本发明的一个实施方式的半导体芯片的第2变形例的要部俯视图。
图29是本发明的一个实施方式的半导体芯片的第2变形例的要部剖视图。
图30是本发明的一个实施方式的半导体芯片的第2变形例的要部剖视图。
图31是本发明的另一实施方式的半导体芯片的要部剖视图。
图32是本发明的另一实施方式的半导体芯片的要部俯视图。
图33是本发明的另一实施方式的半导体芯片的要部俯视图。
图34是本发明的另一实施方式的半导体芯片的要部剖视图。
图35是本发明的另一实施方式的半导体芯片的要部剖视图。
图36是应力所导致的导电体图案的电阻值的变化的说明图。
图37是本发明的另一实施方式的半导体芯片的第3变形例的要部俯视图。
图38是本发明的另一实施方式的半导体芯片的第4变形例的要部俯视图。
图39是本发明的另一实施方式的半导体芯片的第4变形例的要部俯视图。
图40是本发明的另一实施方式的半导体芯片的第4变形例的要部剖视图。
图41是本发明的另一实施方式的半导体芯片的第4变形例的要部剖视图。
图42是本发明的另一实施方式的半导体芯片的要部剖视图。
图43是本发明的另一实施方式的半导体芯片的要部俯视图。
图44是本发明的另一实施方式的半导体芯片的要部俯视图。
图45是本发明的另一实施方式的半导体芯片的要部剖视图。
图46是本发明的另一实施方式的半导体芯片的要部剖视图。
图47是本发明的另一实施方式的半导体芯片的俯视布局图。
图48是本发明的另一实施方式的半导体芯片的俯视布局图。
图49是本发明的另一实施方式的半导体芯片的俯视布局图。
图50是本发明的另一实施方式的半导体芯片的俯视布局图。
具体实施方式
在以下的实施方式中，为了方便起见，在必要时分成多个部分或多个实施方式来说明，但除了特别明示的情况以外，它们之间并不是毫无关联的，而是一方为另一方的一部分或全部的变形例、详细、补充说明等的关系。另外，在以下的实施方式中，在言及要素的数等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况以及原理上明确限定为特定数的情况等以外，并非限定为该特定数，而可以是特定数以上也可以是特定数以下。进而，在以下的实施方式中，该构成要素(也包含要素步骤等)，除了特别明示的情况以及原理上明确认为是必须的情况等以外，当然未必是必须的。同样地，在以下的实施方式中，在言及构成要素等的形状、位置关系等时，除了特别明示的情况以及原理上明确认为不是那样的情况等以外，也包含实质上近似于或类似于该形状等的形状等。这对于上述数值以及范围也是同样的。
以下，基于附图对本发明的实施方式进行详细说明。此外，在用于说明实施方式的全部附图中，对具有相同功能的部件标注相同的附图标记，省略其重复的说明。另外，在以下的实施方式中，除非特别必要，原则上不重复说明相同或同样的部分。
另外，在实施方式所使用的附图中，在剖视图中为了易于观察图面有时也会省略阴影。另外，即使在俯视图中为了易于观察图面有时也会标注阴影。
(实施方式1)
<半导体器件的电路构成>
图1是构成本发明的一个实施方式的半导体器件的半导体芯片(半导体器件)CP1的俯视布局图，示出了在半导体芯片CP1中形成的电路块等的布局的一例。
构成本实施方式的半导体器件的半导体芯片CP1是形成(内置)有振荡电路的半导体芯片。另外，振荡电路以外的电路也形成(内置)在半导体芯片CP1中。
具体进行说明，半导体芯片CP1具有矩形的俯视形状，如图1所示，具有形成振荡电路(与后述的振荡电路OS对应)的振荡电路区域OS1。半导体芯片CP1还具有形成振荡电路以外的电路的区域。例如，半导体芯片CP1具有：形成RAM(RandomAccessMemory：随机读取存储器)的RAM区域RAM1、形成逻辑电路(logiccircuit)的逻辑电路区域LOG1、和形成闪存(非易失性存储器)的闪存区域FLA1。半导体芯片CP1还具有：形成AD/DA转换器(交流-直流/直流-交流转换器)的AD/DA区域AD1、形成I/F电路的I/F电路区域IF1、和形成电源电路的电源电路区域PC1。另外，在半导体器件CP1的表面的周边部(外周部)，沿着半导体器件CP1的表面的四条边(边S1、S2、S3、S4)形成(配置、排列)有多个焊盘电极PD。各焊盘电极PD经由半导体器件CP1的内部布线层与振荡电路区域OS1、RAM区域RAM1、逻辑电路区域LOG1、闪存区域FLA1、AD/DA区域AD1、I/F电路区域IF1、电源电路区域PC1(的各电路)等电连接。
本实施方式的半导体芯片CP1是具有振荡电路的半导体芯片，具有振荡电路是必须的，但关于振荡电路以外的电路，能够根据需要进行变更。
<振荡电路的构成>
图2是表示本实施方式的半导体芯片CP1具有的振荡电路OS的电路图。图3是示意性地表示振荡部4的振荡信号(频率F)、开关SW1通断的切换、和电容C1的电压(充电电压)Vb之间的关系的说明图。
图2所示的振荡电路OS具有电压-电流转换部2、电压生成部3和振荡部4。该振荡电路OS形成(内置)于上述半导体芯片CP1内。
电压-电流转换部(电压-电流转换电路部)2是利用基准电阻Rst将电压(输入电压、基准电压)转换成电流(输出电流、基准电流)的电路(电路部)。具体而言，当对电压-电流转换部2的运算放大器OP1输入基准电压Va时，基准电压Va被施加于基准电阻Rst上，由此生成基准电流Iref(在此，Iref＝Va/R1，其中R1是基准电阻Rst的电阻值)，通过由多个晶体管构成的电流反射镜电路5使基准电流Iref放大N倍而成为电流(镜像电流)N·Iref，并从电压-电流转换部2输出。在此，电流N·Iref与基准电流Iref的N倍的电流对应。另外，基准电阻Rst在电压-电流转换部2中能够视为将电压(在此为基准电压Va)转换成电流(在此为基准电流Iref)的电阻。
电压生成部3是根据来自电压-电流转换部2的输入电流(在此为电流N·Iref)和振荡部4的振荡频率来生成电压的电路(电路部)。具体而言，从电压-电流转换部2输出的电流N·Iref被输入到电压生成部3的开关SW1。开关SW1与电容C1、开关SW2和开关SW3相连，开关SW1通过控制开关SW1的开关控制信号7而被接通(导通)振荡部4的振荡频率F的1/F的时间。在即将接通开关SW1之前，开关SW2被接通而使电容C1放电(放电状态的电容C1的充电电压成为0V)，然后，在开关SW2断开的状态下使开关SW1接通，从而利用经由开关SW1流入电容C1的电流N·Iref开始电容C1的充电。也就是说，当开关SW1接通1/F的时间时，通过被输入来的电流N·Iref对电容C1进行充电。当通过电流N·Iref充电了1/F的时间后，电容C1的电压(充电电压)成为电压(充电电压)Vb。在通过电流N·Iref对电容C1充电了1/F的时间之后，断开开关SW1，此次接通开关SW3。开关SW3接通后，电容C1的电压(充电电压)Vb被输入到运算放大器OP2。运算放大器OP2还被输入基准电压Vref，输出对所输入的电压Vb与基准电压Vref的电压差(差分)进行放大而得到的电压Vc。
振荡部4是以与来自电压生成部3的输入电压(在此为电压Vc)相应的频率进行振荡的振荡部(振荡电路部)。具体而言，从电压生成部3(的运算放大器OP2)输出的电压Vc被输入到VCO(VoltagecontrolledOscillator：压控振荡器)8，VCO8以与该输入电压(在此为电压Vc)相应的频率(振荡频率)F输出振荡信号(即进行振荡)。VCO8是通过电压控制振荡频率的振荡器，若输入到VCO的电压Vc发生变化，则与之相应地，VCO输出的振荡信号的频率F也发生变化。
振荡部4输出振荡信号(频率F的振荡信号)，并且还输出频率反馈信号。频率反馈信号经由控制电路(未图示)转换成开关控制信号7，该开关控制信号7控制电压生成部3的开关SW1。具体而言，在振荡部4的振荡频率(振荡部4输出的振荡信号的频率)为F时，对开关SW1进行控制以使开关SW1接通的时间为1/F。
在振荡部4(的VCO8)的振荡频率F稳定的稳定状态下，由于电压生成部3的开关SW1接通的时间为1/F，因此电容C1通过电流N·Iref充电1/F的时间，电容C1的电压(充电电压)成为电压Vb，该电压Vb被输入到电压生成部3的运算放大器OP2。在向运算放大器OP2输入的输入电压为电压Vb时运算放大器OP2输出电压Vc，振荡部4接收来自运算放大器OP2的输入电压Vc，输出频率F的振荡信号。因此，在振荡部4(的VCO8)的振荡频率F稳定的稳定状态下，由于总是通过电压Vc控制振荡部4(的VCO8)，因此振荡部4(的VCO8)能够稳定地输出频率F的振荡信号。
然而，振荡部4(的VCO8)的振荡频率有时会由于某种原因而发生变动。也就是说，振荡部4(的VCO8)的振荡频率有时会由于某种原因而变得比频率F大或比频率F小。
假设振荡部4(的VCO8)的振荡频率从频率F增加而成为F+ΔF(在此将相对于频率F的增加量设为ΔF)。此时，振荡部4输出的频率反馈信号也发生变化，与之相应地控制开关SW1的开关控制信号7也发生变化，因此电压生成部3的开关SW1通过开关控制信号而接通的时间成为1/(F+ΔF)，比1/F短。因此，由于电容C1通过电流N·Iref以比1/F短的时间即1/(F+ΔF)被充电，所以电容C1的电压(充电电压)成为比电压Vb小的电压Vb-ΔVb(在此，将相对于电压Vb的减少量设为-ΔVb)。因此，当开关SW3接通时电容C1的电压(充电电压)Vb-ΔVb被输入到运算放大器OP2，运算放大器OP2接收比Vb小的输入电压即Vb-ΔVb，输出比电压Vc小的电压Vc-ΔVc(在此，将相对于电压Vc的减少量设为-ΔVc)。因此，由于振荡部4(的VCO8)被输入比电压Vc小的电压Vc-ΔVc，所以振荡部4(的VCO8)的振荡频率减小。由此，振荡部4(的VCO8)的振荡频率从F+ΔF减小而返回到频率F。
另外，假设振荡部4(的VCO8)的振荡频率从频率F减小而成为F-ΔF(在此，将从频率F的减少量设为-ΔF)。此时，振荡部4输出的频率反馈信号也发生变化，与之相应地控制开关SW1的开关控制信号7也发生变化，因此电压生成部3的开关SW1通过开关控制信号而接通的时间成为1/(F-ΔF)，比1/F长。因此，由于电容C1通过电流N·Iref以比1/F长的时间即1/(F-ΔF)被充电，所以电容C1的电压(充电电压)成为比电压Vb大的电压Vb+ΔVb(在此，将相对于电压Vb的增加量设为ΔVb)。因此，当开关SW3接通时电容C1的电压(充电电压)Vb+ΔVb被输入到运算放大器OP2，运算放大器OP2接收比Vb大的输入电压即Vb+ΔVb，输出比电压Vc大的电压Vc+ΔVc(在此，将相对于电压Vc的增加量设为ΔVc)。因此，由于振荡部4(的VCO8)被输入比电压Vc大的电压Vc+ΔVc，所以振荡部4(的VCO8)的振荡频率增加。由此，振荡部4(的VCO8)的振荡频率从F-ΔF增加而返回到频率F。
若VCO8的振荡频率始终稳定，则只要对VCO8输入基准电压(恒定电压)而始终以相同的频率进行振荡即可，但实际上可能由于各种原因使VCO8的振荡频率发生变动。因此，在本实施方式中，在电压生成部3中根据来自电压-电流转换部2的输入电流和振荡部4的振荡频率生成电压，将所生成的电压输入到振荡部(振荡电路部)4，以与其相应的频率使振荡部4振荡。由电压生成部3生成的电压根据振荡部4的振荡频率而被控制，并根据由电压生成部3生成的电压控制振荡部4的振荡频率，所以即使振荡部4的振荡频率发生变动，也能够对该变动进行反馈来控制振荡部4的振荡频率，因此能够抑制振荡部4的振荡频率的变动，能够以稳定的频率使振荡部4振荡。也就是说，能够使振荡部4(的VCO8)的振荡频率F稳定。
然而，在电压-电流转换部(电压-电流转换电路部)2中，通过对基准电阻Rst施加基准电压Va来生成基准电流Iref，与该基准电流Iref相应的电流(在此为电流N·Iref)从电压-电流转换部2输出后输入到电压生成部3，在电压生成部3中，根据来自电压-电流转换部2的输入电流(在此为电流N·Iref)和振荡部4的振荡频率生成电压。因此，假设电压-电流转换部2的基准电阻Rst的电阻值发生了变动，则导致由电压-电流转换部2生成的基准电流Iref发生变动，从电压-电流转换部2输出后输入到电压生成部3的电流(在此为电流N·Iref)也发生变动，因此由电压生成部3生成的电压(在此为电压Vc)也发生变动，最终导致振荡部4的振荡频率发生变动。也就是说，如果电压-电流转换部2的基准电阻Rst的电阻值发生变动，则会导致振荡部4的振荡频率的变动。例如，当基准电阻Rst的电阻值因某种原因而变大时，基准电流Iref变小，所以从电压-电流转换部2输出后输入到电压生成部3的电流(在此为电流N·Iref)也变小，电容C1的电压(充电电压)Vb也降低，因此导致振荡部4的振荡频率降低。另外，例如，当基准电阻Rst的电阻值因某种原因而变小时，基准电流Iref变大，所以从电压-电流转换部2输出后输入到电压生成部3的电流(在此为电流N·Iref)也变大，电容C1的电压(充电电压)Vb也变大，因此导致振荡部4的振荡频率增大。
因此，即使特意以在电压生成部3中根据来自电压-电流转换部2的输入电流和振荡部4的振荡频率生成电压(在此为电压Vc)、将所生成的电压输入到振荡部(振荡电路部)、并以与之相应的频率使振荡部4振荡的方式实现振荡频率F的稳定化，当基准电阻Rst的电阻值因某种原因发生变动时，振荡频率F也会发生变动。因此，重要的是尽可能排除基准电阻Rst的电阻值的变动原因。于是，在本实施方式中，针对形成于半导体芯片CP1的基准电阻Rst进行了各种研究，对此将在后详细说明。
<关于半导体器件的整体构造>
接着，对本实施方式的半导体器件PKG的整体构成进行说明。本实施方式的半导体器件PKG是具有被树脂封固的半导体芯片CP1的半导体器件(半导体封装)。也就是说，本实施方式的半导体器件PKG是将上述半导体芯片CP1进行了树脂封固的树脂封固型的半导体器件(半导体封装)。以下，对半导体器件PKG的具体构成进行说明。
图4是本实施方式的半导体器件PKG的剖视图，图5是本实施方式的半导体器件PKG的俯视图(平面图)，图6是本实施方式的半导体器件PKG的仰视图(平面图)，图7是本实施方式的半导体器件PKG的俯视透视图(俯视图)。此外，图7示出了透视封固树脂部MR时的半导体器件PKG的上面侧的俯视透视图。另外，图5～7的A1-A1线的位置处的半导体器件PKG的剖面与图4大致对应。
图4～图7所示的本实施方式的半导体器件PKG具有：半导体芯片CP1、支承或搭载半导体芯片CP1的芯片焊盘(芯片搭载部)DP、由导电体形成的多条引线LD、将多条引线LD与半导体芯片CP1表面的多个焊盘电极PD分别电连接的多条接合导线BW、和将它们封固的封固树脂部MR。
封固树脂部(封固部、封固树脂、封固体)MR例如由热固性树脂材料等的树脂材料等构成，也可以包含填料等。例如，能够使用包含填料的环氧树脂等来形成封固部MR。除环氧类的树脂以外，基于实现低应力化等的理由，也可以将例如添加了苯酚类固化剂、硅橡胶以及填料等的联苯类的热固性树脂用作封固部MR的材料。通过封固树脂部MR，半导体芯片CP1、引线LD以及接合导线BW被封固，在电气以及机械方面受到保护。封固树脂部MR的与其厚度交叉的平面形状(外形形状)为例如矩形(四边形)状，也可以使该矩形(平面矩形)的角带圆角。
半导体芯片CP1的与其厚度交叉的平面形状为矩形(四边形)，例如如下制造，即：在由单晶硅等构成的半导体衬底(半导体晶片)的主面形成了各种半导体元件或半导体集成电路之后，通过切割
(dicing)等将半导体衬底分离成各半导体芯片而制造出。在半导体芯片CP1内内置有上述振荡电路OS。
在半导体芯片CP1的一个主面、且也作为半导体元件形成侧的主面的主面(表面、上表面)11a，形成有多个焊盘电极(焊盘(bondingpad)、电极、端子)PD。半导体芯片CP1的各焊盘电极PD与在半导体芯片CP1的内部或表层部分形成的半导体元件或半导体集成电路电连接。此外，在半导体芯片CP1中，将焊盘电极PD的形成侧的主面称为正面11a，将与焊盘电极PD的形成侧的正面11a相反一侧的主面称为半导体芯片CP1的背面11b。多个焊盘电极PD沿半导体芯片CP1的正面11a的周边而配置。
半导体芯片CP1以使半导体芯片CP1的正面11a面向上方的方式搭载(配置)于芯片焊盘DP的上表面上，半导体芯片CP1的背面11b经由粘接材料(粘晶材料、接合材料)12而粘接(接合)并固定于芯片焊盘DP的上表面。粘接材料12能够根据需要使用导电性或绝缘性的粘接材料。另外，半导体芯片CP1被封固在封固树脂部MR内，不从封固树脂部MR露出。
引线(引线部)LD由导电体构成，优选由铜(Cu)或铜合金等金属材料构成。各引线LD由引线LD中的位于封固树脂部MR内的部分即内引线部、和引线LD中的位于封固树脂部MR外的部分即外引线部构成，外引线部从封固树脂部MR的侧面突出到封固树脂部MR外。多条引线LD在半导体芯片CP1的周围配置成使各引线LD的一个端部(内引线部的前端部)与半导体芯片CP1相对。
相邻的引线LD的内引线部之间被构成封固树脂部MR的材料填充。半导体芯片CP1的正面11a的各焊盘电极PD经由作为导电性连接部件的接合导线BW与各引线LD的内引线部电连接。也就是说，各接合导线BW的两端中的一个端部与半导体芯片CP1的各焊盘电极PD连接，另一个端部与各引线LD的内引线部的上表面连接。接合导线BW是用于将半导体芯片CP1的焊盘电极PD与引线4电连接的导电性的连接部件，更特定的是导电性的导线，优选由金(Au)线或铜(Cu)线等的金属细线构成。接合导线BW被封固在封固树脂部MR内，不从封固树脂部MR露出。
各引线LD的外引线部被弯曲加工成使外引线部的端部附近的下表面比封固树脂部MR的下表面位于稍下方。引线LD的外引线部作为半导体器件CP1的外部连接用端子部(外部端子)发挥作用。
在芯片焊盘DP上一体地形成有多条悬垂引线13，该悬垂引线13是为了在制造半导体器件PKG时将芯片焊盘DP保持在半导体器件PKG制造用的引线框(的框架)上而设置的。
各悬垂引线13通过与芯片焊盘DP相同的材料与芯片焊盘DP一体地形成，各悬垂引线13的一端与芯片焊盘DP一体地形成(连结、连接)，向芯片焊盘DP的外方(在平面上远离芯片焊盘DP的方向)延伸，在封固树脂部MR内延伸，直到与芯片焊盘DP连结侧的相反侧的端部到达封固树脂部MR的侧面(优选封固树脂部MR的平面矩形的角部)。
另外，引线LD与芯片焊盘DP以及悬垂引线13分离，不是一体形成的。然而，如果在相同的引线框上设置引线LD、芯片焊盘DP以及悬垂引线13来制造半导体器件PKG，则半导体器件PKG的制造容易。因此，引线LD、芯片焊盘DP以及悬垂引线13优选通过相同的材料形成，由此，能够在相同的引线框上设置引线LD、芯片焊盘DP以及悬垂引线13来制造半导体器件PKG，半导体器件PKG的制造变得容易。从高导热性、高导电性、成本以及易于加工的观点出发，芯片焊盘DP、引线LD以及悬垂引线13优选通过金属材料来形成，特别优选的是，通过铜(Cu)或铜合金这样的以铜(Cu)为主体的金属材料来形成。
半导体器件PKG例如能够通过下述这样来制造。
即，准备具有芯片焊盘DP以及多条引线LD的引线框(未图示)。在该引线框上，各引线LD与引线框的框架一体地连结，另外，芯片焊盘DP经由悬垂引线13与引线框的框架一体地连结。然后，在引线框的芯片焊盘DP上经由粘接材料12粘接固定半导体芯片CP1(晶片焊接工序)。然后，将半导体芯片CP1的多个焊盘电极PD与引线框的多条引线LD经由多条接合导线BW进行电连接(导线接合工序)。然后，形成封固半导体芯片CP1、芯片焊盘DP、多条引线LD以及多条接合导线BW的封固树脂部MR(模塑工序或树脂封固工序)。然后，在将引线LD从引线框的框架切离之后(此时，从封固树脂部MR突出部分的悬垂引线13也被切断)，对从封固树脂部MR突出的引线LD的外引线部进行弯曲加工，由此，能够制造出上述半导体器件PKG。
另外，在本实施方式中，对半导体器件PKG是QFP(QuadFlatPackage：四方扁平封装)方式的半导体器件(半导体封装)的情况进行了说明，但只要是对半导体芯片CP1进行了树脂封固的树脂封固型的半导体器件(半导体封装)，就可以使半导体器件PKG为其他方式的半导体器件(半导体封装)。例如，也可以使半导体器件PKG为与QFP方式相同地使用引线框而制造的的半导体器件(半导体封装)的QFN(QuadFlatNon-leadedpackage：四方无引脚扁平封装)方式、SOP(SmallOutlinePackage：小引出线封装)方式、或者DIP(DualInlinePackage：双列直插式封装)方式。另外，也可以使半导体器件PKG为使用布线衬底而制造的树脂封固型的半导体器件(半导体封装)，此时，例如，可以为BGA(BallGridArray：球栅阵列)方式或LGA(LandGridArray：网格栅阵列)方式。在BGA方式或LGA方式的情况下，半导体芯片CP1在被晶片焊接于布线衬底上之后进行树脂封固，通过与上述封固树脂部MR相当的封固树脂部覆盖半导体芯片CP1。
<关于半导体芯片的构造>
接着，对本实施方式的半导体芯片CP1的构造进行具体说明。
图8是本实施方式的半导体芯片CP1的要部剖视图。本实施方式的半导体芯片CP1是具有电阻元件(基准电阻Rst1)以及MISFET(MetalInsulatorSemiconductorFieldEffectTransistor：金属绝缘半导体场效应晶体管)元件的半导体器件。
如图8所示，构成本实施方式的半导体芯片CP1的半导体衬底SUB，由具有例如1～10Ωcm左右的比电阻的p型单晶硅等构成。
半导体衬底SUB具有形成有ISFET(MetalInsulatorSemiconductorFieldEffectTransistor：金属绝缘半导体场效应晶体管)的区域即MISFET形成区域1A和形成有基准电阻Rst1的区域即基准电阻形成区域1B。图8中示出了MISFET形成区域1A以及基准电阻形成区域1B的要部剖视图。在图8中，为了便于理解，将MISFET形成区域1A以及基准电阻形成区域1B彼此邻接地示出，但半导体衬底SUB的MISFET形成区域1A以及基准电阻形成区域1B的实际位置关系，能够根据需要进行变更。另外，在图8中，对MISFET形成区域1A示出了形成有p沟道型MISFET的区域，但实际上，在MISFET形成区域1A不仅可以形成p沟道型MISFET，也可以形成n沟道型MISFET。
如图8所示，在半导体衬底SUB的主面形成有元件分离区域21。元件分离区域21由埋入在形成于半导体衬底SUB的主面的元件分离槽(槽)21a中的绝缘体(绝缘膜、例如氧化硅等)构成，能够通过STI(ShallowTrenchIsolation：浅槽隔离)法来形成。
从半导体衬底SUB的主面到预定深度的范围内形成有n型阱(n型半导体区域)NW。n型阱NW形成在MISFET形成区域1A的半导体衬底SUB(由元件分离区域21规定的激活区域)。在基准电阻形成区域1B，遍及整个区域地形成有元件分离区域21。
在MISFET形成区域1A内，在半导体衬底SUB的主面形成有MISFETQ1，在基准电阻形成区域1B内，在半导体衬底SUB的主面形成有基准电阻(基准电阻元件)Rst。
对形成于MISFET形成区域1A的MISFETQ1的具体构成进行说明。
MISFETQ1的栅电极GE在MISFET形成区域1A隔着栅极绝缘膜23形成于n型阱NW上。栅极绝缘膜23是作为在MISFET形成区域1A形成的MISFETQ1的栅极绝缘膜发挥作用的绝缘膜。栅电极GE例如由多晶硅膜形成，导入杂质而具有低电阻率。在栅电极GE的侧壁上形成有由氧化硅、氮化硅膜或它们的层叠膜等构成的侧壁隔膜(侧壁、侧壁绝缘膜、sidewallspacer)SWS。在n型阱NW内形成有MISFETQ1的源极/漏极用的p型半导体区域SD。MISFETQ1的源极/漏极用的p型半导体区域SD也可以为LDD(LightlyDopedDrain：轻掺杂漏极)构造。
另外，在此，虽然示出了在MISFET形成区域1A形成的MISFETQ1是p沟道型的MISFET的情况，但也可以使各区域的导电型反过来，使在MISFET形成区域1A形成的MISFETQ1为n沟道型的MISFET。另外，也可以在MISFET形成区域1A形成p沟道型的MISFET以及n沟道型的MISFET这双方、即形成CMISFET(ComplementaryMetalInsulatorSemiconductorFieldEffectTransistor：互补型金属绝缘半导体场效应晶体管)。
接着，对形成于基准电阻形成区域1B的基准电阻Rst的具体构成进行说明。
基准电阻Rst通过作为电阻体发挥作用的导电体图案(导体图案、导电体膜图案、电阻体)CDP而形成，如后所述，基准电阻Rst通过多个导电体图案(电阻体)CDP而形成。
导电体图案CDP是被图案化的导电体膜，在本实施方式中，导电体图案CDP是硅膜图案(优选多晶硅膜图案)。也就是说，在本实施方式中，导电体图案CDP优选由多晶硅(polysilicon)构成，通过导入杂质来调整电阻率。在基准电阻形成区域1B内，作为硅膜图案的导电体图案CDP形成在元件分离区域21上，并与半导体衬底SUB电绝缘。另外，在作为硅膜图案的导电体图案CDP的侧壁上，形成有侧壁隔膜SWS。关于导电体图案CDP的形状等，将在后详细说明。
在MISFET形成区域1A中的p型半导体区域SD以及栅电极GE的表面(上表面)、和基准电阻形成区域1B中的作为硅膜图案的导电体图案CDP的表面(上表面)的一部分(后述的与插塞(plug)PG1的底部连接的区域)，也能够形成金属硅化物层(省略图示)。由此，能够使扩散电阻和接触电阻低电阻化，另外能够规定作为硅膜图案的导电体图案CDP的电阻元件区域。该金属硅化物层能够通过自对准硅化物(Salicide：SelfAlignedSilicide)工艺等来形成。
在半导体衬底SUB上以覆盖栅电极GE以及导电体图案CDP的方式形成有绝缘膜(层间绝缘膜)31。绝缘膜31例如由氮化硅膜和比其厚的氧化硅膜的层叠膜(氮化硅膜在下层侧)等构成，绝缘膜31的上表面被平坦化成其高度在MISFET形成区域1A和基准电阻形成区域1B大致一致。
在绝缘膜31中形成有接触孔(开口部、贯通孔、连接孔)CNT，在接触孔CNT内形成(埋入)有导电性的插塞(连接用导体部、导电性插塞)PG1。插塞PG1通过导电性阻挡膜(例如钽膜、氮化钽膜或它们的层叠膜)和主导电体膜形成，其中，导电性阻挡膜形成于接触孔CNT的底部以及侧壁上，主导电体膜以埋入接触孔CNT内的方式形成于导电性阻挡膜上，且由钨(w)膜等构成，为了简化附图，在图8中没有区分导电性阻挡膜和主导电体膜地示出插塞PG1。接触孔CNT以及埋入该接触孔CNT的插塞PG1，形成于MISFET形成区域1A的p型半导体区域SD以及栅电极GE上、和基准电阻形成区域1B的导电体图案CDP上等。
在埋有插塞PG1的绝缘膜31上，形成有例如由氧化硅膜等构成的绝缘膜(层间绝缘膜)32，在形成于绝缘膜32的布线槽(开口部)内形成有作为第1层布线的布线(布线层、第1布线层)M1。
布线M1由在形成于绝缘膜32的布线槽的底部以及侧壁上形成的导电性阻挡膜(例如钽膜、氮化钽膜或它们的层叠膜)和以埋入布线槽内的方式形成于导电性阻挡膜上的铜的主导电体膜形成，为了简化附图，在图8中，不区分导电性阻挡膜和主导电体膜地作为布线M1示出。布线M1经由插塞PG1与MISFET形成区域1A的p型半导体区域SD、栅电极GE、基准电阻形成区域1B的导电体图案CDP等电连接。
布线M1通过大马士革(damascene)技术(在此为单大马士革技术)来形成，但作为其他方式，也可以通过被图案化的导电体膜(例如钨布线或铝布线)来形成。
在埋有布线M1的绝缘膜32上，从下依次形成有绝缘膜(层间绝缘膜)33以及绝缘膜(层间绝缘膜)34。作为第2层布线的布线(第2布线层)M2，通过向形成于绝缘膜34的布线槽内以及向通孔(viahole)(VIA孔、穿孔、贯穿孔)内埋入导电体膜而形成，其中，通孔形成于该布线槽的底部的绝缘膜33中。也就是说，布线M2一体地形成有在绝缘膜34的布线槽内形成的布线部分和在绝缘膜33的通孔内形成的插塞部分(连接部)。另外，与布线M1同样，布线M2也由在布线槽和通孔的底部及侧壁上形成的导电性阻挡膜(例如钽膜、氮化钽膜或它们的层叠膜)和以埋入布线槽及通孔内的方式形成在导电性阻挡膜上的铜的主导电体膜而形成，为了简化附图，图8中不区分导电性阻挡膜和主导电体膜地示出为布线M2。
布线M2通过大马士革技术(在此为双大马士革技术)来形成，但作为其他方式，也能够通过单大马士革技术形成布线M2。另外，也能够通过被图案化的导电体膜(例如钨布线或铝布线)形成布线M2。
在埋有布线M2的绝缘膜33、34上，还形成有上层的绝缘膜以及布线(埋入布线)，在此省略其图示以及说明。此外，在本实施方式以及以下的实施方式2～4中，布线(包括布线M1、M2以及后述的布线M3)是由金属材料形成的金属布线。
<关于半导体芯片的制造方法>
接着，参照附图对本实施方式的半导体芯片CP1的制造工序的一例进行说明。图9～图14是本实施方式的半导体芯片CP1的制造工序中的要部剖视图，示出了与上述图8对应的区域的剖面。
首先，如图9所示，准备由具有例如1～10Ωcm左右的比电阻的p型单晶硅等构成的半导体衬底(半导体晶片)SUB。形成有本实施方式的半导体芯片CP1的半导体衬底SUB，如上所述，具有形成MISFETQ1的区域即MISFET形成区域1A和形成基准电阻Rst的区域即基准电阻形成区域1B。并且，在半导体衬底SUB的主面，通过例如STI(ShallowTrenchIsolation)法等形成由绝缘体(埋入槽中的绝缘体)构成的元件分离区域21。
也就是说，在通过蚀刻等在半导体衬底SUB的主面形成了元件分离槽(槽)21a之后，将由氧化硅(例如通过HDP-CVD(HighDensityPlasma-CVD)而形成的硅氧化膜)等构成的绝缘膜以填埋元件分离槽21a的方式形成在半导体衬底SUB上。然后，通过使用CMP(ChemicalMechanicalPolishing：化学机械研磨)法等对该绝缘膜进行研磨，除去元件分离槽21a外部的不必要的绝缘膜，并且在元件分离槽21a内余留绝缘膜，由此能够形成由填埋元件分离槽21a的绝缘膜(绝缘体)构成的元件分离区域21。
通过元件分离区域21规定半导体衬底SUB的激活区域。在MISFET形成区域1A中的由元件分离区域21规定的激活区域，如后述那样形成MISFETQ1。在基准电阻形成区域1B，遍及整个区域地形成元件分离区域21。
接着，如图10所示，从半导体衬底SUB的主面到预定深度的范围内形成n型阱(n型半导体区域)NW。n型阱NW能够通过将例如磷(P)或砷(As)等n型杂质离子注入到半导体衬底SUB等而形成，n型阱NW形成在MISFET形成区域1A。
接着，在通过使用了例如氟化氢(HF)水溶液的湿式蚀刻等将半导体衬底SUB的表面清洗(洗净)之后，在半导体衬底SUB的表面(MISFET形成区域1A的n型阱NW的表面)形成由氧化硅膜等构成的绝缘膜23。在MISFET形成区域1A形成的绝缘膜23是形成于MISFET形成区域1A的MISFET的栅极绝缘膜用的绝缘膜，能够通过例如热氧化法等来形成。
接着，在半导体衬底SUB的主面的整个面上(即在包含绝缘膜23及元件分离区域21上的区域上)，形成(堆叠)例如多晶硅膜(掺杂质的多晶硅膜)24这样的导电性材料膜(导电体膜、硅膜)。该多晶硅膜24在成膜时或成膜后导入杂质而成为低电阻的半导体膜(导电性材料膜)。多晶硅膜24的厚度(堆叠膜厚)能够为例如100～250nm左右。另外，多晶硅膜24也能够通过成膜后的热处理使成膜时的非晶硅膜变成多晶硅膜。
接着，使用光刻法以及干式蚀刻法对多晶硅膜24进行图案化，由此，如图11所示，形成栅电极GE和基准电阻Rst用的导电体图案CDP。在本实施方式中，栅电极GE以及导电体图案CDP分别由被图案化的多晶硅膜24构成。
其中，栅电极GE在MISFET形成区域1A隔着绝缘膜23形成于n型阱NW上。也就是说，栅电极GE在MISFET形成区域1A形成于n型阱NW的表面的绝缘膜23上。另外，多结晶导电体图案CDP在基准电阻形成区域1B形成于元件分离区域21上。
接着，如图12所示，在栅电极GE的侧壁上和导电体图案CDP的侧壁上形成侧壁隔膜SWS。侧壁隔膜SWS能够通过如下方式形成：例如在半导体衬底SUB上堆叠氧化硅膜、氮化硅膜或它们的层叠膜并通过RIE(ReactiveIonEtching：反应性离子蚀刻)法等对该氧化硅膜、氮化硅膜或它们的层叠膜进行各向异性蚀刻。
在形成侧壁隔膜SWS之后，通过离子注入等形成MISFET形成区域1A的p型半导体区域SD。另外，为了形成LDD构造，也可以在形成侧壁隔膜SWS之前进行离子注入。
如此，在MISFET形成区域1A，作为场效应晶体管形成了p沟道型的MISFETQ1，得到图12的构造。
接着，通过自对准硅化物工艺，在MISFET形成区域1A中的p型半导体区域SD及栅电极GE的表面(上表面)、和基准电阻形成区域1B中的作为硅膜图案的导电体图案CDP的表面(上表面)的一部分(后面与插塞PG1的底部连接的区域)，形成金属硅化物层(省略图示)。
接着，如图13所示，在半导体衬底SUB上形成绝缘膜31。也就是说，以覆盖栅电极GE以及导电体图案CDP的方式，在半导体衬底SUB上形成绝缘膜31。绝缘膜31例如由相对较薄的氮化硅膜和其上的相对较厚的氧化硅膜的层叠膜等构成。也能够使绝缘膜31为氧化硅膜的单体膜等。绝缘膜31能够作为层间绝缘膜发挥作用。在形成绝缘膜31之后，通过CMP处理等使绝缘膜31的上表面平坦化。
接着，将使用光刻法在绝缘膜31上形成的光致抗蚀剂膜(未图示)作为蚀刻掩模对绝缘膜31进行干式蚀刻，由此，在p型半导体区域SD、栅电极GE以及导电体图案CDP的上部等形成接触孔CNT。在接触孔CNT的底部，露出例如p型半导体区域SD、栅电极GE以及导电体图案CDP的一部分等。
接着，在接触孔CNT内形成插塞PG1。为了形成插塞PG1，例如在包括接触孔CNT内部的绝缘膜31上形成导电性阻挡膜(例如钽膜、氮化钽膜或它们的层叠膜)之后，将由钨(w)膜等构成的主导电体膜以填埋接触孔CNT的方式形成在导电性阻挡膜上。然后，通过CMP法或蚀刻法等除去绝缘膜31上的不必要的主导电体膜以及导电性阻挡膜，从而形成插塞PG1。
接着，如图14所示，在埋有插塞PG1的绝缘膜31上形成绝缘膜32，在绝缘膜32形成布线槽(开口部)，在绝缘膜32的布线槽(开口部)内形成布线M1。
为了形成布线M1，例如在绝缘膜32中形成布线槽后，在包括绝缘膜32的布线槽(开口部)内部在内的绝缘膜32上形成导电性阻挡膜(例如钽膜、氮化钽膜或它们的层叠膜)，然后将由铜(Cu)膜等构成的主导电体膜以填埋布线槽的方式形成在导电性阻挡膜上。然后，通过CMP法等除去绝缘膜32上的不必要的主导电体膜以及导电性阻挡膜，由此能够形成布线M1。
接着，在埋有布线M1的绝缘膜32上，从下依次形成绝缘膜33以及绝缘膜34，并形成绝缘膜34的布线槽和绝缘膜33的通孔，在绝缘膜34的布线槽以及绝缘膜33的通孔内形成布线M2。
为了形成布线M2，例如在绝缘膜34以及绝缘膜33中形成布线槽以及通孔后，在包括绝缘膜34、33的布线槽以及通孔的内部在内的绝缘膜34上形成导电性阻挡膜(例如钽膜、氮化钽膜或它们的层叠膜)，然后将由铜(Cu)膜等构成的主导电体膜以填埋布线槽以及通孔的方式形成在导电性阻挡膜上。然后，通过CMP法等除去绝缘膜34上的不必要的主导电体膜以及导电性阻挡膜，从而能够形成布线M2。
在埋有布线M2的绝缘膜34、33上，进而同样地形成绝缘膜以及布线，在此省略其图示及说明。
<关于基准电阻的构造>
接着，对在基准电阻形成区域1B形成的基准电阻Rst的更具体的构造(构成)进行说明。
图15～图17是本实施方式的半导体芯片CP1的要部俯视图，示出了与上述基准电阻形成区域1B相同的区域。图15～图17中，图15中示出了导电体图案CDP、接触孔CNT、插塞PG1以及布线M1的平面布局，其他的构成省略图示。图16中示出了导电体图案CDP、接触孔CNT以及插塞PG1的平面布局，其他的构成省略图示。图17中示出了导电体图案CDP、接触孔CNT、插塞PG1以及布线M1的平面布局，其他的构成省略图示，但关于导电体图案CDP以虚线来表示。此外，插塞PG1由于埋入在接触孔CNT内，因此在平面观察时，接触孔CNT和插塞PG1处于相同的位置。
另外，图18以及图19是本实施方式的半导体芯片CP1的要部剖视图，示出了上述基准电阻形成区域1B的剖视图。图18以及图19中，图18与图15的A2-A2线的剖面对应，图19与图15的A3-A3线的剖面对应。此外，上述图8所示的基准电阻形成区域1B的剖视图是与图15的A4-A4线的剖面大致相当的剖视图。
在基准电阻形成区域1B中，如图15～图17等所示，在Y方向上延伸的多个(多条)导电体图案CDP，在X方向上以预定的间隔(优选等间隔)排列。该多个导电体图案CDP是分别独立的图案。在此，X方向和Y方向是相互交叉的方向，优选是相互垂直的方向。
如图15～图19所示，在Y方向上延伸的各导电体图案CDP的两端的上部，形成有上述接触孔CNT，埋入在该接触孔CNT中的插塞PG1，与上述布线M1中的布线M1a电连接。也就是说，各导电体图案CDP的端部经由填埋接触孔CNT的导电性的插塞PG1与布线M1a电连接。该布线M1a是用于将在Y方向延伸并在X方向排列的多个导电体图案CDP串联连接的布线，以跨设于在X方向上相邻的2个导电体图案CDP的端部彼此的方式在X方向上延伸。
导电体图案CDP优选线状的图案，导电体图案CDP在Y方向上的尺寸L1(图示于图16)比导电体图案CDP在X方向上的尺寸L2(图示于图16)大(即L1＞L2)。更优选的是导电体图案CDP在Y方向上的尺寸L1为导电体图案CDP在X方向上的尺寸L2的10倍以上(即L1≥L2×10)。
分别在Y方向上延伸的多个导电体图案CDP，经由埋入于接触孔CNT1的插塞PG1和布线M1a串联连接。具体说明连接关系如下。
图15～图17中图示了10条导电体图案CDP，从图的右侧起依次称为第1条导电体图案CDP、第2条导电体图案CDP、第3条导电体图案CDP、......、第10条导电体图案CDP。
第1条导电体图案CDP的端部(图16上侧的端部)和在X方向上与该端部相邻的第2条导电体图案CDP的端部(图16上侧的端部)，经由埋入于接触孔CNT(在这些端部上形成的接触孔CNT)的插塞PG1和布线M1a而电连接。第2条导电体图案CDP的另一端部(图16下侧的端部)和在X方向上与该端部相邻的第3条导电体图案CDP的端部(图16下侧的端部)，经由埋入于接触孔CNT(在这些端部上形成的接触孔CNT)的插塞PG1和布线M1a而电连接。第3条导电体图案CDP的另一端部(图16上侧的端部)和在X方向上与该端部相邻的第4条导电体图案CDP的端部(图16上侧的端部)，经由埋入于接触孔CNT(在这些端部上形成的接触孔CNT)的插塞PG1和布线M1a而电连接。第4条导电体图案CDP的另一端部(图16下侧的端部)和在X方向上与该端部相邻的第5条导电体图案CDP的端部(图16下侧的端部)，经由埋入于接触孔CNT(在这些端部上形成的接触孔CNT)的插塞PG1和布线M1a而电连接。重复同样的连接关系直到第10条导电体图案CDP，虽然进一步省略了图示，但第11条以后的导电体图案CDP，也重复同样的连接关系。
如此，分别在Y方向上延伸的多个导电体图案CDP，经由埋入于接触孔CNT的插塞PG1和布线M1a而串联连接，从而形成基准电阻Rst。也就是说，基准电阻Rst通过将分别独立的多个导电体图案CDP经由埋入于接触孔CNT的插塞PG1和布线(布线层)M1(具体而言是布线M1a)串联连接而形成。
构成基准电阻Rst的多个导电体图案CDP能够分别视为电阻体，连接多个作为电阻体的导电体图案CDP，形成基准电阻Rst。该电阻体的延伸方向能够视为与导电体图案CDP的延伸方向相同的Y方向。因此，将在Y方向上延伸的多个导电体图案CDP连接(更特定的是串联连接)来形成基准电阻Rst，相当于将在Y方向上延伸的多个电阻体(与导电体图案CDP对应的电阻体)连接(更特定的是串联连接)来形成基准电阻Rst。
另外，连接多个导电体图案CDP(即多个电阻体)形成基准电阻Rst，优选的是将全部导电体图案CDP(电阻体)串联连接来形成基准电阻Rst，但也可以以串联连接为主体并将一部分导电体图案CDP(电阻体)并列连接而由此形成基准电阻Rst。但是，如果将用于形成基准电阻Rst的多个导电体图案CDP(即多个电阻体)全部串联连接来形成基准电阻Rst，则能够减少导电体图案CDP的条数，能够降低配置基准电阻Rst所需的面积，因此能够实现半导体芯片CP1的小面积化。半导体芯片CP1的小面积化关系到将半导体芯片CP1树脂封固而成的半导体器件(对应于半导体器件PKG)的小型化。
<关于半导体芯片中的基准电阻的配置>
图20是半导体芯片CP1的平面图(俯视图)，示出半导体芯片CP1的正面11a侧。此外，如上述图1所示，在半导体芯片CP1的正面11a的周边部，沿着四条边(边S1、S2、S3、S4)配置(排列)有多个焊盘电极PD，但图20中省略了焊盘电极PD的图示。
半导体芯片CP1的平面形状为四边形，优选为长方形(也包含正方形)。将构成半导体芯片CP1的四边形(长方形)的平面形状的4条边称为边S1、S2、S3、S4。边S1与边S3彼此相对，边S2与边S4彼此相对(更特定的是边S1与边S3互相平行，边S2与边S4互相平行)。另外，边S1与边S2、S4交叉(更特定的是垂直)，边S2与边S1、S3交叉(更特定的是垂直)，边S3与边S2、S4交叉(更特定的是垂直)，边S4与边S1、S3交叉(更特定的是垂直)。因此，半导体芯片CP1的正面11a的四条边与边S1、S2、S3、S4对应。
虽然上述基准电阻Rst形成在半导体芯片CP1内，但如上所述，重要的是尽可能排除基准电阻Rst的电阻值的变动原因。然而，在将半导体芯片CP1树脂封固而成的树脂封固型的半导体器件(半导体封装)PKG中，因将半导体芯片CP1树脂封固而导致在半导体芯片CP1中应力。
具体而言，在将半导体芯片CP1树脂封固而成的树脂封固型的半导体器件PKG中，封固半导体芯片CP1的填充树脂(对应于上述封固树脂部MR)的热膨胀系数比构成半导体芯片CP1的半导体衬底(对应于上述半导体衬底SUB)的热膨胀系数大。例如，相对于单晶硅衬底(对应于上述半导体衬底SUB)的热膨胀系数为3.5ppm/℃左右，填充树脂(对应于上述封固树脂部MR)的热膨胀系数为8～15ppm/℃左右。在制造半导体器件PKG时的填充工序(树脂封固工序)中，向封固树脂部MR形成用的模具的型腔内注入树脂材料之后(此时半导体芯片CP1配置在型腔内)，使所注入的树脂材料固化，从而形成封固树脂部MR。向模具的型腔内注入并固化时的树脂材料的温度例如为150～200℃左右的高温，在树脂材料固化后(形成封固树脂部MR后)，降低(冷却)到室温。该冷却时的封固树脂部MR的收缩量比半导体芯片CP1的收缩量大(这是由于封固树脂部MR和半导体芯片CP1的热膨胀系数不同而导致的)，所以对半导体芯片CP1施加应力(特别是压缩应力)。因此，在将半导体芯片CP1树脂封固而成的树脂封固型的半导体器件(半导体封装)PKG中，因对半导体芯片CP1进行了树脂封固而导致在半导体芯片CP1中产生应力。
当对半导体芯片CP1施加应力时，由于该应力，内置于半导体芯片CP1的基准电阻Rst的电阻值有可能发生变动。这是因为：当构成基准电阻Rst的导电体图案CDP因应力而变形时，由该变形引起电阻值发生变动。
于是，本发明人对如下情况进行了研究：即使在半导体芯片CP1上产生了应力，也尽可能使构成基准电阻Rst的导电体图案CDP不受该应力的影响。
图21是表示对在半导体芯片CP1中产生的应力进行模拟而得到的结果的曲线图。此外，在图21的曲线图中，示出了沿着图20中的虚线41的位置上的应力，图21的曲线图的横轴对应于沿着虚线41的位置的自半导体芯片CP1的正面11a的中心CT1离开的距离，图21的曲线图的纵轴对应于在沿着虚线41的位置产生的应力。在此，虚线41对应于连接半导体芯片CP1的正面11a的中心CT1与边S1的中心(中央)的线。另外，在图21的曲线图中，以四边形标记示出的σx对应于与边S1平行的方向(也与半导体芯片CP1的正面11a平行的方向)的应力，以棱形标记示出的σy对应于与边S1垂直的方向(与半导体芯片CP1的正面11a平行的方向)的应力。
从图21的曲线图可知，关于沿着图20中的虚线41的位置上的应力，与边S1垂直的方向的应力σy比与边S1平行的方向的应力σx小(即|σx|＞|σy|)。此外，在半导体芯片CP1中产生的应力是压缩应力(应力值为负值)，但在本实施方式以及以下的实施方式2～4中，“应力小”的意思是“应力的绝对值小”。
图22与图20同样是半导体芯片CP1的平面图(俯视图)，示出了半导体芯片CP1的正面11a侧，将半导体芯片CP1的正面11a假设分成4个区域RG1、RG2、RG3、RG4来表示。
在图22中，线42是连接边S1的一端(对应于由边S1和边S2形成的角部)与半导体芯片CP1的正面11a的中心CT1而成的线，线43是连接边S1的另一端(对应于由边S1和边S4形成的角部)和半导体芯片CP1的正面11a的中心CT1而成的线。另外，线44是连接边S3的一端(对应于由边S2和边S3形成的角部)和半导体芯片CP1的正面11a的中心CT1而成的线，线45是连接边S3的另一端(对应于由边S3和边S4形成的角部)和半导体芯片CP1的正面11a的中心CT1而成的线。此外，线42也可以视为连接边S2的一端(对应于由边S1和边S2形成的角部)和半导体芯片CP1的正面11a的中心CT1而成的线，线44也可以视为连接边S2的另一端(对应于由边S2和边S3形成的角部)和半导体芯片CP1的正面11a的中心CT1而成的线。另外，线43也可以视为连接边S4的一端(对应于由边S1和边S4形成的角部)和半导体芯片CP1的正面11a的中心CT1而成的线，线45也可以视为连接边S4的另一端(对应于由边S3和边S4形成的角部)和半导体芯片CP1的正面11a的中心CT1的线。
并且，区域RG1是由边S1、线42和线43包围的区域(平面区域)，区域RG2是由边S2、线42和线44包围的区域(平面区域)，区域RG3是由边S3、线44和线45包围的区域(平面区域)，区域RG4是由边S4、线43和线45包围的区域(平面区域)。这4个区域RG1、RG2、RG3、RG4是将半导体芯片CP1的正面11a虚拟地划分后的区域，各区域RG1、RG2、RG3、RG4之间实际上并没有形成边界。
另外，从另一个角度来看，通过连接半导体芯片CP1的正面11a的4个角部(长方形的正面11a的4个角部)和正面11a的中心CT1而成的线42、43、44、45，使半导体芯片CP1的正面11a被分成4个区域RG1、RG2、RG3、RG4。区域RG1、RG2、RG3、RG4中，区域RG1是与边S1相接的区域，区域RG2是与边S2相接的区域，区域RG3是与边S3相接的区域，区域RG4是与边S4相接的区域。
将图21的曲线图的应力趋向适用于各区域RG1、RG2、RG3、RG4，各区域RG1、RG2、RG3、RG4中的应力如下。即，在区域RG1中，与边S1垂直的方向的应力σy比与边S1平行的方向的应力σx小(即|σx|＞|σy|)。另外，在区域RG2中，与边S2垂直的方向的应力σy比与边S2平行的方向的应力σx小(即|σx|＞|σy|)。另外，在区域RG3中，与边S3垂直的方向的应力σy比与边S3平行的方向的应力σx小(即|σx|＞|σy|)。另外，在区域RG4中，与边S4垂直的方向的应力σy比与边S4平行的方向的应力σx小(即|σx|＞|σy|)。
考虑这样的应力分布，在本实施方式中，针对内置于半导体芯片CP1的基准电阻Rst，对其配置进行了如下研究。图23与图21同样是半导体芯片CP1的平面图(俯视图)，示出了半导体芯片CP1的正面11a侧，将半导体芯片CP1的正面11a虚拟地分成4个区域RG1、RG2、RG3、RG4来表示。
也如图23所示，在半导体芯片CP1中，在基准电阻Rst形成(配置)于区域RG1的情况下，使构成基准电阻Rst的上述导电体图案CDP的延伸方向即上述Y方向为与边S1垂直的方向。另外，在半导体芯片CP1中，将基准电阻Rst形成(配置)于区域RG2的情况下，使构成基准电阻Rst的上述导电体图案CDP的延伸方向即上述Y方向为与边S2垂直的方向。在半导体芯片CP1中，将基准电阻Rst形成(配置)于区域RG3的情况下，使构成基准电阻Rst的上述导电体图案CDP的延伸方向即上述Y方向为与边S3垂直的方向。在半导体芯片CP1中，将基准电阻Rst形成(配置)于区域RG4的情况下，使构成基准电阻Rst的上述导电体图案CDP的延伸方向即上述Y方向为与边S4垂直的方向。如此设定是因为以下的理由。
为了使构成基准电阻Rst的导电体图案CDP尽可能不受应力的影响，有效的是使该导电体图案CDP的延伸方向(在此为上述Y方向)为应力小的方向。这是因为：当导电体图案CDP被作用应力时，与剖面方向(垂直于延伸方向(对应于Y方向)的方向)相比，容易在延伸方向(对应于Y方向)上伸缩。也就是说，在导电体图案CDP中，当在剖面方向和延伸方向上作用相同大小的应力时，在剖面方向上不容易伸缩而在延伸方向上容易伸缩。在区域RG1中，如上所述，由于与边S1垂直的方向的应力σy比与边S1平行的方向的应力σx小(即|σx|＞|σy|)，所以通过设构成基准电阻Rst的上述导电体图案CDP的延伸方向即上述Y方向为与边S1垂直的方向(对应于应力小的方向)，能够减小导电体图案CDP受到的应力的影响(导电体图案CDP的变形)。另一方面，若不同于本实施方式而在区域RG1中使构成基准电阻Rst的上述导电体图案CDP的延伸方向即上述Y方向为与边S1平行的方向(对应于应力大的方向)，则导电体图案CDP受应力的影响(导电体图案CDP的变形)增大，基准电阻Rst的电阻值容易变动。如此，在半导体芯片CP1中，将基准电阻Rst形成(配置)于区域RG1的情况下，通过使构成基准电阻Rst的上述导电体图案CDP的延伸方向即上述Y方向为与边S1垂直的方向(对应于应力小的方向)，能够减小导电体图案CDP受应力的影响，能够抑制或防止因应力导致基准电阻Rst的电阻值发生变动。
关于区域R2、R3、R4，能够与区域RG1同样地进行考虑。即，在半导体芯片CP1中，将基准电阻Rst形成(配置)于区域RG2的情况下，通过使构成基准电阻Rst的上述导电体图案CDP的延伸方向即上述Y方向为与边S2垂直的方向(对应于应力小的方向)，能够减小导电体图案CDP受应力的影响，能够抑制或防止因应力导致基准电阻Rst的电阻值发生变动。另外，在半导体芯片CP1中，将基准电阻Rst形成(配置)于区域RG3的情况下，通过使构成基准电阻Rst的上述导电体图案CDP的延伸方向即上述Y方向为与边S3垂直的方向(对应于应力小的方向)，能够减小导电体图案CDP受应力的影响，能够抑制或防止因应力导致基准电阻Rst的电阻值发生变动。另外，在半导体芯片CP1中，将基准电阻Rst形成(配置)于区域RG4的情况下，通过使构成基准电阻Rst的上述导电体图案CDP的延伸方向即上述Y方向为与边S4垂直的方向(对应于应力小的方向)，能够减小导电体图案CDP受应力的影响，能够抑制或防止因应力导致基准电阻Rst的电阻值发生变动。
此外，由于上述那样Y方向与上述X方向垂直，所以若使Y方向为与边S1垂直的方向，则上述X方向成为与边S1平行的方向，若使Y方向为与边S2垂直的方向，则上述X方向成为与边S2平行的方向，若使Y方向为与边S3垂直的方向，则上述X方向成为与边S3平行的方向，若使Y方向为与边S4垂直的方向，则上述X方向成为与边S4平行的方向。
另外，在设计半导体芯片CP1时，将半导体芯片CP1中的基准电阻Rst的配置位置和构成基准电阻Rst的导电体图案CDP(电阻体)的延伸方向(对应于上述Y方向)如上述那样相关联地进行设计。
如此，虽然在半导体芯片CP1内形成基准电阻Rst，但由于对该基准电阻Rst的配置位置和构成基准电阻Rst的导电体图案CDP(电阻体)的延伸方向(对应于上述Y方向)的关系如上述那样进行的研究，所以能够减小导电体图案CDP受应力的影响，能够抑制或防止因应力导致基准电阻Rst的电阻值发生变动。由此，能够提高将具有振荡电路的半导体芯片CP1树脂封固而成的半导体器件(对应于上述半导体器件PKG)的性能。这在以下的实施方式2～4中也是同样的。
另外，从上述图21的曲线图也可知，在半导体芯片CP1的正面11a的外周部，与外周部以外的区域相比，应力大。也就是说，在半导体芯片CP1的正面11a，应力在外周部特别大。为了抑制或防止因应力导致基准电阻Rst的电阻值发生变动，希望避开应力大的位置来配置基准电阻Rst。因此，基准电阻Rst优选形成(配置)于与各边S1、S2、S3、S4距离0.1mm以上的位置处。也就是说，在将基准电阻Rst形成(配置)于区域RG1的情况下，基准电阻Rst优选形成(配置)于与边S1距离0.1mm以上的位置。另外，在将基准电阻Rst形成(配置)于区域RG2的情况下，基准电阻Rst优选形成(配置)于与边S2距离0.1mm以上的位置。另外，在将基准电阻Rst形成(配置)于区域RG3的情况下，基准电阻Rst优选形成(配置)于与边S3距离0.1mm以上的位置。另外，在将基准电阻Rst形成(配置)于区域RG4的情况下，基准电阻Rst优选形成(配置)于与边S4距离0.1mm以上的位置。
图24与上述图21以及图23同样是半导体芯片CP1的平面图(俯视图)，示出了半导体芯片CP1的正面11a侧，虽然是平面图，但为了易于观察图，对与各边S1、S2、S3、S4距离0.1mm以内的区域RG5标注阴影来表示。在图24中，没有标注阴影的区域RG6对应于与各边S1、S2、S3、S4距离0.1mm以上的区域RG6。这2个区域RG5、RG6是虚拟地分开的区域，各区域RG5、RG6之间实际上并没有形成边界。
如上所述，基准电阻Rst优选形成(配置)于与各边S1、S2、S3、S4距离0.1mm以上的位置，这在图24中对应于将基准电阻Rst形成(配置)于区域RG6而非区域RG5。在半导体芯片CP1中，由于特别容易产生应力的是区域RG5，所以在区域RG5不形成(配置)基准电阻Rst，而在与区域RG5相比应力比较小的区域RG6形成(配置)基准电阻Rst，从而能够可靠地抑制或防止因应力导致基准电阻Rst的电阻值发生变动。由此，能够可靠地提高将具有振荡电路的半导体芯片CP1树脂封固而成的半导体器件(对应于上述半导体器件PKG)的性能。这在以下的实施方式2～4中也是同样的。
另外，如上述图21的曲线图所示，关于沿着图20中的虚线41的位置上的应力，无论是与边S1平行的方向的应力σx还是与边S1垂直的方向的应力σy，都是应力在半导体芯片CP1的正面11a的外周部(对应于上述区域RG5)大。另一方面，当着眼于半导体芯片CP1的正面11a的外周部以外的区域(对应于上述区域RG6)时，关于沿着图20中的虚线41的位置上的应力，如果是在上述区域RG6内，则相对于与边S1平行的方向的应力σx大致恒定，与边S1垂直的方向的应力σy随着远离中心CT1而减小。
如上所述，通过使构成基准电阻Rst的导电体图案CDP的延伸方向即上述Y方向为与边S1垂直的方向，虽然能够抑制或防止与边S1平行的方向的应力σx的影响，但在该情况下，还是受到了与边S1垂直的方向的应力σy的影响。因此，为了尽可能减小与边S1垂直的方向的应力σy的影响，有效的是将基准电阻Rst形成(配置)在与边S1垂直的方向的应力σy尽可能小的区域。
于是，更优选的是在图25所示的区域RG7形成(配置)基准电阻Rst。图25与上述图21、图23以及图24同样是半导体芯片CP1的平面图(俯视图)，示出了半导体芯片CP1的正面11a侧，虽然是平面图，但为了易于观察图而在区域RG7标注阴影。区域RG7是虚拟地进行区分的区域，区域RG7与其他区域之间实际上并没有形成边界。
在此，区域RG7是上述区域RG6中的与连接上述线42的中心和上述线43的中心而成的线46相比更靠边S1侧、与连接上述线42的中心和上述线44的中心而成的线47相比更靠边S2侧、与连接上述线44的中心和上述线45的中心而成的线48相比更靠边S3侧、与连接上述线43的中心和上述线45的中心而成的线49相比更靠边S4侧的区域。在该区域RG7加上由线46、线47、线48和线49包围的区域RG8，对应于上述区域RG6。
因此，在将基准电阻Rst形成(配置)于区域RG1的情况下，将基准电阻Rst形成(配置)于区域RG7，对应于将基准电阻Rst形成(配置)于区域RG1中的与边S1距离0.1mm以上的位置且与连接上述线42的中心和上述线43的中心而成的线46相比更靠边S1侧的位置。另外，在将基准电阻Rst形成(配置)于区域RG2的情况下，将基准电阻Rst形成(配置)于区域RG7，对应于将基准电阻Rst形成(配置)于区域RG2中的与边S2距离0.1mm以上的位置且与连接上述线42的中心和上述线44的中心而成的线47相比更靠边S2侧的位置。另外，在将基准电阻Rst形成(配置)于区域RG3的情况下，将基准电阻Rst形成(配置)于区域RG7，对应于将基准电阻Rst形成(配置)于区域RG3中的与边S3距离0.1mm以上的位置且与连接上述线44的中心和上述线45的中心而成的线48相比更靠边S3侧的位置。另外，在将基准电阻Rst形成(配置)于区域RG4的情况下，将基准电阻Rst形成(配置)于区域RG7，对应于将基准电阻Rst形成(配置)于区域RG4中的与边S4距离0.1mm以上的位置且与连接上述线43的中心和上述线45的中心而成的线49相比更靠边S4侧的位置。
相对于应力σx在区域RG7和区域RG8大致相同(恒定)，应力σy在区域RG7比在区域RG8小。因此，不在与区域RG7相比应力σy大的区域RG8形成(配置)基准电阻Rst，而通过在与区域RG8相比应力σy小的区域RG7形成(配置)基准电阻Rst，能够减小作用于构成基准电阻Rst的上述导电体图案CDP上的应力σy，能够更可靠地抑制或防止因应力导致基准电阻Rst的电阻值发生变动。由此，能够更可靠地提高将具有振荡电路的半导体芯片CP1树脂封固而成的半导体器件(对应于上述半导体器件PKG)的性能。这在以下的实施方式2～4中也是同样的。
<变形例>
接着，对本实施方式1的第1变形例进行说明。
图26是本实施方式的第1变形例的半导体器件(半导体芯片CP1)的要部俯视图，是与上述图15对应的图，示出了与上述图15～图17相同的区域(与上述基准电阻形成区域1B对应的区域)。
上述图15～图19的情况和图26(第1变形例)的情况，在以下方面不同。
即，在上述图15～图19的情况下，在X方向上以预定的间隔排列有多个在Y方向上延伸的导电体图案CDP，在X方向上相邻的导电体图案CDP彼此是互相分离的独立的图案(孤立图案)，将X方向上相邻的导电体图案CDP彼此电连接的是布线M1a。与此相对，在图26(第1变形例)的情况下，虽然在X方向上以预定的间隔排列有多个在Y方向上延伸的导电体图案CDP，但在X方向上相邻的导电体图案CDP彼此不是互相分离的独立的图案(孤立图案)。并且，在X方向上相邻的导电体图案CDP彼此通过与导电体图案CDP一体(与导电体图案CDP同层)地形成的连接部CDP2串联连接而电连接。
更具体地说明图26(第1变形例)的情况如下。
图26中图示了10条导电体图案CDP，从图的右侧起依次称为第1条导电体图案CDP、第2条导电体图案CDP、第3条导电体图案CDP、......、第10条导电体图案CDP。
第1条导电体图案CDP的端部(图26的上侧的端部)和在X方向上与该端部相邻的第2条导电体图案CDP的端部(图26的上侧的端部)，通过与第1条和第2条导电体图案CDP一体形成的连接部CDP2相连而电连接。第2条导电体图案CDP的另一端部(图26的下侧的端部)和在X方向上与该端部相邻的第3条导电体图案CDP的端部(图26的下侧的端部)，通过与第2条和第3条导电体图案CDP一体形成的连接部CDP2相连而电连接。第3条导电体图案CDP的另一端部(图26的上侧的端部)和在X方向上与该端部相邻的第4条导电体图案CDP的端部(图26的上侧的端部)，通过与第3条和第4条导电体图案CDP一体形成的连接部CDP2相连而电连接。第4条导电体图案CDP的另一端部(图26的下侧的端部)和在X方向上与该端部相邻的第5条导电体图案CDP的端部(图26的下侧的端部)，通过与第4条和第5条导电体图案CDP一体形成的连接部CDP2相连而电连接。重复同样的连接关系直到第10条导电体图案CDP，虽然进一步省略了图示，但第11条以后的导电体图案CDP，也重复同样的连接关系。连接部CDP2是通过相同工序与导电体图案CDP形成于同层的导电体图案，在X方向上延伸。即，以Y方向上延伸的导电体图案CDP、X方向上延伸的连接部CDP2、Y方向上延伸的导电体图案CDP、X方向上延伸的连接部CDP2……的顺序连续地相连，形成基准电阻RSt。连接部CDP2，由于与导电体图案CDP一体地形成，所以通过与导电体图案CDP相同的材料(更特定的是上述多晶硅膜24)来形成。
即，上述图15～图19的情况和图26(第1变形例)的情况的相同之处在于：在X方向上以预定的间隔排列有多个在Y方向上延伸的导电体图案CDP，连接(更特定的是串联连接)它们而形成基准电阻Rst。但是，在上述图15～图19的情况下，Y方向上延伸的导电体图案CDP彼此通过作为与导电体图案CDP不同层的导电体图案的布线M1a而连接(电连接)，另一方面，在图26(第1变形例)的情况下，Y方向上延伸的导电体图案CDP彼此通过作为与导电体图案CDP同层的导电体图案的连接部CDP2而连接(电连接)。在这一点上两者(图15～图19的情况和图26的情况)不同。
如上所述，由于使导电体图案CDP的延伸方向即Y方向为应力小的方向(应力σy的方向)而不是应力大的方向(应力σx的方向)，因此，能够抑制或防止因应力导致基准电阻Rst的电阻值发生变动。这是因为：基准电阻Rst的电阻值主要由在Y方向上延伸的多个导电体图案CDP来规定，将在Y方向上延伸的多个导电体图案CDP彼此连接的上述布线M1a或上述连接部CDP2的电阻成分，与在Y方向上延伸的导电体图案CDP的电阻值相比足够小。例如，若在X方向上延伸的连接部CDP2的电阻值比在Y方向上延伸的导电体图案CDP的电阻值大，则在X方向上延伸的连接部CDP2的电阻值会由于应力σx的影响而发生变动，因此有可能无法抑制基准电阻Rst的电阻值发生变动。
因此，优选使上述布线M1a或上述连接部CDP2的电阻值与在Y方向上延伸的导电体图案CDP的电阻值相比充分小。从该观点出发，将在X方向上相邻的导电体图案CDP彼此连接的上述布线M1a或上述连接部CDP2的电阻(电阻值)，优选为导电体图案CDP的电阻(电阻值)的1/10以下。即，连接2条导电体图案CDP的1条上述布线M1a或上述连接部CDP2的电阻(电阻值)，优选为1条导电体图案CDP的电阻(电阻值)的1/10以下。由此，在X方向上延伸的布线M1a或连接部CDP2的电阻值即使由于应力σx的影响而发生了变动，也难以对基准电阻Rst的电阻值产生影响，能够更可靠地抑制或防止因应力导致的基准电阻Rst的电阻值的变动。这在以下的实施方式2～4中也是同样的。但是，在后述的实施方式2、3中，与上述布线M1a对应的是后述的布线M2a。
此外，在图26(第1变形例)的情况下，通过使连接部CDP2在X方向上的尺寸L3(图示于图26)为导电体图案CDP在Y方向上的尺寸L1(图示于图26)的1/10以下(即L3≤L1/10)，能够使将在X方向上相邻的导电体图案CDP彼此连接的连接部CDP2的电阻为导电体图案CDP的电阻的1/10以下。进而，通过将连接部CDP2的宽度(布线宽度、Y方向的尺寸)W2设定得比导电体图案CDP的宽度(布线宽度、X方向的尺寸)W1大(宽)(即W2＞W1)，能够进一步减小连接部CDP2的影响。另一方面，在上述图15～图19的情况下，由于布线M1a的电阻率比导电体图案CDP的电阻率小，所以能够容易地使将在X方向上相邻的导电体图案CDP彼此连接的布线M1a的电阻为导电体图案CDP的电阻的1/10以下。
在图26(第1变形例)的情况下，也能够得到与上述图15～图19的情况基本相同的效果，但图26(第1变形例)的情况和上述图15～图19的情况，能够分别取得以下独自的效果。
即，在上述图15～图19的情况下，由于将在Y方向上延伸的多个导电体图案CDP彼此连接的是布线M1a，所以容易使在X方向上延伸的布线M1a的电阻值比导电体图案CDP的电阻值小。因此，由于容易减小在基准电阻Rst中所占的布线M1a的电阻成分，所以在抑制或防止因应力导致的基准电阻Rst的电阻值的变动这一方面更为有利。
另一方面，在图26(第1变形例)的情况下，由于将在Y方向上延伸的多个导电体图案CDP彼此连接的是与导电体图案CDP同层的连接部CDP2，所以容易在导电体图案CDP的上方穿过布线M1a以外的布线M1。因此，能够提高布线的设计自由度。
也能够组合上述图15～图19的情况和图26(第1变形例)的情况，将其作为本实施方式1的第2变形例来说明。
图27以及图28是本实施方式的第2变形例的半导体器件(半导体芯片CP1)的要部俯视图，示出了与上述图15～图17相同的区域(与上述基准电阻形成区域1B对应的区域)。图27是与上述图15对应的图，示出了导电体图案CDP、接触孔CNT、插塞PG1以及布线M1的平面布局，其他的构成省略图示。图28是与上述图16对应的图，示出了导电体图案CDP、接触孔CNT以及插塞PG1的平面布局，其他的构成省略图示。另外，图29是图27的A2-A2线的剖视图，是与上述图18对应的图，图30是图27的A3-A3线的剖视图，是与上述图19对应的图。
图27～图30(第2变形例)的情况，与组合上述图15～图19的情况和图26(第1变形例)的情况对应。也就是说，虽然在X方向上以预定的间隔排列有多个在Y方向上延伸的导电体图案CDP，但在图27～图30(第2变形例)的情况下，同时存在有将在X方向上相邻的导电体图案CDP彼此通过布线M1a连接(电连接)的情况(地方)、和将在X方向上相邻的导电体图案CDP彼此通过与导电体图案CDP一体(与导电体图案CDP同层)形成的连接部CDP2连接(电连接)的情况(地方)。
例如，更具体地说明图27及图28如下。
图27中图示了10条导电体图案CDP，从图的右侧起依次称为第1条导电体图案CDP、第2条导电体图案CDP、第3条导电体图案CDP、......、第10条导电体图案CDP。
第1条导电体图案CDP的端部(图27的上侧的端部)和在X方向上与该端部相邻的第2条导电体图案CDP的端部(图27的上侧的端部)，通过与第1条和第2条导电体图案CDP一体形成的连接部CDP2相连而电连接。第2条导电体图案CDP的另一端部(图27的下侧的端部)和在X方向上与该端部相邻的第3条导电体图案CDP的端部(图27的下侧的端部)，经由埋入于接触孔CNT(在这些端部上形成的接触孔CNT)的插塞PG1和布线M1a而电连接。第3条导电体图案CDP的另一端部(图27的上侧的端部)和在X方向上与该端部相邻的第4条导电体图案CDP的端部(图27的上侧的端部)，通过与第3条和第4条导电体图案CDP一体形成的连接部CDP2相连而电连接。第4条导电体图案CDP的另一端部(图27的下侧的端部)和在X方向上与该端部相邻的第5条导电体图案CDP的端部(图27的下侧的端部)，经由埋入于接触孔CNT(在这些端部上形成的接触孔CNT)的插塞PG1和布线M1a而电连接。重复同样的连接关系直到第10条导电体图案CDP，虽然进一步省略了图示，但第11条以后的导电体图案CDP，也重复同样的连接关系。连接部CDP2和布线M1a的构成已在上述进行了说明，因此在此省略其说明。
上述图15～图19的情况、图26(第1变形例)的情况、和图27～图30(第2变形例)的情况，共同之处在于：在X方向上以预定的间隔排列有多个在Y方向上延伸的导电体图案CDP，连接它们(更特定的是串联连接)而形成基准电阻Rst。但是，在图27～图30(第2变形例)的情况下，在Y方向上延伸的导电体图案CDP彼此，通过作为与导电体图案CDP不同层的导电体图案的布线M1a和作为与导电体图案CDP同层的导电体图案的连接部CDP2而串联连接(电连接)。在这样的情况下，通过上述那样对基准电阻Rst的配置和/或方向(导电体图案CDP的延伸方向)进行研究，也能够抑制或防止因应力导致的基准电阻Rst的电阻值的变动。
(实施方式2)
图31是本实施方式的半导体芯片CP1的要部剖视图，与上述实施方式1的上述图8对应。
本实施方式2与上述实施方式1的主要不同之处在于，构成基准电阻Rst的导电体图案CDP的材料和形成有导电体图案CDP的层。即，在上述实施方式1中，构成基准电阻Rst的导电体图案CDP是硅膜图案(更特定的是多晶硅膜图案)，而在本实施方式中，构成基准电阻Rst的导电体图案CDP是金属膜图案。另外，在上述实施方式1中，导电体图案CDP与栅电极GE形成于同层，而在本实施方式中，导电体图案CDP形成在第2布线层(形成有布线M2的层)与第3布线层(形成有布线M3的层)之间。以下，主要说明与上述实施方式1的不同之处。
在本实施方式中，构成基准电阻Rst的导电体图案CDP不是形成为硅膜图案(被图案化的硅膜)而是形成为金属膜图案(被图案化的金属膜)。因此，如图31所示，在基准电阻形成区域1B中，在栅电极GE的同层没有形成导电体图案CDP，随之也没有形成与上述图8的导电体图案CDP(硅膜图案)连接的插塞PG1以及布线M1a。除此以外，图31的绝缘膜31之下的构成(包含绝缘膜31、形成于绝缘膜31的接触孔CNT以及插塞PG1)，与上述实施方式1同样，因此在此省略其说明，对绝缘膜31之上的上层构造进行说明。
如图31所示，在埋有插塞PG1的绝缘膜31上形成有作为第1层布线的布线(布线层、第1布线层)M1。在图31中图示了：在埋有插塞PG1的绝缘膜31上形成布线M1用的导电体膜之后，使用光刻技术以及干式蚀刻技术对该导电体膜图案形成，从而形成布线M1。因此，在图31中，布线M1由被图案化的导电体膜构成，例如是钨布线或铝布线。作为其他方式，也能够使布线M1与上述实施方式1同样地为大马士革布线。
在绝缘膜31上以覆盖布线M1的方式形成有例如由氧化硅膜等构成的绝缘膜(层间绝缘膜)51，在绝缘膜51上形成有布线(第2布线层)M2。在图31中图示了：在绝缘膜51上形成布线M2用的导电体膜之后，使用光刻技术以及干式蚀刻技术对该导电体膜进行图案形成，从而形成布线M2。因此，在图31中，布线M2由被图案化的导电体膜构成，例如是铝布线。作为其他方式，也能够使布线M2与上述实施方式1同样地为大马士革布线。
在绝缘膜51上以覆盖布线M2的方式形成有例如由氧化硅膜等构成的绝缘膜(层间绝缘膜)52，在绝缘膜52上形成有导电体图案CDP。在绝缘膜52上形成导电体图案CDP用的导电体膜之后，使用光刻技术以及干式蚀刻技术对该导电体膜进行图案形成，从而能够形成导电体图案CDP。导电体图案CDP形成在基准电阻形成区域1B。
另外，在上述实施方式1中，通过将导电体图案CDP与栅电极GE形成在同层，在导电体图案CDP的侧壁上形成了侧壁隔膜SWS，而在本实施方式中，由于导电体图案CDP形成于栅电极GE的上层(具体而言是布线M2与布线M3之间的层)，所以在导电体图案CDP的侧壁上没有形成侧壁隔膜SWS。
在绝缘膜52上以覆盖导电体图案CDP的方式形成有例如由氧化硅膜等构成的绝缘膜(层间绝缘膜)53，在绝缘膜53上形成有布线(第3布线层)M3。在图31中图示了：在绝缘膜53上形成布线M3用的导电体膜之后，使用光刻技术以及干式蚀刻技术对该导电体膜进行图案形成，从而形成布线M3。因此，在图31中，布线M3由被图案化的导电体膜构成，例如是铝布线。作为其他方式，也能够使布线M3为大马士革布线。
在布线M1与布线M2之间的绝缘膜51上形成有通孔(开口部、贯通孔、连接孔、throughhole)SH2，在通孔SH2内形成(埋入)有导电性的插塞(连接用导体部、导电性插塞)PG2。插塞PG2能够通过与上述插塞PG1同样的方法来形成。插塞PG2的上部与布线M2连接，插塞PG2的下部与布线M1连接，通过该插塞PG2，能够将插塞PG2上的布线M2与插塞PG2下的布线M1电连接。
在布线M3与布线M2之间的绝缘膜52、53上形成有贯通绝缘膜52、53的通孔(开口部、贯通孔、连接孔、throughhole)SH3，在通孔SH3内形成(埋入)有导电性的插塞(连接用导体部、导电性插塞)PG3。插塞PG3能够通过与上述插塞PG1、PG2同样的方法来形成。插塞PG3的上部与布线M3连接，插塞PG3的下部与布线M2连接，通过该插塞PG3，能够将插塞PG3上的布线M3和插塞PG3下的布线M2电连接。
在导电体图案CDP与布线M2(更特定的是布线M2a)之间的绝缘膜52上形成有贯通绝缘膜52的通孔(开口部、贯通孔、连接孔、throughhole)SH4，在通孔SH4内形成(埋入)有导电性的插塞(连接用导体部、导电性插塞)PG4。插塞PG4能够通过与上述插塞PG、PG1、PG2、PG3同样的方法来形成。插塞PG4的上部与导电体图案CDP连接，插塞PG4的下部与布线M2连接，通过该插塞PG4，能够将插塞PG4上的导电体图案CDP与插塞PG4下的布线M2电连接。
在绝缘膜53上以覆盖布线M3的方式形成有例如由氧化硅膜等构成的绝缘膜(层间绝缘膜)54。在绝缘膜54上进而形成有上层的布线以及绝缘膜，但在此省略其图示以及说明。
本实施方式与上述实施方式1不同的是构成基准电阻Rst的导电体图案CDP的材料。也就是说，在上述实施方式1中，构成基准电阻Rst的导电体图案CDP是硅膜图案，而在本实施方式中，构成基准电阻Rst的导电体图案CDP是金属膜图案，由金属膜(被图案化的金属膜)形成。
此外，在本申请中，所谓金属或金属膜是表示金属导电的导电体或导电体膜，不仅包含单体的金属(纯金属)和/或合金，还包含表示金属导电的金属化合物(氮化金属、碳化金属等)。因此，本实施方式中的导电体图案CDP是表示金属导电的导电体图案。
作为本实施方式的导电体图案CDP，优选高熔点金属(也称为难熔金属(refractorymetal))。此外，在此所说的高熔点金属也包含高熔点金属化合物。在此，具体举例适合作为导电体图案CDP使用的金属材料，能够举出Mo(钼)、MoN(氮化钼)、MoC(碳化钼)、MoNC(碳氮化钼)、MoSi(硅化钼)、Ti(钛)、TiN(氮化钛)、TiC(碳化钛)、TiNC(碳氮化钛)、TiSi(硅化钛)。另外，具体举例适合作为导电体图案CDP使用的其他金属材料，能够举出W(钨)、WN(氮化钨)、WC(碳化钨)、WNC(碳氮化钨)、WSi(硅化钨)、Ta(钽)、TaN(氮化钽)、TaC(碳化钽)、TaNC(碳氮化钽)、TaSi(硅化钽)。另外，举例适合作为导电体图案CDP使用的其他金属材料，能够举出Ru(钌)、RuN(氮化钌)、RuC(碳化钌)、RuNC(碳氮化钌)、RuSi(硅化钌)、Co(钴)、CoSi(硅化钴)、Ni(镍)、NiSi(硅化镍)、NiPtSi(镍铂硅化物)。在这些材料中，作为用于导电体图案CDP的金属材料，特别优选的是钨(w)、氮化钛(TiN)或氮化钽(TaN)，当将它们用作导电体图案CDP的材料时，不仅在基准电阻Rst的特性方面良好，而且是在半导体器件的制造中使用的材料，因此使用时的限制少，另外，制造装置等的新投入资金少就可实现，易于采用。
在本实施方式中，能够使导电体图案CDP为单层构造(由一层金属膜形成的构造)或层叠构造(多个金属膜层叠而成的构造)。另外，在导电体图案CDP使用钨(W)的情况下，由于钨(W)膜与层间绝缘膜的紧密贴合性低，所以优选在钨(W)膜与层间绝缘膜之间形成氮化钛(TiN)膜作为防脱膜，在该情况下，通过氮化钛(TiN)膜和氮化钛(TiN)膜上的钨(W)膜的层叠膜形成导电体图案CDP。
图32及图33是本实施方式的半导体芯片CP1的要部俯视图，示出了基准电阻形成区域1B的相同区域。其中，图32是与上述实施方式1的图15对应的图，示出了导电体图案CDP、通孔SH4、插塞PG4以及布线M2的平面布局，其他的构成省略图示。图33是与上述实施方式1的图16对应的图，示出了导电体图案CDP、通孔SH4以及插塞PG4的平面布局，其他的构成省略图示。另外，图34及图35是本实施方式的半导体芯片CP1的要部剖视图，示出了基准电阻形成区域1B的剖视图。其中，图34对应于图32的A2-A2线的剖面，图35对应于图32的A3-A3线的剖面。此外，上述图31所示的基准电阻形成区域1B的剖视图是与图32的A4-A4线的剖面大致相当的剖视图。
将图32与上述图15进行比较、另外将图33与上述图16进行比较可知，对于上述实施方式1和本实施方式而言，导电体图案CDP的平面形状和位置关系相同。也就是说，在基准电阻形成区域1B中，如图32及图33等所示，在X方向上以预定的间隔(优选等间隔)排列有在Y方向上延伸的多个(多条)导电体图案CDP，该多个导电体图案CDP是分别独立的图案。
但是，在上述实施方式1中，在X方向上相邻的导电体图案CDP彼此通过插塞PG1以及布线M1a而连接(电连接)，而在本实施方式中，如图32～图35所示，在X方向上相邻的导电体图案CDP彼此通过插塞PG4以及布线M2a而连接(电连接)。也就是说，取代在上述实施方式1中与导电体图案CDP连接的插塞PG1，在本实施方式中使用与导电体图案CDP连接的插塞PG4，取代上述实施方式1的布线M1a，在本实施方式中使用布线M2a。在此，布线M2a是布线M2中的用于将导电体图案CDP彼此连接的布线。
具体进行说明，如图32～图35所示，在Y方向上延伸的各导电体图案CDP的两端的下部，形成有上述通孔SH4，埋入该通孔SH4的插塞PG4与上述布线M2中的布线M2a电连接。也就是说，各导电体图案CDP的端部经由填埋通孔SH4的导电性的插塞PG4与布线M2a电连接。该布线M2a是用于将在Y方向上延伸且在X方向上排列的多个导电体图案CDP串联连接的布线，以跨设于在X方向上相邻的2个导电体图案CDP的端部彼此的方式在X方向上延伸。分别在Y方向上延伸的多个导电体图案CDP，经由埋入通孔SH4的插塞PG4和布线M2a而串联连接。
如此，在本实施方式中，分别在Y方向上延伸的多个导电体图案CDP，经由埋入于通孔SH4的插塞PG4和布线M2a而串联连接，形成基准电阻Rst。也就是说，将分别独立的多个导电体图案CDP经由埋入于通孔SH4的插塞PG4和布线(布线层)M2(具体而言是布线M2a)串联连接，从而形成基准电阻Rst。
除了取代插塞PG1以及布线M1a而通过插塞PG4以及布线M2a连接(更特定的是串联连接)多个导电体图案CDP以外，构成基准电阻Rst的多个导电体图案CDP的连接关系，在上述实施方式1和本实施方式中基本相同，因此在此省略进一步的说明。具体的连接关系，只要将在上述实施方式1(上述图15～图19)的说明中的接触孔CNT、插塞PG1以及布线M1a分别替换成通孔SH4、插塞PG4以及布线M2a即可。
此外，在本实施方式中，对将在X方向上相邻的导电体图案CDP彼此电连接的布线，使用了比导电体图案CDP位于下层的布线M2a，但作为其他方式，对将在X方向上相邻的导电体图案CDP彼此电连接的布线，也可以使用比导电体图案CDP位于上层的布线M3。在该情况下，通孔SH4以及埋入该通孔的插塞PG4不是设置在导电体图案CDP的端部之下，而是设置在导电体图案CDP的端部之上，与该插塞PG4连接与布线M3同层设置且与布线M2a同样的平面图案的布线(取代布线M2a)即可。
在本实施方式中，通过与上述实施方式1同样地对半导体芯片CP1中的基准电阻Rst的配置和/或导电体图案CDP的延伸方向进行的研究，也能够抑制或防止因应力导致基准电阻Rst的电阻值变动，但在本实施方式中，还进一步对构成基准电阻Rst的导电体图案CDP的材料进行了研究。
图36是因应力导致的导电体图案CDP的电阻值的变化的说明图。
图36中示出了构成基准电阻Rst的导电体图案CDP，当将导电体图案CDP的延伸方向(对应于上述Y方向)的尺寸设为导体长L、将导电体图案CDP的与延伸方向垂直方向的剖面面积设为导体剖面面积A、将导电体图案CDP的电阻率设为电阻率ρ、将导电体图案CDP的电阻值设为电阻值R时，导电体图案CDP的电阻的变化率ΔR/R由图36所示的式(1)来近似表示。也就是说，因应力导致的导电体图案CDP的电阻的变化率ΔR/R，由因应力导致的导体长L的变化率ΔL/L、因应力导致的导体剖面面积A的变化率ΔA/A和因应力导致的电阻率ρ的变化率Δρ/ρ来规定。如上述实施方式1所述，通过对半导体芯片CP1中的基准电阻Rst的配置和/或导电体图案CDP的延伸方向进行的研究，能够减小因应力导致的导电体图案CDP的变形率(因导体长L和/或剖面面积A的变化引起的变形率)，由此，能够抑制导电体图案CDP的电阻的变化率ΔR/R。然而，从图36的式(1)也可知，即使抑制了因应力导致的导电体图案CDP的变形，若由于应力导致电阻率ρ变化，则相应地导电体图案CDP的电阻的变化率ΔR/R会增大。因此，为了抑制或防止因应力导致基准电阻Rst的电阻值发生变动，减小因应力导致的电阻率ρ的变化率Δρ/ρ也是重要的。
因应力导致电阻率ρ变化，是压电电阻效果，但压电电阻效果在硅膜图案的情况下比较大而在金属膜图案的情况下非常小。于是，在本实施方式中，通过使构成基准电阻Rst的导电体图案CDP为由金属膜形成的金属膜图案，从而能够抑制或防止因应力导致导电体图案CDP的电阻率ρ发生变化。
也就是说，在本实施方式中，通过使构成基准电阻Rst的导电体图案CDP为金属膜图案，与上述实施方式1相比，能够抑制或防止因应力导致的导电体图案CDP的电阻率的变化，因此能够进一步提高能抑制(防止)因应力导致的基准电阻Rst的电阻值的变动的效果。由此，能够进一步提高将具有振荡电路的半导体芯片CP1树脂封固而成的半导体器件(对应于上述半导体器件PKG)的性能。
另外，在尽可能抑制因应力导致的基准电阻Rst的电阻值的变动这一方面，导电体图案CDP优选由难以因应力发生变形的材料构成。在该观点上，优选由杨氏模量高的金属(或金属化合物)来形成导电体图案CDP，在上述中举出了适合作为导电体图案CDP使用的金属材料的例子，但这些金属材料在该观点上也能够适当使用。
另外，在本实施方式中，对导电体图案CDP形成在第2布线层(形成有布线M2的层)与第3布线层(形成有布线M3的层)之间的情况进行了说明。作为其他方式，也可以在第1布线层(形成有布线M1的层)与第2布线层(形成有布线M2的层)之间设置导电体图案CDP，或者还可以在第3布线层(形成有布线M3的层)与第4布线层(形成有比布线M3更上一层的布线的层)之间设置导电体图案CDP。
即，在本实施方式中，对应于如下情况：在构成半导体芯片CP1的半导体衬底SUB的主面上形成具有多个布线层的多层布线构造，在布线层与布线层之间(层间)设置导电体图案CDP。因此，在本实施方式中，由于导电体图案CDP与布线分别(分层、不同层)设置，所以能够对构成导电体图案CDP的金属材料选择作为构成基准电阻Rst的导电体图案CDP相合适的金属材料，另一方面，能够对构成布线(布线M1、M2、M3等)的金属材料选择作为布线相合适的金属材料。因此，基准电阻Rst和布线的设计变得容易。另外，也有利于提高电特性。另外，在本实施方式中，由于导电体图案CDP与布线分别(分层、不同层)设置，所以也能够使导电体图案CDP的厚度与布线(布线M1、M2、M3等)的各厚度不同。例如，能够使布线(布线M1、M2、M3等)的各厚度为对降低布线电阻而言充分的厚度，使导电体图案CDP的厚度比布线(布线M1、M2、M3等)的各厚度薄，从而能够降低构成基准电阻Rst的多个导电体图案CDP的总延伸距离。因此，能够使基准电阻Rst的配置区域的面积减小，能够实现半导体芯片CP1的小面积化进而实现半导体器件PKG的小型化。
另外，相较于导电体图案CDP，优选使将导电体图案CDP彼此连接的布线M2a为低电阻率(即布线M2a的比电阻比导电体图案CDP的比电阻小)。这是因为：当与导电体图案CDP相比布线M2a为低电阻率时，易于减小布线M2a在基准电阻Rst的电阻值中所占的分量，因此即使在X方向上延伸的布线M2a的电阻值因上述应力σx的影响而发生了变动，也难以对基准电阻Rst的电阻值产生影响，能够更可靠地抑制或防止因应力导致的基准电阻Rst的电阻值的变动。此外，在上述实施方式1中也进行了说明，优选将在X方向上相邻的2个导电体图案CDP彼此连接的1个布线M2a的电阻(电阻值)为1个导电体图案CDP的电阻(电阻值)的1/10以下。
接着，对本实施方式2的变形例进行说明。
图37是本实施方式的变形例(第3变形例)的半导体器件(半导体芯片CP1)的要部俯视图，是与上述图32对应的图。在此，将图37的情况称为第3变形例。此外，将在上述实施方式1中说明的第1变形例(上述图26)应用于本实施方式得到的例子为图37的第3变形例。
上述图32～图35的情况和图37(第3变形例)的情况的不同之处如下。
即，在上述图32～图35的情况下，在X方向上以预定的间隔排列有多个在Y方向上延伸的导电体图案CDP，在X方向上相邻的导电体图案CDP彼此是互相分离的独立的图案(孤立图案)，将在X方向上相邻的导电体图案CDP彼此电连接的是布线M2a。与此相对，在图37(第3变形例)的情况下，虽然在X方向上以预定的间隔排列有多个在Y方向上延伸的导电体图案CDP，但在X方向上相邻的导电体图案CDP彼此不是互相分离的独立的图案(孤立图案)。并且，在X方向上相邻的导电体图案CDP彼此通过与导电体图案CDP一体(与导电体图案CDP同层)形成的连接部CDP2串联相接而电连接。
即，上述图32～图35的情况和图37(第3变形例)的情况的共同之处在于：在X方向上以预定的间隔排列有多个在Y方向上延伸的导电体图案CDP，它们连接(更特定的是串联连接)而形成基准电阻Rst。但是，在上述图32～图35的情况下，在Y方向上延伸的导电体图案CDP彼此，通过作为与导电体图案CDP不同层的导电体图案的布线M2a而连接(电连接)，另一方面，在图37(第3变形例)的情况下，在Y方向上延伸的导电体图案CDP彼此，通过作为与导电体图案CDP同层的导电体图案的连接部CDP2而连接(电连接)。在这一点上两者(图32～图35的情况和图37的情况)不同。
因此，合并导电体图案CDP和连接部CDP2而成的整体图案，在图37(第3变形例)的情况和上述实施方式1中说明的第1变形例(上述图26)的情况中基本相同。
此外，在上述实施方式1的第1变形例中也进行了说明，将在X方向上相邻的2个导电体图案CDP彼此连接起来的1个连接部CDP2的电阻(电阻值)，优选为1个导电体图案CDP的电阻(电阻值)的1/10以下。
在图37(第3变形例)的情况下，也能够得到与上述图32～图35的情况基本相同的效果，但图37(第3变形例)的情况和上述图32～图35的情况能够分别得到以下独自的效果。
即，在上述图32～图35的情况下，由于将在Y方向上延伸的多个导电体图案CDP彼此连接的是布线M2a，所以易于使在X方向上延伸的布线M2a的电阻值比导电体图案CDP的电阻值小。因此，由于易于减小在基准电阻Rst中布线M2a所占的电阻分量，所以在抑制或防止因应力导致的基准电阻Rst的电阻值的变动这一方面更为有利。
另一方面，在图37(第3变形例)的情况下，由于将在Y方向上延伸的多个导电体图案CDP彼此连接的是与导电体图案CDP同层的连接部CDP2，所以易于在导电体图案CDP的下方或上方穿过布线M2a以外的布线M2。因此，能够提高布线设计的自由度。
也能够组合上述图32～图35的情况和图37(第3变形例)的情况，将其作为本实施方式2的另一变形例(第4变形例)来说明。
图38及图39是本实施方式的另一变形例(第4变形例)的半导体器件(半导体芯片CP1)的要部俯视图，示出了与上述图32及图33相同的区域(与上述基准电阻形成区域1B对应的区域)。图38是与上述图32对应的图，示出了导电体图案CDP、通孔SH4、插塞PG4以及布线M2的平面布局，其他的构成省略图示。另外，图39是与上述图33对应的图，示出了导电体图案CDP、通孔SH4以及插塞PG4的平面布局，其他的构成省略图示。在此，将图38～图41的情况称为第4变形例。此外，将在上述实施方式1中说明的第2变形例(上述图27～图30)应用于本实施方式得到的例子，是图38～图41的第4变形例。
图38～图41(第4变形例)的情况，与上述图32～图35的情况和图37(第3变形例)的情况的组合对应。也就是说，虽然在X方向上以预定的间隔排列有多个在Y方向上延伸的导电体图案CDP，但在图38～图41(第4变形例)的情况下，同时存在在X方向上相邻的导电体图案CDP彼此通过布线M2a而连接(电连接)的情况(地方)、和在X方向上相邻的导电体图案CDP彼此通过与导电体图案CDP一体(与导电体图案CDP同层)地形成的连接部CDP2而连接(电连接)的情况(地方)。具体的连接关系，只要将在上述实施方式1的上述第2变形例(上述图27～图30)的说明中的接触孔CNT、插塞PG1以及布线M1a分别替换成通孔SH4、插塞PG4以及布线M2a即可。
上述图32～图35的情况、图37(第3变形例)的情况、和图38～图41(第4变形例)的情况的共同之处在于：在X方向上以预定的间隔排列有多个在Y方向上延伸的导电体图案CDP，它们连接(更特定的是串联连接)而形成基准电阻Rst。但是，在图38～图41(第4变形例)的情况下，在Y方向上延伸的导电体图案CDP彼此，通过作为与导电体图案CDP不同层的导电体图案的布线M2a和作为与导电体图案CDP同层的导电体图案的连接部CDP2而串联连接(电连接)。在这样的情况下，通过如上述那样对基准电阻Rst的配置和/或方向(导电体图案CDP的延伸方向)进行的研究，也能够抑制或防止因应力导致的基准电阻Rst的电阻值的变动。
另外，虽然能够适合作为导电体图案CDP使用的金属材料的例子已在上述进行了说明，但在对导电体图案CDP使用金属硅化物的情况下，也能够使用金属硅化物来作为在上述实施方式1或本实施方式2中使导电体图案CDP为多晶硅膜和该多晶硅膜上的金属硅化物膜(金属硅化物层)的层叠构造。在该情况下，存在如下方法：通过在多晶硅膜上形成金属硅化物膜(例如硅化钼膜或硅化钨膜)之后，对该多晶硅膜和金属硅化物膜的层叠膜进行图案化，从而形成由多晶硅膜和其上的金属硅化物膜的层叠膜构成的导电体图案CDP。另外还存在如下方法：通过自对准硅化物(Salicide：SelfAlignedSilicide)法，形成由多晶硅膜和其上的金属硅化物层(例如硅化钛、硅化钴、硅化镍、或镍铂硅化物)的层叠膜构成的导电体图案CDP。自对准硅化物法是如下方法：通过在多晶硅膜上形成金属膜(金属硅化物形成用的金属膜)之后，利用热处理使多晶硅膜与金属膜反应，从而在多晶硅膜的上层部形成金属硅化物膜(作为多晶硅膜与金属膜的反应层的金属硅化物膜)。此外，在对导电体图案CDP使用金属硅化物时，在使用Ni类的金属硅化物(硅化镍或镍铂硅化物)的情况下，优选使用金属元素与Si的原子比为1：1的金属单硅化物相的金属硅化物。另外，在对导电体图案CDP使用金属硅化物时，在使用Ni类以外的金属硅化物(硅化钼、硅化钨、硅化钛、硅化钴等)的情况下，优选使用金属元素与Si的原子比为1：2的金属二硅化物相(例如硅化钴的情况下记为CoSi2的相)的金属硅化物。
(实施方式3)
图42是本实施方式的半导体芯片CP1的要部剖视图，是与上述实施方式2的上述图31对应的图。
本实施方式3和上述实施方式2的主要不同之处在于形成导电体图案CDP的层。即，在上述实施方式2中，在构成半导体芯片CP1的半导体衬底SUB的主面上，形成有具有多个布线层的多层布线构造，在某一布线层与其他布线层之间(层间)设有导电体图案CDP，而在本实施方式中，在多层布线层中的某一布线层(图42的情况下为布线M1)的同层设有导电体图案CDP。以下，主要说明与上述实施方式2的不同之处。
图42的绝缘膜31以下的构成(包括绝缘膜31和形成于绝缘膜31的接触孔CNT及插塞PG1)，与上述实施方式2同样，因此在此省略其说明，对比绝缘膜31位于上层的构造进行说明。
如图42所示，在埋有插塞PG1的绝缘膜31上形成有作为第1层布线的布线(布线层、第1布线层)M1和导电体图案CDP。导电体图案CDP形成在基准电阻形成区域1B。在埋有插塞PG1的绝缘膜31上形成兼用作布线M1及导电体图案CDP的导电体膜之后，使用光刻技术及干式蚀刻技术对该导电体膜进行图案形成，从而形成布线M1及导电体图案CDP。因此，布线M1及导电体图案CDP由被图案化的导电体膜构成，形成为同层，并由相同材料(金属材料)形成。
在绝缘膜31上以覆盖布线M1的方式形成有例如由氧化硅膜等构成的绝缘膜(层间绝缘膜)51，在绝缘膜51上形成有布线(第2布线层)M2。图42中图示了：在绝缘膜51上形成布线M2用的导电体膜之后，使用光刻技术及干式蚀刻技术对该导电体膜进行图案形成，从而形成布线M2。因此，在图42中，布线M2由被图案化的导电体膜构成，例如是铝布线。作为其他方式，也能够使布线M2与上述实施方式1同样地为大马士革布线。
在布线M1与布线M2之间的绝缘膜51形成有通孔(开口部、贯通孔、连接孔、throughhole)SH2，在通孔SH2内形成(埋入)有导电性的插塞(连接用导体部、导电性插塞)PG2。另外，在导电体图案CDP与布线M2(更特定的是布线M2a)之间的绝缘膜51，也形成有贯通绝缘膜51的通孔SH2，在通孔SH2内形成(埋入)有导电性的插塞PG2。插塞PG2能够通过与上述插塞PG1同样的方法来形成。配置在布线M1与布线M2之间的插塞PG2的上部与布线M2连接，下部与布线M1连接，通过该插塞PG2，能够将插塞PG2上的布线M2与插塞PG2下的布线M1电连接。另外，配置在导电体图案CDP与布线M2(更特定的是布线M2a)之间的插塞PG2的上部与布线M2(更特定的是布线M2a)连接，下部与导电体图案CDP连接，通过该插塞PG2，能够将插塞PG2上的布线M2(更特定的是布线M2a)与插塞PG2下的导电体图案CDP电连接。
在绝缘膜51上以覆盖布线M2的方式形成有例如由氧化硅膜等构成的绝缘膜(层间绝缘膜)52。在绝缘膜52上还形成有上层的布线以及绝缘膜，在此省略其图示以及说明。
图43及图44是本实施方式的半导体芯片CP1的要部俯视图，示出了基准电阻形成区域1B的相同区域。其中，图43是与上述实施方式2的上述图32对应的图，示出了导电体图案CDP、通孔SH2、插塞PG2以及布线M2的平面布局，其他的构成省略图示。图44是与上述实施方式2的上述图33对应的图，示出了导电体图案CDP、通孔SH2以及插塞PG2的平面布局，其他的构成省略图示。另外，图45及图46是本实施方式的半导体芯片CP1的要部剖视图，示出了基准电阻形成区域1B的剖视图。其中，图45与图43的A2-A2线的剖面对应，图46与图43的A3-A3线的剖面对应。此外，上述图42所示的基准电阻形成区域1B的剖视图，是与图43的A4-A4线的剖面大致相当的剖视图。
将图43与上述图32进行比较、另外将图44与上述图33进行比较可知：在上述实施方式2和本实施方式中，关于导电体图案CDP的平面形状和位置关系是同样的。也就是说，在基准电阻形成区域1B中，如图43及图44等所示，在X方向上以预定的间隔(优选等间隔)排列有在Y方向上延伸的多个(多条)导电体图案CDP，该多个导电体图案CDP是分别独立的图案。
但是，在上述实施方式2中，在X方向上相邻的导电体图案CDP彼此通过插塞PG4及布线M3a而连接(电连接)，而在本实施方式中，如图43～图46所示，在X方向上相邻的导电体图案CDP彼此通过插塞PG2及布线M2a而连接(电连接)。也就是说，取代在上述实施方式2中与导电体图案CDP连接的插塞PG4，在本实施方式中使用与导电体图案CDP连接的插塞PG2。即，在本实施方式中，分别在Y方向上延伸的多个导电体图案CDP经由埋入于通孔SH2的插塞PG2和布线M2a而串联连接，从而形成基准电阻Rst。
除了构成基准电阻Rst的导电体图案CDP与布线M1形成于同层以外，构成基准电阻Rst的多个导电体图案CDP的构成与上述实施方式2同样，因此在此省略其重复的说明。另外，除了取代插塞PG4及布线M2a而通过插塞PG2及布线M2a连接(更特定的是串联连接)多个导电体图案CDP以外，构成基准电阻Rst的多个导电体图案CDP的连接关系，在上述实施方式2和本实施方式中基本相同，因此在此省略进一步的说明。具体的连接关系，将在上述实施方式2(上述图32～图35)的说明中的通孔SH4及插塞PG4分别替换成通孔SH2及插塞PG2即可。
另外，在本实施方式中，对导电体图案CDP与布线M1形成于同层的情况进行了说明，但作为其他方式，也能够将导电体图案CDP与布线M1以外的布线层设置于同层。
即，在本实施方式中，与如下情况对应：在构成半导体芯片CP1的半导体衬底SUB的主面上，形成具有多个布线层的多层布线构造，与多层布线构造中的某一布线层同层地设置导电体图案CDP。在本实施方式中，由于导电体图案CDP与布线同层地形成，因此，能够抑制多层布线构造的总层数(或厚度)。另外，由于将导电体图案CDP与布线同层地形成，所以能够通过与布线相同的工序来形成导电体图案CDP，能够抑制半导体器件的制造工序数。
另外，在本实施方式中，导电体图案CDP的材料也能够使用与上述实施方式2同样的材料(金属材料)。由此，与上述实施方式2同样地，在本实施方式中，使构成基准电阻Rst的导电体图案CDP为金属膜图案，由此，与上述实施方式1相比，能够抑制或防止因应力导致的导电体图案CDP的电阻率的变化，因此能够进一步提高抑制(防止)因应力导致的基准电阻Rst的电阻值的变动的效果。
但是，在本实施方式中，由于将相同的导体层用于布线和导电体图案CDP，因此，优选用与布线和导电体图案CDP这两者相合适的材料(金属材料)来形成导电体图案CDP以及与其同层的布线(图42的情况下是布线M1)。从该观点出发，在本实施方式中，更优选的是：将导电体图案CDP以及与其同层的布线(图42的情况下是布线M1)用钨膜来形成，使导电体图案CDP为钨膜图案，使与导电体图案CDP同层的布线(图42的情况下是布线M1)为钨布线。这是因为：钨(w)无论作为导电体图案CDP的材料还是作为布线的材料都是合适的。另外，由于与上层布线相比钨布线更容易适用于下层布线，所以，更为优选的是，如上述图42所示，将导电体图案CDP与布线M1形成于同层，将导电体图案CDP及布线M1用钨膜来形成。
另外，在对导电体图案CDP以及与其同层的布线(图42的情况下是布线M1)使用钨(w)的情况下，由于钨(w)膜与层间绝缘膜的紧密贴合性低，所以更优选的是在钨(W)膜与层间绝缘膜之间形成氮化钛(TiN)膜来作为防脱膜。在该情况下，通过氮化钛(TiN)膜和氮化钛(TiN)膜上的钨(W)膜的层叠膜形成导电体图案CDP以及与其同层的布线(图42的情况下是布线M1)。另外，钨布线可以使用上述实施方式1所述的大马士革布线的构造(即，在对导电体图案CDP以及与其同层的布线使用钨的情况下，也可以对该导电体图案CDP以及与其同层的布线使用大马士革构造)。在该情况下，如下形成大马士革布线(大马士革构造)即可：对导电性阻挡膜使用例如氮化钛膜或钛膜与氮化钛膜的层叠膜，在导电性阻挡膜上形成以埋入布线槽内的方式形成的钨的主导体膜，然后通过CMP法除去不必要的主导体膜以及导电性阻挡膜，由此形成大马士革布线(大马士革构造)。
另外，在本实施方式中，也能够适用上述实施方式2的第3变形例(上述图37)。在该情况下，上述图37所示的导电体图案CDP以及连接部CDP2，与多层布线构造中的某一布线层(图42的情况下是布线M1)同层地形成。
另外，在本实施方式中，也能够适用上述实施方式2的第4变形例(上述图38～图41)。在该情况下，上述图38～图41所示的导电体图案CDP以及连接部CDP2，与多层布线构造中的某一布线层(图42的情况下是布线M1)同层地形成。
(实施方式4)
在本实施方式中，对半导体芯片CP1中的振荡电路区域OS1和基准电阻Rst的配置例进行说明。
图47是半导体芯片(半导体器件)CP1的俯视布局图，与在上述图1中追加了基准电阻Rst和连接基准电阻Rst与振荡电路区域OS1之间的布线(内部布线)61的布局对应，示出了半导体芯片CP1中的振荡电路区域OS1和基准电阻Rst的配置的一例。此外，振荡电路区域OS1，在上述图1和图49中均以实线示出，而关于振荡电路区域OS1以外的电路块(电路区域)、例如RAM区域RAM1、逻辑电路区域LOG1、闪存区域FLA1、AD/DA区域AD1、I/F电路区域IF1以及电源电路区域PC1，在上述图1中以实线示出，与之相对，在图47中为了易于观察图而以虚线示出。另外，在图47中，基准电阻Rst作为多个线状的图案的集合而示意性地表示，图47中，构成基准电阻Rst的多个线状的图案分别与上述导电体图案CDP对应。
在图47中，在振荡电路区域OS1形成有基准电阻Rst以外的上述振荡电路OS，该振荡电路区域OS1配置在半导体芯片CP1的正面11a的中央附近。另一方面，基准电阻Rst配置在上述图25所示的上述区域RG7。关于将基准电阻Rst配置在上述区域RG7的理由，在上述实施方式1中已经进行了说明，因此在此省略其说明。当将振荡电路区域OS1配置在半导体芯片CP1的正面11a的中央附近、并且将基准电阻Rst配置在上述区域RG7时，在半导体芯片CP1的正面11a上，基准电阻Rst与振荡电路区域OS1分离地配置。因此，用于将基准电阻Rst连接(电连接)于振荡电路区域OS1内的上述振荡电路OS的布线61比较长。因此，为了使布线61的电阻值的影响不会波及到基准电阻Rst，需要将布线61的电阻值设定成比基准电阻Rst低的电阻。这能够通过下述方法来实现：将由低电阻(比导电体图案CDP的电阻率低的电阻率)材料构成的布线、例如铝布线或铜布线用作布线61，或者使布线61的布线宽度比基准电阻Rst的布线(导电体图案CDP)的宽度(对应于上述尺寸L2)大(宽)。此外，布线61通过在上述半导体衬底SUB上形成的多层布线构造(例如包括上述布线M1、布线M2、布线M3的多层布线构造)中的任意的布线来形成。
如图47所示，如果将振荡电路区域OS1配置在半导体芯片CP1的正面11a的中央附近，则容易使振荡电路区域OS1与其他电路块(在半导体芯片CP1形成的振荡电路区域OS1以外的电路块)之间的距离均等，因此容易将由振荡电路区域OS1生成的振荡信号供给到其他的电路块(在半导体芯片CP1形成的振荡电路区域OS1以外的电路块)。另外，能够更可靠地提高从振荡电路区域OS1向其他的电路块(在半导体芯片CP1形成的振荡电路区域OS1以外的电路块)发送来的振荡信号的可靠性。
另外，如上所述，优选避开上述区域RG5(参照上述图24)来配置基准电阻Rst，所以也如图47所示，优选将基准电阻Rst配置成在半导体器件CP1的正面11a上与焊盘电极PD(排列有多个焊盘电极的区域)在俯视时重叠。
图48表示半导体芯片CP1中的振荡电路区域OS1和基准电阻Rst的配置的另一例子，是半导体芯片(半导体器件)CP1的俯视布局图，是与上述图47对应的图。在上述图47的情况下，将基准电阻Rst配置在边S4侧(上述区域RG4)，与此相对，在图48的情况下，将基准电阻Rst配置在边S3侧(上述区域RG3)。另外，也能够将基准电阻Rst配置在边S2侧(上述区域RG2)或边S1侧(上述区域RG1)。
图49及图50表示半导体芯片CP1中的振荡电路区域OS1和基准电阻Rst的配置的另一例子，是半导体芯片(半导体器件)CP1的俯视布局图，图49是与上述实施方式1对应的图，图50是与上述图47对应的图。因此，在图49中追加了基准电阻Rst和连接基准电阻Rst与振荡电路区域OS1之间的布线(内部布线)61的布局对应于图50。
形成于半导体芯片CP1的电路块，在图49及图50的情况下，与上述图1及图47的情况同样地，例如也形成有振荡电路区域OS1、RAM区域RAM1、逻辑电路区域LOG1、闪存区域FLA1、AD/DA区域AD1、I/F电路区域IF1以及电源电路区域PC1等。然而，图49及图50的情况和上述图1及图47的情况在各电路块的配置位置不同。即，在上述图1及图47的情况下，在半导体芯片CP1的正面11a的中央附近配置振荡电路区域OS1，与此相对，在图49及图50的情况下，在半导体芯片CP1的正面11a的周边部配置振荡电路区域OS1。
在图49及图50的情况下，也在振荡电路区域OS1形成有基准电阻Rst以外的上述振荡电路OS。该振荡电路区域OS1配置在半导体芯片CP1的正面11a的周边部。另外，在半导体芯片CP1的正面11a的周边部也形成有多个焊盘电极PD。因此，在图49及图50的情况下，振荡电路区域OS1被配置在与形成于半导体芯片CP1的多个焊盘电极PD中的至少一个以上的焊盘电极在俯视时重叠的位置。如此，能够缩小半导体芯片CP1的尺寸(面积)。另外，能够增加可从1片半导体晶片获得的半导体芯片CP1的个数，从而能够实现低成本化。
另外，在图49及图50的情况下，基准电阻Rst与形成有多个焊盘电极PD的半导体芯片CP1的正面11a的周边部相比配置内侧(以靠近上述中心CT1的一侧为内侧)。也就是说，振荡电路区域OS1配置在与形成于半导体芯片CP1的多个焊盘电极PD在俯视时重叠的位置。这如上所述，是为了优选避开上述区域RG5(参照上述图24)来配置基准电阻Rst。
另外，在图49及图50的情况下，如果满足如下条件：在半导体芯片CP1的正面11a的周边部(即与焊盘电极PD在俯视时重叠的位置)配置振荡电路区域OS1，并且在避开上述区域RG5的位置配置基准电阻Rst，则优选使振荡电路区域OS1与基准电阻Rst之间的距离小(即在振荡电路区域OS1的附近配置基准电阻Rst)。由此，能够使用于将基准电阻Rst与振荡电路区域OS1内的上述振荡电路OS连接(电连接)的布线61短。
以上，将由本发明人完成的发明基于其实施方式进行了具体说明，但本发明并不限定于所述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。
工业实用性
本发明有效适用于半导体器件。
附图标记说明
1AMISFET形成区域
1B基准电阻形成区域
2电压-电流转换部
3电压生成部
4振荡部
5电流反射镜电路
7开关控制信号
8VCO
11a正面
11b背面
12粘接材料
21元件分离区域
21a元件分离槽
23栅极绝缘膜
24多晶硅膜
31、32、33、34绝缘膜
51、52、53、54绝缘膜
61布线
AD1AD/DA区域
BW接合导线
C1电容
CDP导电体图案
CDP2连接部
CNT接触孔
CP1半导体芯片
CT1中心
DP芯片焊盘
FLA1闪存区域
GE栅电极
IF1I/F电路区域
Iref基准电流
LD引线
LOG1逻辑电路区域
M1、M1a、M2、M2a、M3布线
MR封固树脂部
NWn型阱
OP1、OP2运算放大
OS振荡电路
OS1振荡电路区域
PC1电源电路区域
PD焊盘电极
PG1、PG2、PG3、PG4插塞
PKG半导体器件
Q1MISFET
RAM1RAM区域
RG1、RG2、RG3、RG4、RG5、RG6、RG7、RG8区域
Rst基准电阻
S1、S2、S3、S4边
SDp型半导体区域
SH2、SH3、SH4通孔
SUB半导体衬底
SW1、SW2、SW3开关
SWS侧壁隔膜
Va基准电压
Vb电压
Vc电压
Vref基准电压

Claims (16)

1.一种半导体器件，具有被树脂封固的半导体芯片，其特征在于，
所述半导体芯片具有振荡电路，
所述振荡电路具有：利用基准电阻将电压转换成电流的电压-电流转换部；根据来自所述电压-电流转换部的输入电流和振荡部的振荡频率生成电压的电压生成部；和以与来自所述电压生成部的输入电压相应的频率进行振荡的所述振荡部，
在所述电压-电流转换部中，通过对所述基准电阻施加基准电压来生成基准电流，将与所述基准电流相应的电流作为所述输入电流而输入到所述电压生成部，
所述半导体芯片的主面中，由所述半导体芯片的所述主面的第1边、连接所述第1边的一端与所述半导体芯片的所述主面的中心的第1线、和连接所述第1边的另一端与所述半导体芯片的所述主面的中心的第2线围成第1区域，所述基准电阻在所述第1区域内由在垂直于所述第1边的第1方向上延伸的多个电阻体串联连接而形成，
所述基准电阻形成在所述第1区域中的、距所述第1边0.1mm以上的位置。
2.根据权利要求1所述的半导体器件，其特征在于，
各所述电阻体通过在所述第1方向上延伸的第1导电体图案而形成。
3.根据权利要求2所述的半导体器件，其特征在于，
所述多个电阻体通过与所述第1导电体图案同层或不同层的第2导电体图案而串联连接，所述第2导电体图案在与所述第1方向交叉的第2方向上延伸。
4.根据权利要求3所述的半导体器件，其特征在于，
所述第2方向是与所述第1边平行的方向。
5.根据权利要求4所述的半导体器件，其特征在于，
所述多个电阻体在所述第2方向上并列配置。
6.根据权利要求1所述的半导体器件，其特征在于，
所述基准电阻与所述第1区域中的、连接所述第1线的中心和所述第2线的中心而成的第3线相比在靠所述第1边侧的区域内配置。
7.根据权利要求2所述的半导体器件，其特征在于，
所述第1导电体图案由金属构成。
8.根据权利要求7所述的半导体器件，其特征在于，
所述第1导电体图案由难熔金属构成。
9.根据权利要求8所述的半导体器件，其特征在于，
所述第1导电体图案由钨构成。
10.根据权利要求2所述的半导体器件，其特征在于，
所述第1导电体图案由氮化钛或氮化钽构成。
11.根据权利要求2所述的半导体器件，其特征在于，
所述第1导电体图案由多晶硅构成。
12.根据权利要求6所述的半导体器件，其特征在于，
形成有除所述基准电阻以外的所述振荡电路的振荡电路形成区域，配置在所述半导体芯片的所述主面的中心附近。
13.根据权利要求12所述的半导体器件，其特征在于，
所述基准电阻在所述半导体芯片的所述主面上与所述振荡电路形成区域分离地配置。
14.根据权利要求6所述的半导体器件，其特征在于，
在所述半导体芯片的所述主面的周边部形成有多个焊盘电极，
形成有除所述基准电阻以外的所述振荡电路的振荡电路形成区域，配置在与所述多个焊盘电极中的至少一个以上的焊盘电极在俯视时重叠的位置。
15.根据权利要求1所述的半导体器件，其特征在于，
在所述半导体芯片的所述主面的周边部形成有多个焊盘电极，
所述基准电阻与配置有所述多个焊盘电极的所述周边部相比配置在内侧。
16.一种半导体器件，具有被树脂封固的半导体芯片，其特征在于，
所述半导体芯片具有振荡电路，
所述振荡电路具有：利用基准电阻将电压转换成电流的电压-电流转换部；根据来自所述电压-电流转换部的输入电流和振荡部的振荡频率生成电压的电压生成部；和以与来自所述电压生成部的输入电压相应的频率进行振荡的所述振荡部，
在所述电压-电流转换部中，通过对所述基准电阻施加基准电压来生成基准电流，将与所述基准电流相应的电流作为所述输入电流输入到所述电压生成部，
所述基准电阻通过多个电阻体串联连接而形成，所述多个电阻体形成于所述半导体芯片的长方形的主面、且在第1方向上延伸，
当通过连接所述主面的4个角部与所述主面的中心而成的线将所述半导体芯片的长方形的主面划分成第1、第2、第3以及第4区域时，在所述基准电阻配置在与所述主面的第1边相接的所述第1区域的情况下，所述第1方向为垂直于所述第1边的方向；在所述基准电阻配置在与所述主面的第2边相接的所述第2区域的情况下，所述第1方向为垂直于所述第2边的方向；在所述基准电阻配置在与所述主面的第3边相接的所述第3区域的情况下，所述第1方向为垂直于所述第3边的方向；在所述基准电阻配置在与所述主面的第4边相接的所述第4区域的情况下，所述第1方向为垂直于所述第4边的方向，
所述基准电阻在配置于所述第1区域的情况下，形成在距所述第1边0.1mm以上的位置；所述基准电阻在配置于所述第2区域的情况下，形成在距所述第2边0.1mm以上的位置；所述基准电阻在配置于所述第3区域的情况下，形成在距所述第3边0.1mm以上的位置；所述基准电阻在配置于所述第4区域的情况下，形成在距所述第4边0.1mm以上的位置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103229291B (zh) * 2010-11-29 2015-11-25 瑞萨电子株式会社 半导体器件
JP6344163B2 (ja) * 2014-09-03 2018-06-20 株式会社デンソー シャント抵抗器
CN104316676B (zh) * 2014-11-05 2016-08-03 长兴电子材料（昆山）有限公司 一种用于环氧模塑料的模流痕检测的模具
US20160218062A1 (en) * 2015-01-23 2016-07-28 Texas Instruments Incorporated Thin film resistor integration in copper damascene metallization
US9570571B1 (en) * 2015-11-18 2017-02-14 International Business Machines Corporation Gate stack integrated metal resistors
JP6800815B2 (ja) * 2017-06-27 2020-12-16 ルネサスエレクトロニクス株式会社 半導体装置
KR102328064B1 (ko) * 2018-06-19 2021-11-17 누보톤 테크놀로지 재팬 가부시키가이샤 반도체 장치
JP6573189B1 (ja) 2018-06-19 2019-09-11 パナソニックＩｐマネジメント株式会社 半導体装置
US10784193B2 (en) 2018-07-27 2020-09-22 Texas Instruments Incorporated IC with thin film resistor with metal walls
JP7015754B2 (ja) * 2018-08-30 2022-02-03 ルネサスエレクトロニクス株式会社 半導体装置
JP2020150037A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1682359A (zh) * 2002-08-30 2005-10-12 富士通株式会社 半导体器件及其制造方法
US7053751B2 (en) * 2001-05-14 2006-05-30 Ricoh Company, Ltd. Resistance hybrid, and voltage detection and constant voltage generating circuits incorporating such resistance hybrid
US7332944B2 (en) * 2000-12-21 2008-02-19 Asahi Kasei Microsystems Co., Ltd. Frequency-controllable oscillator

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5434787A (en) * 1977-08-24 1979-03-14 Hitachi Ltd Formation of resistance of semiconductor integrated circuit
JPS5688350A (en) 1979-12-19 1981-07-17 Toshiba Corp Semiconductor device
JPS57139955A (en) * 1981-02-24 1982-08-30 Nec Corp Integrated circuit device
JPS6079766A (ja) * 1983-10-05 1985-05-07 Nec Corp Ｒ−２ｒはしご形抵抗回路
JPS6232637A (ja) 1985-08-05 1987-02-12 Mitsubishi Electric Corp 半導体装置
JPS6367765A (ja) * 1986-09-09 1988-03-26 Nec Corp 集積回路装置
JPS6417113A (en) * 1987-07-10 1989-01-20 Micro Joho Keikaku Kk Input method for word processor, computer or the like
JPH05145412A (ja) * 1991-11-21 1993-06-11 Toshiba Corp 電圧制御発振回路
JPH0697368A (ja) * 1992-09-11 1994-04-08 Nec Ic Microcomput Syst Ltd 半導体装置
JP3064932B2 (ja) 1996-12-20 2000-07-12 日本電気株式会社 半導体集積回路装置
JPH1117113A (ja) * 1997-06-24 1999-01-22 Seiko Epson Corp 半導体集積装置
JP2001196372A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置
JP3539373B2 (ja) 2000-09-06 2004-07-07 セイコーエプソン株式会社 半導体装置
JP3787591B2 (ja) * 2002-02-14 2006-06-21 セイコーインスツル株式会社 抵抗回路
US7449783B2 (en) * 2005-05-05 2008-11-11 Texas Instruments Incorporated Nonlinear via arrays for resistors to reduce systematic circuit offsets
JP5147196B2 (ja) 2005-06-01 2013-02-20 株式会社半導体エネルギー研究所 素子基板
JP5360674B2 (ja) 2008-06-24 2013-12-04 セイコーエプソン株式会社 集積回路装置及び電子機器
CN103229291B (zh) * 2010-11-29 2015-11-25 瑞萨电子株式会社 半导体器件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7332944B2 (en) * 2000-12-21 2008-02-19 Asahi Kasei Microsystems Co., Ltd. Frequency-controllable oscillator
US7053751B2 (en) * 2001-05-14 2006-05-30 Ricoh Company, Ltd. Resistance hybrid, and voltage detection and constant voltage generating circuits incorporating such resistance hybrid
CN1682359A (zh) * 2002-08-30 2005-10-12 富士通株式会社 半导体器件及其制造方法

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