CN1682359A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1682359A
CN1682359A CNA038222248A CN03822224A CN1682359A CN 1682359 A CN1682359 A CN 1682359A CN A038222248 A CNA038222248 A CN A038222248A CN 03822224 A CN03822224 A CN 03822224A CN 1682359 A CN1682359 A CN 1682359A
Authority
CN
China
Prior art keywords
connecting hole
semiconductor device
forms
manufacture method
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA038222248A
Other languages
English (en)
Other versions
CN1682359B (zh
Inventor
渡边健一
池田雅延
木村孝浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1682359A publication Critical patent/CN1682359A/zh
Application granted granted Critical
Publication of CN1682359B publication Critical patent/CN1682359B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05095—Disposition of the additional element of a plurality of vias at the periphery of the internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05096—Uniform arrangement, i.e. array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05546—Dual damascene structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

在用于将元件形成区域和外部进行电连接，附随元件形成区域来形成低介电常数绝缘膜的焊盘形成区域中，形成于焊盘形成区域的低介电常数绝缘膜中的作为通路的Cu膜，与元件形成区域的作为通路的Cu膜相比以高密度地配置，由此，防止内部应力发生时该应力偏向集中在通路中，可以避免由此引起的布线功能的劣化。

Description

半导体器件及其制造方法
技术领域
本发明涉及具有元件区域和用于将元件区域与外部进行电连接的焊盘区域的半导体器件及其制造方法。
背景技术
近年来，随着半导体元件的高集成化和芯片尺寸的缩小化，布线的微细化和多层布线化迅速地发展。在具有这样的多层布线的逻辑器件中，布线延迟渐渐成为器件信号延迟的一个主要原因。器件信号延迟与布线电阻值和布线容量之积成比例，就改善布线延迟，即提高器件的动作速度来说，降低布线电阻值是重要的。
因此，为了实现布线的低电阻化，已在研究形成Cu布线来取代以往的Al布线。但是，在Cu的物质特性和上述芯片尺寸缩小化的背景下，直接腐蚀Cu膜而形成Cu布线的方法中开始产生技术性的限制。因此，通过在层间绝缘膜中形成孔图形或沟图形，并埋入Cu布线材料来形成布线的工艺，被称为所谓的镶嵌(ダマシン/damascene)工艺方法的研发迅速发展。
而且，近年来，在实现器件的动作速度高速化上，不断要求降低同层间、不同层间的电容量(布线电容)。因此，提出在层间绝缘膜上采用低介电常数绝缘膜，但低介电常数绝缘膜与以往的以具有硅氧烷键那样硅氧化膜作为基础的材料比较，杨氏模量、硬度、热膨胀等的物性值极大地不同，由此产生以下所述的制造工序上的不适状况。
一般地，为了促进介电常数低，需要进行原子或分子这样的材料内部的构造变化，如果原子间距离、分子间距离拉开，则促进介电常数的下降，同时结合力由于原子间距离、分子间距离被拉开而变弱，成为热或机械性的特性、对药液的抗性等容易受到影响的材料。
在通过微细加工形成的LSI的焊盘区域中，与布线构造内的布线图形相比，需要最终形成图形比较大的电极焊盘。这里，电极焊盘用于在形成LSI的半导体构造后的电路试验、TEG(Test Element Group)等的开发中的特性评价等用的将LSI的元件区域和外部进行电连接。因此，是大小大致为40μm～100μm左右的整面布线。
半导体通常形成在被称为晶片的圆形衬底上，在制造工序完成后，作为芯片被切出，加工成为可抑制对芯片产生各种外部干扰的影响的塑料封装或陶瓷封装的加工。此外，封装具有适合外部电路大小的电极，在形成用于将电极焊盘和封装侧电极进行电连接的引线键合、突点时，进行拉伸试验等，即对于焊盘区域内部附加机械力，然后确认是否进行了良好的连接。
可是，如果进行上述那样的压入造成的压接和拉伸试验，则在焊盘区域内部产生应力。由于低介电常数材料的杨氏模量一般较小，所以在电极焊盘上增加外力的情况下，用低介电常数材料构成的低介电常数层容易变形，这种附加的力最终结果，在由沟图形和孔图形形成的连接孔的布线材料部分中保留。
这样，在使用与布线材料相比杨氏模量小的层间绝缘膜的情况下，对电极焊盘的引线键合、突点形成时等的压入造成的压接和拉伸试验等产生的内部应力会集中在布线材料部分。如果这种应力集中在布线材料部分并达到屈服应力，则在焊盘区域的布线功能上产生故障。
发明内容
本发明是鉴于上述问题点的发明，目的在于提供一种半导体器件及其制造方法，其能够防止焊盘区域中的内部应力发生时其应力偏向集中在连接孔上，避免因此引起的布线功能恶化。
本发明人深入研究的结果，发现了以下所示的本发明的诸方式。
本发明以半导体器件作为对象，该半导体器件包括：在低介电常数绝缘膜中包含布线构造的元件区域；以及焊盘区域，其用于将所述元件区域和外部进行电连接，附随所述元件区域而形成所述低介电常数绝缘膜来构成。在本发明中，其特征在于，在所述焊盘区域内形成于所述低介电常数绝缘膜中的第1连接孔的占有密度高于所述元件区域的所述布线构造的任意部位中的第2连接孔的占有密度。
此外，本发明还以半导体器件的制造方法作为对象，所述半导体器件具有元件区域和用于将所述元件区域与外部进行电连接的焊盘区域。与本发明相关的半导体器件的制造工序的特征在于，包括：在所述焊盘区域与所述元件区域一起形成低介电常数绝缘膜的工序；以及在所述焊盘区域中形成第1连接孔，在所述元件区域中形成第2连接孔的工序，其中，以比所述元件区域的任意部位中的所述第2连接孔的占有密度高的密度来形成所述第1连接孔的占有密度。
而且，本发明人还发现了作为本发明另一方式的半导体器件的设计方法。该设计方法以半导体器件的设计方法作为对象，该方法用于附随元件区域而形成将所述元件区域和外部进行电连接的焊盘区域的布线构造。即，其特征在于，按下述方式进行设计，附随所述元件区域而在所述焊盘区域中形成低介电常数绝缘膜，在所述焊盘区域和所述元件区域中分别形成第1连接孔和第2连接孔时，以比所述元件区域的任意部位中的所述第2连接孔的占有密度高的密度来形成所述第1连接孔的占有密度。
附图说明
图1是表示通路层发生的内部应力和通路层中的通路的面积比例的关系的曲线图。
图2是表示通路层发生的内部应力和通路层中的通路的面积比例的关系的曲线图。
图3A、图3B是以工序顺序表示与本发明一个实施方式相关的半导体器件的制造方法的剖视图。
图4A、图4B是接续图3A、图3B，以工序顺序表示与本发明一个实施方式相关的半导体器件的制造方法的剖视图。
图5A、图5B是接续图4A、图4B，以工序顺序表示与本发明一个实施方式相关的半导体器件的制造方法的剖视图。
图6A、图6B是接续图5A、图5B，以工序顺序表示与本发明一个实施方式相关的半导体器件的制造方法的剖视图。
图7A、图7B是接续图3A、图3B，以工序顺序表示与本发明一个实施方式相关的半导体器件的制造方法的剖视图。
图8A、图8B是接续图7A、图7B，以工序顺序表示与本发明一个实施方式相关的半导体器件的制造方法的剖视图。
图9A、图9B是接续图8A、图8B，以工序顺序表示与本发明一个实施方式相关的半导体器件的制造方法的剖视图。
图10A、图10B是接续图9A、图9B，以工序顺序表示与本发明一个实施方式相关的半导体器件的制造方法的剖视图。
图11A、图11B是接续图10A、图10B，以工序顺序表示与本发明一个实施方式相关的半导体器件的制造方法的剖视图。
图12是接续图11A、图11B，以工序顺序表示与本发明一实施方式相关的半导体器件的制造方法的剖视图。
图13A是表示与本发明第1实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图。
图13B是表示与本发明第1实施方式相关的焊盘形成区域的Cu多层布线构造的结构的剖视图。
图14是通过单镶嵌法来构成与本发明第1实施方式的焊盘形成区域同样的Cu多层布线构造时的剖视图。
图15A是表示与比较例1相关的焊盘形成区域的结构例的俯视图。
图15B是表示与比较例1相关的焊盘形成区域的结构例的剖视图。
图16是用于说明与比较例1相关的焊盘形成区域的结构中产生的问题点的图。
图17是用于说明与比较例1相关的焊盘形成区域的结构中产生的另一问题点的图。
图18是表示与比较例2相关的焊盘形成区域的结构例的图。
图19是用于说明与比较例2相关的焊盘形成区域的结构中产生的问题点的图。
图20是用于说明与比较例2相关的焊盘形成区域的结构中产生的另一问题点的图。
图21A是表示与本发明第2实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图。
图21B是表示与本发明第2实施方式相关的焊盘形成区域的Cu多层布线构造的结构的剖视图。
图22A是表示与本发明第3实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图。
图22B是表示与本发明第3实施方式相关的焊盘形成区域的Cu多层布线构造的结构的剖视图。
图23A是表示与本发明第4实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图。
图23B是表示与本发明第4实施方式相关的焊盘形成区域的Cu多层布线构造的结构的剖视图。
图24A是表示与本发明第5实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图。
图24B是表示与本发明第5实施方式相关的焊盘形成区域的Cu多层布线构造的结构的剖视图。
图25A是表示与本发明第6实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图。
图25B是表示与本发明第6实施方式相关的焊盘形成区域的Cu多层布线构造的结构的剖视图。
图26A是表示与本发明第7实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图。
图26B是表示与本发明第7实施方式相关的焊盘形成区域的Cu多层布线构造的结构的剖视图。
图27是表示与本发明第8实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图。
图28是表示与本发明第9实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图。
图29A是表示与本发明第10实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图。
图29B是表示与本发明第10实施方式相关的焊盘形成区域的Cu多层布线构造的结构的剖视图。
图30A是表示与本发明第11实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图。
图30B是表示与本发明第11实施方式相关的焊盘形成区域的Cu多层布线构造的结构的剖视图。
图31A是表示与本发明第11实施方式相关的焊盘形成区域的Cu多层布线构造的另一结构例的俯视图。
图31B是表示与本发明第11实施方式相关的焊盘形成区域的Cu多层布线构造的另一结构的剖视图。
图32是表示与本发明第12实施方式相关的焊盘形成区域的Cu多层布线构造的结构的剖视图。
图33是表示与本发明第13实施方式相关的元件形成区域和焊盘形成区域的Cu多层布线构造的结构的剖视图。
图34是表示与本发明第14实施方式相关的元件形成区域和焊盘形成区域的Cu多层布线构造的结构的剖视图。
图35是表示与本发明第15实施方式相关的元件形成区域和焊盘形成区域的Cu多层布线构造的结构的剖视图。
图36是表示与本发明第16实施方式相关的元件形成区域和焊盘形成区域的Cu多层布线构造的结构的剖视图。
具体实施方式
—本发明的基本要点—
因在引线键合和突点形成时附加的力而在焊盘区域中产生内部应力。内部应力因布线材料和层间绝缘膜的杨氏模量的不同而偏向集中在埋入了布线材料的连接孔侧，该内部应力例如达到布线材料的屈服应力点时，会给焊盘区域的布线功能上带来故障。为了消除这样的现有的问题点，本发明人发现了本发明的独有的结构，即将焊盘区域中的连接孔的占有密度形成得大于元件区域的任何部位中的连接孔的占有密度。通过这种结构来防止内部应力偏向集中在连接孔上，并避免布线功能的可靠性下降。
这里所说的连接孔，是指为了连接上层布线和下层布线而将布线材料埋入到通孔中的一部分布线构造。在以下的说明中，将该一部分布线构造称为整体布线构造中的通路部。此外，作为本发明人发现的独有的结构，也可以将焊盘区域的连接孔的占有密度形成得大于元件区域任意部位中的连接孔的占有密度。即使是这种结构，也能够同样具有上述本发明的作用及效果。
—层间绝缘膜和布线构造中的通路部(连接孔)的力学特性—
这里，说明层间绝缘膜和布线构造中的通路部的力学特性。这里，以用于对突点与电极焊盘的接合力进行评价的拉伸试验为前提进行说明。层间绝缘膜与其膜厚相比水平方向的扩展大，所以为了简化说明，考虑其拉伸应力垂直附加的情况。因此，可以认为在通路部和层间绝缘膜中产生相同量的变形。此时，通路部上附加的应力σm在通路部的杨氏模量为Em、通路部和层间绝缘膜上产生的变形为ε时，由下式1表示。
σm＝Em×ε                  …(式1)
同样地，层间绝缘膜上附加的应力σi在层间绝缘膜的杨氏模量为Ei时，由下式2表示。
σi＝Ei×ε                  …(式2)
根据式1和式2，Cu膜和层间绝缘膜上施加的应力之比如下式3那样，成为杨氏模量之比。
σm∶σi＝Em∶Ei             …(式3)
例如，将Cu的杨氏模量作为Em、将低介电常数绝缘材料的“SiLK(SiLK：Dow Chemical社的注册商标，聚烯丙醚类化合物构成的有机绝缘膜材料)”的杨氏模量作为Ei来代入式3，而另一方面，作为比较的对象，将Cu的杨氏模量作为Em、SiO2的杨氏模量作为Ei代入式3，则变为下面的式4、式5。再有，Cu、“SiLK”及SiO2是从下记的表1中引用的。
σcu∶σsilk＝1∶0.020       …(式4)
σcu∶σsio＝1∶0.55         …(式5)
如式4和式5所示，通路部和层间绝缘膜中施加的内部应力之比，与层间绝缘膜由硅氧化膜构成的情况相比，用低介电常数绝缘膜构成的一方在层间绝缘膜上施加的内部应力的比例变低。
下面，求出通路部和层间绝缘膜上施加的应力值的算出式。拉伸应力试验造成的外力F和通路部及层间绝缘膜支承的力的平衡，由下式6表示。这里，Sm是通路部的面积，同样Si是层间绝缘膜的面积。
F＝σm×Sm+σi×Si             …(式6)
将式1和式2代入式6时，分别通过下面的式7和式8来表示。
F＝σm×Sm+(Ei/Em)×σm×Si＝σm×(Sm+(Ei/Em)×Si)  …(式7)
F＝(Ei/Em)×σi×Sm+σi×Si＝σi×((Em/Ei)×Sm+Si)  …(式8)
分别对于σm、σi求解式7和式8，作为通路部和层间绝缘膜的面积比例的函数形成曲线的函数示于图1和图2。再有，在图1中，表示在直径40μm的圆形的电极焊盘中附加了40gf的拉伸应力的情况，在图2中，表示在直径50μm的圆形的电极焊盘中附加了20gf的拉伸应力的情况。
首先，说明图1的曲线图时，在用硅氧化膜构成层间绝缘膜，用Cu膜构成通路部的情况下(在图中，为SiO2/Cu)，即使层间绝缘膜的面积比例增加，通路部上施加的内部应力也不会增加很多。与此相对，在用“SiLK”构成层间绝缘膜，用Cu膜构成通路部(在图中，为“SiLK”/Cu)的情况下，如果层间绝缘膜的面积比例增加，则通路部的内部应力急剧地增加。
此外，在图1的曲线图中，示出了粒径为0.1μm、0.5μm、1.0μm的Cu的屈服应力点，而在用“SiLK”构成层间绝缘膜的情况下，可知按照层间绝缘膜的面积比例通路部上施加的内部应力达到屈服应力点。再有，Cu的屈服应力点是施加其以上的应力时在Cu上产生屈服的应力值。这样，可知在用粒径相同的Cu膜构成通路部的情况下，根据用“SiLK”构成层间绝缘膜、或用硅氧化膜构成层间绝缘膜来的不同，达到屈服应力点的层间绝缘膜的面积比例存在近两倍的不同。
而且，在图1的曲线图中，由低介电常数绝缘材料的多孔硅氧烷类的“IPS(Interpapenetrated Siloxane：触媒化成工业株式会社的注册商标)”、有机硅酸盐玻璃(在图中，“BD(Black Diamond)：アプライドマテリアル(公司名)社的注册商标)构成层间绝缘膜，用Cu膜构成通路部的情况中也分别对“IPS”/Cu，“BD”/Cu进行表示。“IPS”和“BD”的杨氏模量分别为11(Gpa)、5.5(Gpa)的低值，所以与用“SiLK”构成层间绝缘膜的情况同样，随着层间绝缘膜的面积比例的增加，施加于通路部的内部应力急剧地增加。
图2的曲线图表示用“SiLK”构成层间绝缘膜且用Cu膜构成通路部的情况(在图中，为Cu/“SiLK”)、用硅氧化膜构成层间绝缘膜且用Cu膜构成通路部的情况(在图中，为Cu/SiO2)、以及用多孔硅氧烷类的“IPS”构成层间绝缘膜且用Cu膜构成通路部的情况(在图中，为Cu/“IPS”)。
图2所示的例子是在与图1的例子不同的条件下的尝试，仍然可看到在用低介电常数绝缘材料“SiLK”形成层间绝缘膜的情况下，如果层间绝缘膜的面积比例增加，则内部应力急剧地施加到通路部上而达到Cu的屈服应力点的情况。与此相对，在用硅氧化膜形成层间绝缘膜的情况下，即使层间绝缘膜的面积比例增加，施加到通路部上的内部应力也不会很多，不会达到Cu屈服应力点。
此外，图2中表示层间绝缘膜上施加的内部应力，在用多孔硅氧烷类“IPS”、“SiLK”构成层间绝缘膜的情况下，如果层间绝缘膜的面积比例增加，在一定时候层间绝缘膜上附加的内部应力急剧地增加，会达到各自的断裂应力点。再有，这里所说的断裂应力点，是指如果附加其以上的应力则产生断裂的应力值。与此相对，在用硅氧化膜构成层间绝缘膜的情况下，即使层间绝缘膜的面积比例增加，附加在层间绝缘膜上的内部应力也不会增加很多，不会达到其断裂应力点。
在本发明中，用低介电常数绝缘材料来构成层间绝缘膜，以实现同层间、不同层间的电容量(布线电容)的降低，特别是该低介电常数材料优选使用有机硅酸盐玻璃“BD”、“SiLK”、“IPS”等的杨氏模量小于等于20GPa的材料。但是，如上述那样，在用有机硅酸盐玻璃“BD”、“SiLK”、“IPS”等的低介电常数绝缘材料来构成电极焊盘下的层间绝缘膜的情况下，因产生内部应力而在通路部和层间绝缘膜上容易发生障碍，有降低布线功能的可靠性的危险。与此相对，本发明通过高密度地配置电极焊盘下的通路部，可以防止内部应力偏向集中在通路部的情况。
以下，参照附图详细地说明本发明的实施方式。图3A～图12是以工序顺序表示与本发明实施方式相关的半导体器件的制造方法的简要剖视图。
—MOS晶体管构造的形成—
首先，在硅衬底上形成MOS晶体管构造。
具体地说，如图3A所示，在硅衬底1的元件分离区域中通过STI(ShallowTrench Isolation)法来形成元件分离构造2，并在元件形成区域中划定元件有源区域，在焊盘形成区域中在整个面上形成元件分离构造2。
接着，通过热氧化法，只在元件形成区域的元件有源区域中形成栅绝缘膜3。然后，通过CVD法，在整个面上堆积多晶硅膜，并通过构成图形而只在元件有源区域中形成栅电极4。
接着，以栅电极4作为掩模，将杂质以低浓度浅离子注入后，通过CVD法堆积硅氧化膜，对整个面进行各向异性腐蚀，由此只在栅电极4的侧面上残留所述硅氧化膜，而形成侧阱5。然后，以栅电极4和侧阱5作为掩模，再次将杂质以高浓度深离子注入，形成LDD构造的源/漏极6。
接着，在整个面上形成硅氮化膜7后，堆积作为层间绝缘膜的硅氧化膜8。然后，为了使源/漏极6的一部分表面露出，而对硅氧化膜8进行构图，并形成接触孔9。
接着，以覆盖接触孔9的内壁面的方式，在形成了成为基底膜的TiN膜10后，堆积钨，以将其埋入接触孔9，并通过CMP(Chemical-MechanicalPolishing)法，使表面平坦化而形成钨栓塞。再有，为了将栅电极4和布线进行电连接，在栅电极4上也需要栓塞，但这里，面对源/漏极6的栓塞和面对栅电极4的栓塞为不在同一剖面上的栓塞，在图3A和以下所示的附图中省略面对栅电极4的栓塞的图示。
—Cu布线构造的形成；单镶嵌法—
接着，在上述MOS晶体管构造上形成Cu布线构造。这里，首先说明通过双镶嵌法来形成Cu多层布线的情况。
如图3B所示，在成为布线层的层间绝缘膜的硅氧化膜8上，以70nm左右的膜厚形成作为腐蚀制止膜的碳化硅膜(SiC膜)11。接着，分别以350nm、150nm左右的膜厚形成成为布线层的层间绝缘膜的有机硅酸盐玻璃膜(SiOC膜)12、通过CMP法进行研磨工序时的成为保护膜的硅氧化膜(SiO膜)101后，涂敷光致抗蚀剂13，实施曝光、显影而形成布线图形14。
接着，如图4A所示，以形成了布线图形14的光致抗蚀剂13作为掩模，使用包含CF类气体的混合气体对有机硅酸盐玻璃膜12和硅氧化膜101进行各向异性腐蚀，直至碳化硅膜11露出。
接着，通过灰化(アツシング/ashing)而除去了残存的光致抗蚀剂13后，使用含有CHF类气体的混合气体，通过腐蚀而除去碳化硅膜11，形成布线沟。这里，如果硅氧化膜8因灰化而不会受到损伤，则使用含有CF类气体的混合气体，一次地对硅氧化膜101、有机硅酸盐玻璃膜12和碳化硅膜11进行腐蚀，然后，通过灰化来除去光致抗蚀剂13也可以。然后，施加适度的热处理，通过脱气而除去碳化硅膜11和有机硅酸盐玻璃膜12吸湿的材料。
接着，在以30nm左右的膜厚形成例如氮化钽(TaN)构成的阻挡金属膜15后，以1500nm左右的膜厚形成Cu膜16。这里，作为成膜Cu膜16成膜的方法，如果采用在阻挡金属膜15上通过溅射装置来成膜晶种(seed)金属膜后，将晶种金属膜用作电极的电镀法，则可以成膜Cu膜16。
接着，如图4B所示，通过CMP法进行研磨直至露出硅氧化膜101后，形成只在布线沟内残留Cu膜16。接着，依次形成成为腐蚀制止膜及Cu扩散防止膜的碳化硅膜(SiC膜)17、成为层间绝缘膜的有机硅酸盐玻璃膜18、成为布线层形成时的腐蚀制止膜的碳化硅膜19、成为布线层的层间绝缘膜的有机硅酸盐玻璃膜20、以及成为通过CMP法进行研磨工序时的保护膜的硅氧化膜21。这里，碳化硅膜17以70nm左右的膜厚形成，有机硅酸盐玻璃膜18以600nm左右的膜厚形成，碳化硅膜19以70nm左右的膜厚形成，有机硅酸盐玻璃膜20以350nm左右的膜厚形成，硅氧化膜21以150nm左右的膜厚形成。
接着，通过在硅氧化膜21上涂敷光致抗蚀剂22，并实施曝光、显影，来形成用于形成通孔的通路图形23。此时，在焊盘形成区域中形成具有大于元件形成区域的截面积的通路图形23。
接着，如图5A所示，以硅氧化膜21、有机硅酸盐玻璃膜20、碳化硅膜19、有机硅酸盐玻璃膜18的顺序，一边变更各种工艺条件一边使用包含CF类气体的混合气体来进行各向异性腐蚀，直至露出碳化硅膜17。由此，在焊盘形成区域中形成与元件形成区域相比面积大的通孔24。
接着，在用涂敷和溶解的方法在通孔的下方部位埋入了用作保护膜的树脂25后，在整个面上涂敷光致抗蚀剂26，实施曝光、显影而形成布线图形27。
接着，如图5B所示，以形成了布线图形27的光致抗蚀剂26作为掩模，使用包含CF类气体的混合气体对硅氧化膜21和有机硅酸盐玻璃膜20进行各向异性腐蚀，直至露出碳化硅膜19，并形成布线沟102。接着，通过灰化同时除去光致抗蚀剂26和树脂25。
接着，如图6A所示，使用包含CF类气体的混合气体，进行各向异性腐蚀而除去在通孔24的底部残留的碳化硅膜17和在布线沟102的底部残留的碳化硅膜19。接着，施加适度的热处理，通过脱气而除去Cu膜16的接触面、碳化硅膜17、有机硅酸盐玻璃膜18、碳化硅膜19及有机硅酸盐玻璃膜20吸湿的材料后，以30nm左右的膜厚形成例如由氮化钽构成的阻挡金属膜121，并通过电镀法将Cu膜28以1500nm左右的膜厚埋入在布线沟102及通孔24中。
接着，如图6B所示，对Cu膜28和阻挡金属膜121通过CMP法进行研磨，直至露出硅氧化膜21，并只在布线沟102和通孔24内残留Cu膜28和阻挡金属膜121。以后，在将用Cu膜28形成的布线作为电极焊盘的情况下，在该布线层上形成了具有覆盖膜功能的硅氮化膜29后，在其一部分上形成开孔。然后，在该开孔部中例如连接金线而使电极焊盘和外部进行电连接。而且在上层形成布线构造的情况下，通过重复进行与图3A～图6B同样的制造工序，可以形成进一步的多层布线构造。
此外，作为电极焊盘的其他结构例，也可以在Cu膜28上形成Al层，用与该Al层粘结性良好的Al金线来连接外部和电极焊盘，在Al层上形成突点，从而形成可防止Cu膜28的表面露出而腐蚀的结构。
通过以上，在焊盘形成区域的电极焊盘下面形成与元件形成区域相比截面积大的通孔。因此，如果在焊盘形成区域中形成与元件形成区域相同数目或其数目以上的通路部，则与元件形成区域相比，可以高密度地形成焊盘形成区域的通路部的占有密度。由此，在产生内部应力时，可以防止过度的负载集中在通路部，可以避免在通路部(Cu膜)中引起屈服等、对电极焊盘的施加外力时的布线功能的恶化因素。
此外，如果与元件形成区域的任意部位的通路部的占有密度相比焊盘形成区域的通路部的占有密度形成得高，则当然可以获得上述效果，但观察局部元件形成区域的某一部位(例如，通路部的占有密度最低的部位)，至少与该部位的通路部的占有密度相比，如果焊盘形成区域的通路部的占有密度形成得高，则同样可以具有上述效果。
—Cu多层布线构造的形成；单镶嵌法—
下面，说明Cu多层布线构造的利用单镶嵌法的制造方法。由于根据图3A已经说明了MOS晶体管构造的形成，所以这里将其省略。
首先，如图7A所示，在成为层间绝缘膜的硅氧化膜8上以70nm左右的膜厚形成成为腐蚀制止膜的碳化硅膜30。接着，分别以350nm、150nm左右的膜厚形成有机硅酸盐玻璃膜31和硅氧化膜32。
接着，在硅氧化膜32上涂敷光致抗蚀剂33，实施曝光、显影，并在有机硅酸盐玻璃膜31和硅氧化膜32中形成用于形成布线沟的布线图形34。
接着，如图7B所示，以形成了布线图形34的光致抗蚀剂33作为掩模，用含有CF类气体的混合气体对有机硅酸盐玻璃膜31和硅氧化膜32进行各向异性腐蚀，直至露出碳化硅膜30。接着，在通过灰化而除去残留的光致抗蚀剂33后，用包含CHF类气体的混合气体，通过腐蚀而除去碳化硅膜30，并形成布线沟。这里，如果硅氧化膜8通过灰化而不会受到损伤，则用含有CF类气体的混合气体一次性地对硅氧化膜32、有机硅酸盐玻璃膜31和碳化硅膜30进行腐蚀，然后，通过灰化而除去光致抗蚀剂33也可以。接着，施加适度的热处理，通过脱气来除去有机硅酸盐玻璃膜31和碳化硅膜30吸湿的材料。
接着，如图8A所示，在以30nm左右的膜厚形成例如TaN构成的阻挡金属膜35后，以1500nm左右的膜厚形成Cu膜36。
接着，如图8B所示，通过CMP法进行研磨，直至露出硅氧化膜32，从而只在布线沟内残留Cu膜36。接着，依次形成成为腐蚀制止膜和Cu扩散防止膜的碳化硅膜37、成为通孔层的层间绝缘膜的有机硅酸盐玻璃膜38、以及硅氧化膜39。这里，碳化硅膜37以70nm左右的膜厚形成，有机硅酸盐玻璃膜38以450nm左右的膜厚形成，硅氧化膜39以150nm左右的膜厚形成。
接着，通过在硅氧化膜39上涂敷光致抗蚀剂40，并实施曝光、显影，来形成用于形成通孔的通路图形41。此时，在焊盘形成区域中形成与元件形成区域相比具有截面积大的通路图形41。
接着，如图9A所示，一边变更各种工艺条件，一边用含有CF类气体的混合气体对硅氧化膜39和有机硅酸盐玻璃膜38进行各向异性腐蚀，直至露出碳化硅膜37。
接着，如图9B所示，用含有CHF类气体的混合气体对在通孔42的底部残留的碳化硅膜37进行各向异性腐蚀而除去。由此，在焊盘形成区域中形成与元件形成区域相比截面积大的通孔42。接着，施加适度的热处理，通过脱气而除去Cu膜36的接触面、碳化硅膜37和有机硅酸盐玻璃膜38吸湿的材料后，以30nm左右的膜厚形成由氮化钽构成的阻挡金属膜43，并通过电镀法将Cu膜44以1500nm左右的膜厚埋入在通孔42中。
接着，如图10A所示，通过CMP法来研磨Cu膜44和阻挡金属膜43，直至露出硅氧化膜39，并只在通孔42内残留Cu膜44和阻挡金属膜43。
接着，如图10B所示，依次形成成为腐蚀制止膜和Cu扩散防止膜的碳化硅膜103、成为布线层的层间绝缘膜的有机硅酸盐玻璃膜104、以及成为通过CMP法进行研磨工序时的保护膜的硅氧化膜105。这里，碳化硅膜103以70nm左右的膜厚形成，有机硅酸盐玻璃膜104以350nm左右的膜厚形成，硅氧化膜105以150nm左右的膜厚形成。接着，通过在硅氧化膜105上涂敷光致抗蚀剂106，并实施曝光、显影，从而形成用于形成布线沟的布线图形107。
接着，如图11A所示，以形成了布线图形107的光致抗蚀剂106作为掩模，用含有CF类气体的混合气体对硅氧化膜105和有机硅酸盐玻璃膜104进行各向异性腐蚀直至露出碳化硅膜103后，通过灰化而除去残留的光致抗蚀剂106。然后，对碳化硅膜103进行各向异性腐蚀而直至露出硅氧化膜39，并形成布线沟110。接着，施加适度的热处理，通过脱气而除去Cu膜44的接触面、有机硅酸盐玻璃膜104和碳化硅膜103吸湿的材料。
接着，如图11B所示，在以30nm左右的膜厚形成例如由氮化钽构成的阻挡金属膜108后，通过电镀法以1500nm左右的膜厚在布线沟110中埋入Cu膜109。
接着，如图12所示，通过CMP法来研磨Cu膜109和阻挡金属膜108直至露出硅氧化膜105，并只在布线沟110内残留Cu膜109和阻挡金属膜108。以后，在将用Cu膜109形成的布线作为电极焊盘的情况下，在该布线层上形成具有覆盖膜功能的氮化硅膜111后，在其一部分上形成开孔，并在开孔部中例如连接金线而使电极焊盘和外部进行电连接。而且，在上层形成布线构造的情况下，通过重复进行与图8B～图12同样的制造工序，可以形成进一步的多层布线构造。
此外，作为电极焊盘的其他结构例，也可以在Cu膜109上形成Al层，用与该Al层粘结性良好的Al金线来连接外部和电极焊盘，或在Al层上形成突点，从而形成可防止Cu膜109的表面露出而被腐蚀的结构。
这样，即使通过单镶嵌法，也在焊盘形成区域中形成与元件形成区域相比截面积大的通路部。因此，如果在焊盘形成区域中形成与元件形成区域相同数目或其数目以上的通路部，则与元件形成区域相比，可以使焊盘形成区域的通路部的占有密度达到高密度。此外，为了高密度地形成焊盘形成区域的通路部，除了增大形成各通路部的截面积以外，可以在元件形成区域和焊盘形成区域的双方间以同等的截面积来形成通路部，且比元件形成区域更多地形成焊盘形成区域的每单位面积的通路部的数目。
此外，如果与元件形成区域的任意部位的通路部的占有密度相比焊盘形成区域的通路部的占有密度形成得高，则当然可以获得上述效果，但观察局部元件形成区域的某一部位(例如，通路部的占有密度最低的部位)，至少与该部位的通路部的占有密度相比，如果焊盘形成区域的通路部的占有密度形成得高，则同样可以具有上述效果。
<第1实施方式>
图13A、图13B是表示与本发明第1实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图和剖视图。以下说明的第1～第16的实施方式经由与上述说明同样的制造工序来制造，所以省略其详细的说明。再有，图13B是表示沿图13A的平面图中所示的点划线的焊盘形成区域的剖面结构。
与第1实施方式相关的焊盘形成区域如图13A、13B所示，通过双镶嵌法来形成，在被布线内包的区域中均等地分布多个通路部，与元件形成区域的某个部位相比，高密度地配置有通路部。在图13A、图13B上，示出了具有圆形状的剖面结构的通路部，但也可以采用矩形状或其他任意形状。作为制造方法，通过对图4B所示的光致抗蚀剂22的通路图形23进行变更，可形成与本实施方式相关的通路部。再有，这里所谓的‘被内包的区域’是指在布线形成区域的下方中被该区域内包的区域。
此外，在本实施方式中，说明了通过双镶嵌法形成的焊盘形成区域，但如图14所示，可以通过单镶嵌法来形成具有同样的通路部结构的Cu多层布线构造。作为这种情况的制造方法，通过对图8B所示的光致抗蚀剂40的通路图形41进行变更，可以形成与本实施方式相关的通路部。
<比较例1>
这里，作为比较例1来说明通过与上述第1实施方式同样的双镶嵌法可形成的焊盘形成区域的结构例。图15A、图15B是表示与比较例1相关的焊盘形成区域的结构例的俯视图和剖视图。如图15A、15B所示，在比较例1中，为了防止内部应力偏向集中在通路部47侧，在被布线48内包的区域中形成完全除去了低介电常数绝缘膜的大的通路部47。
但是，为了形成与比较例1相关的通路部47，需要形成与元件形成区域相比具有相当大的截面积的通孔49。因此，在元件形成区域的通孔中以符合基准的膜厚埋入布线材料(例如，Cu)50的情况下，如图16所示，在焊盘形成区域侧会产生表面台阶差。
这里，具体地验证在焊盘形成区域侧产生表面台阶差的现象。在电镀法中各向同性地促进Cu膜的成膜，因此侧面与从底面的生长同时开始生长。例如，如果元件形成区域和焊盘形成区域中的通孔的深度为800nm，元件形成区域的通孔的宽度为1.4μm，当从两侧面堆积的Cu膜为700nm以上时，则通孔完全被埋没。另一方面，在焊盘形成区域侧形成有比元件形成区域大的宽度、例如具有5μm宽度的通孔的情况下，不能在深度和宽度两者上都埋没该通孔，在该部分中形成表面台阶差。
与此相对，与本发明第1实施方式相关的焊盘形成区域保留与元件形成区域相比截面积大的通路部，将它们均等地分布来配置。因此，在元件形成区域和焊盘形成区域间埋没各个通孔而所需的膜厚之差不会很大，可以容易地消除上述表面台阶差的问题。此外，如本实施方式或以下说明的实施方式那样，实际上以高密度配置通路部的情况下，在形成通孔的腐蚀工序后，最好是以不成为不稳定的状态的程度来设计低介电常数绝缘膜。
图17是用于说明与上述比较例1相关的焊盘形成区域的结构中产生的其他问题点的图。为了避免与上述表面台阶差相关的问题点，在对通孔49和布线沟5 1埋入Cu膜50时，例如根据相当的膜厚来埋入Cu膜50。因此，为了只在通孔49和布线沟51内残留Cu膜50，在通过CMP法的研磨工序中随着该膜厚需要研磨相当的膜厚，会增加过研磨(over polish)量。
这里，随着要研磨的膜厚而增加过研磨量的原因在于，在通过CMP法的研磨工序中根据规定的范围来研磨对象膜。例如，对于1μm膜厚的层，在根据10％的范围进行研磨的情况下，直至研磨到该膜下100nm的位置。与此相对，在对于1.5μm膜厚的层实施同样的研磨的情况下，直至研磨到该膜下150nm的位置。这样，要研磨的膜厚越变厚，则将进一步多余地研磨该膜下的层。
这样，在要研磨的膜厚越变厚则过研磨量增加，如图18中的虚线所示，附带在其上的侵蚀(erosion)量和凹陷(dishing)量也增加，在布线构造中产生不适状况。这里，凹陷是因Cu膜50和其他膜的研磨率的不同成产生的现象，如本比较例那样，软材质的Cu膜50在研磨对象面中占有宽的面积的情况下，在Cu膜50表面上会特别显著地形成凹陷。
此外，侵蚀是依赖于研磨对象层中的Cu膜50的密度而发生的现象，如本比较例那样，在Cu膜50高密度地形成在研磨对象面上的情况下，切削Cu膜50周边的阻挡金属膜等，会露出有机硅酸盐玻璃膜52。因此，通过由CMP法的研磨工序中所包含的湿法工艺，有机硅酸盐玻璃膜52成为吸湿的状态，在该状态下，如果在有机硅酸盐玻璃膜52表面上成膜碳化硅膜，进而实施脱气处理等，则有机硅酸盐玻璃膜52和碳化硅膜间的粘结性下降，诱发剥落等。
而且，在因凹陷而在Cu膜50表面上产生台阶差的情况下，如果在Cu膜50的上方形成一定膜厚的层间绝缘膜，则在该层间绝缘膜表面上也产生反映了Cu膜50的表面台阶差形状的台阶差。因此，在其上方涂敷的光致抗蚀剂的厚度上进一步出现局部的变化，对光致抗蚀剂的曝光时的聚焦范围会降低。
此外，因在该层间绝缘膜上产生表面台阶差，还产生以下问题。例如，在Cu膜50上还形成布线等(Cu膜)的情况下，对形成于Cu膜50上方的层间绝缘膜进行构图，并埋入Cu后，需要通过CMP法对其表面进行研磨的工序。但是，在层间绝缘膜表面上存在上述那样的台阶差部分，所以在研磨工序后，不仅在形成于层间绝缘膜的通路或布线图形内，而且在该台阶差部分也会残存Cu。因此，在台阶差部分内形成多个布线或通路部的情况下，布线会因残存在台阶部分的Cu而发生短路，会在布线构造中产生不适状况。
另一方面，随着Cu膜50的表面台阶差，在对上层的层间绝缘膜表面上产生的台阶差进行研磨来平坦化的情况下，Cu膜50的表面台阶差部分上的层间绝缘膜的膜厚比其他部分厚，在后面的对该层间绝缘膜的腐蚀工序中导致腐蚀范围的下降。
与此相对，与上述第1实施方式相关的焊盘形成区域由于在元件形成区域和焊盘形成区域中埋没各个通孔而所需的膜厚之差不会很大，所以不需要为了确保表面的平坦性而过厚地埋入Cu膜。因此，可以避免随着过研磨量的增加，凹陷和侵蚀造成的布线构造的不适状况。
<比较例2>
这里，将通过单镶嵌法可形成的焊盘形成区域的结构例作为比较例2进行说明。图18是表示与比较例2相关的焊盘形成区域的结构例的图。如图18所示，在比较例2中，为了防止内部应力偏向集中在通路部54侧，在被未图示的上层布线内包的区域中形成将低介电常数绝缘膜53完全除去的大的通孔。
但是，为了形成通路部54，需要形成与元件形成区域相比，容量相当大的通孔。因此，在元件形成区域的通孔中用符合基准的膜厚来埋入布线材料(例如，Cu)的情况下，如图19所示，在焊盘形成区域的表面上会产生台阶差。
与此相对，图14所示的与本发明实施方式相关的焊盘形成区域形成与元件形成区域相比截面积大的通路部，并均等地分布配置，因此在元件形成区域和焊盘形成区域间埋没各个通孔而所需的膜厚之差不会很大，可以容易地消除上述表面台阶差所引起的问题点。
图20是用于说明与上述比较例2相关的焊盘形成区域的结构中产生的其他问题点的图。为了避免与上述表面台阶差相关的问题，在对通孔进行Cu膜埋入时，例如根据相当的膜厚来进行埋入。因此，在用于形成通路部54的由CMP法的研磨工序中，随着其膜厚而需要研磨相当的膜厚，过研磨量会增加。这样，在与比较例2相关的焊盘形成区域的制造过程中过研磨量会增加，如图20中的虚线所示，附带其上的侵蚀量和凹陷量会增加，在布线构造上会产生不适状况。
与此相对，图14所示的焊盘结构，在元件形成区域和焊盘形成区域中埋没各个通孔而所需的膜厚之差不会很大，所以不需要为了确保表面的平坦性而过厚地埋入Cu膜。因此，可以避免随着过研磨量的增加，凹陷和磨蚀造成的布线构造的不适状况。
<第2实施方式>
图21A、图21B是表示与本发明第2实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图和剖视图。再有，图21B的剖视图是表示沿图21A的俯视图的点划线的焊盘形成区域的剖面结构的图。
如图21B所示，第2实施方式的焊盘形成区域是通过双镶嵌法形成的区域，在被布线56内包的区域中均等地分布多个沟状通路部55，与元件形成区域的任何部位相比，高密度地配置通路部。
此外，如图21A的俯视图中所示的沟状通路部55当然也可以用单镶嵌法来构成(但是，这种情况下的焊盘形成区域的剖面结构与图21B有所不同)。在用双镶嵌法构成沟状通路部55的情况下，可构成该沟状通路部55的区域被制约在由布线56内包的区域内，而在单镶嵌法的情况下，在焊盘形成区域中的低介电常数绝缘膜112的任意部位都可形成沟状通路部55。
而且，与本实施方式相关的沟状通路部55的配置方向没有特别限定。即，图21A所示的沟状通路部55可在任意的方向形成。
<第3实施方式>
图22A、图22B是表示与本发明第3实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图和剖视图。再有，图22B的剖视图是表示沿图22A的俯视图中所示的点划线的焊盘形成区域的剖面结构的图。
如图22B所示，与第3实施方式相关的焊盘形成区域是通过双镶嵌法形成的区域，在被布线57内包的区域中均等地分布多个同心沟状通路部58，与第1实施方式同样，与元件形成区域相比，高密度地配置有通路部。
此外，图22A的俯视图所示的同心沟状通路部58当然可用单镶嵌法来构成(但是，这种情况下的焊盘形成区域的剖面结构与图22B有所不同)。在用双镶嵌法构成同心沟状通路部58的情况下，可构成该同心沟状通路部58的区域被制约在由布线57内包的区域内，而在单镶嵌法的情况下，在焊盘形成区域中的低介电常数绝缘膜113的任意部位都可形成同心沟状通路部58。
而且，如图22A所示，与本实施方式相关的同心沟状通路部58为周围被包围的结构。因此，在同心沟状通路部58因引线接合等施加的外力而达到屈服应力，受其影响而在同心沟状通路部58内侧的低介电常数绝缘膜113中产生断裂的情况下，可实现对该断裂施加制动作用的作为制止断裂的高性能。
<第4实施方式>
图23A、图23B是表示与本发明第4实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图和剖视图。再有，图23B的剖视图是表示沿图23A的俯视图所示的点划线的焊盘形成区域的剖面结构的图。
如图23B所示，与第4实施方式相关的焊盘形成区域是通过双镶嵌法形成的区域，在被布线60内包的区域中均等地组合分布多个交叉线状、T字状和L字状的沟状通路部61，与第1实施方式同样，与元件形成区域相比，高密度地配置有通路部61。
此外，图23A的俯视图所示的沟状通路部61当然可用单镶嵌法来构成(但是，这种情况下的焊盘形成区域的剖面结构与图23B有所不同)。在用双镶嵌法构成沟状通路部61的情况下，可构成该沟状通路部61的区域被制约在由布线60内包的区域内，而在单镶嵌法的情况下，在焊盘形成区域中的低介电常数绝缘膜的任意部位都可形成沟状通路部61。
<第5实施方式>
图24A、图24B是表示与本发明第5实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图和剖视图。再有，图24B的剖视图是表示沿图24A的俯视图所示的点划线的焊盘形成区域的剖面结构的图。
如图24B所示，与第5实施方式相关的焊盘形成区域是通过双镶嵌法形成周围被包围的格子状的沟状通路部63的区域，与第1实施方式同样，与元件形成区域相比，高密度地配置有通路部。
此外，如图24A的俯视图所示的沟状通路部63当然可用单镶嵌法来构成(但是，这种情况下的焊盘形成区域的剖面结构与图24B有所不同)。在用双镶嵌法构成沟状通路部63的情况下，可构成该沟状通路部63的区域被制约在由布线115内包的区域内，而在单镶嵌法的情况下，在焊盘形成区域中的低介电常数绝缘膜116的任意部位都可形成沟状通路部63。
而且，如图24A所示，与本实施方式相关的沟状通路部63为周围被包围的结构。因此，在沟状通路部63因引线接合等附加的外力而达到屈服应力，受其影响而在沟状通路部63内侧的低介电常数绝缘膜116中产生断裂的情况下，可实现对该断裂施加制动作用的作为制止断裂的高性能。
<第6实施方式>
图25A、图25B是表示与本发明第6实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图和剖视图。再有，图25B的剖视图是表示沿图25A的俯视图中所示的点划线的焊盘形成区域的剖面结构的图。
如图25B所示，与第6实施方式相关的焊盘形成区域，在电极焊盘中形成有格子状布线65。由此，在CMP时的研磨对象面中降低Cu膜的面积和密度，可降低此时产生的凹陷量和侵蚀量。
此外，与本实施方式相关的焊盘形成区域在电极焊盘下具有与第1实施方式同样的通路部的结构，避免内部应力偏向集中于通路部66的情况。
而且，图25A的俯视图所示的通路部66当然可用单镶嵌法来构成(但是，焊盘形成区域的剖面结构与图25B有所不同)。在用双镶嵌法构成通路部66的情况下，可构成该通路部66的区域被制约在由布线65内包的区域内，而在单镶嵌法的情况下，在焊盘形成区域中的低介电常数绝缘膜117的任意部位都可形成通路部66。
<第7实施方式>
图26A、图26B是表示与本发明第7实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图和剖视图。再有，图26B的剖视图是表示沿图26A的俯视图中所示的点划线的焊盘形成区域的剖面结构的图。
与第7实施方式相关的焊盘形成区域与上述第6实施方式同样在电极焊盘中形成有格子状布线67。由此，在CMP时的研磨对象面中降低Cu膜的面积和密度，可降低此时产生的凹陷量和侵蚀量。
此外，与本实施方式相关的焊盘形成区域形成将多个交叉线状、T字状和L字状的沟状通路部组合的通路部68，与第1实施方式同样，具有密度比元件形成区域高的通路结构，防止内部应力偏向集中于通路部68。
而且，图26A的俯视图所示的通路部68当然可用单镶嵌法来构成(但是，焊盘形成区域的剖面结构与图26B有所不同)。在用双镶嵌法构成通路部68的情况下，可构成该通路部68的区域被制约在由布线67内包的区域内，而在单镶嵌法的情况下，在焊盘形成区域中的低介电常数绝缘膜118的任意部位都可形成通路部66。
<第8实施方式>
图27是表示与本发明第8实施方式相关的Cu多层布线构造的结构俯视图。与第8实施方式相关的焊盘形成区域在被格子状布线69内包的区域内单方向地形成多个沟状通路部70，与第1实施方式同样，具有密度比元件形成区域高的通路结构。此外，与第8实施方式相关的焊盘形成区域的电极焊盘中，与上述第6实施方式同样，形成有格子状布线，在CMP时的研磨对象面中可降低Cu膜的面积和密度，可降低此时产生的凹陷量和侵蚀量。
<第9实施方式>
图28是表示与本发明第9实施方式相关的焊盘形成区域的Cu多层布线构造的结构的俯视图。第9实施方式的焊盘形成区域形成了在被格子状布线71内包的区域内单方向延长的沟状通路部72、以及在沟状通路部72间沿其垂直方向上延长的沟状通路部73，与第1实施方式同样，具有密度比元件形成区域高的通路结构。此外，与第9实施方式相关的焊盘形成区域的电极焊盘中，与上述第6实施方式同样，形成有格子状布线71。由此，在CMP时的研磨对象面中可降低Cu膜的面积和密度，可降低此时产生的凹陷量和侵蚀量。
<第10实施方式>
图29A、图29B是表示与本发明第10实施方式相关的焊盘形成区域的Cu多层布线构造的结构例的俯视图和剖视图。再有，图29B的剖视图是表示沿图29A的俯视图中所示的点划线的焊盘形成区域的剖面结构的图。
与第10实施方式相关的焊盘形成区域也与上述第6实施方式同样，在电极焊盘中形成有格子状布线74，在CMP时的研磨对象面中降低Cu膜的面积和密度，并可降低此时产生的凹陷量和侵蚀量。
如图29B所示，与本实施方式相关的焊盘形成区域是通过双镶嵌法来形成的，形成与布线74同样形状的格子状通路部75，与第1实施方式同样，具有密度比元件形成区域高的通路结构。此外，如图29A所示，与本实施方式相关的格子状通路部75为周围被包围的结构。因此，在格子状通路部75因引线接合等附加的外力而达到屈服应力，受其影响而在格子状通路部75内侧的低介电常数绝缘膜119中产生断裂的情况下，可实现对该断裂施加制动作用的作为制止断裂的高性能。
<第11实施方式>
图30A、图30B是表示与本发明第11实施方式相关的Cu多层布线构造的结构例的俯视图和剖视图。再有，图30B是表示图30A的俯视图中所示的焊盘形成区域的剖面结构的图。
与第11实施方式相关的焊盘形成区域也与上述第6实施方式同样，在电极焊盘中形成有格子状布线76。由此，在CMP时的研磨对象面中降低Cu膜的面积和密度，并可降低此时产生的凹陷量和侵蚀量。
如图30B所示，与本实施方式相关的焊盘形成区域是通过单镶嵌法来形成的，形成与布线76同样形状的格子状通路部77，与第1实施方式同样，具有密度比元件形成区域高的通路结构。此外，如图30B所示，与本实施方式相关的格子状通路部77为周围被包围的结构。因此，在格子状通路部77因引线接合等附加的外力而达到屈服应力，受其影响而在格子状通路部77内侧的低介电常数绝缘膜120中产生断裂的情况下，可实现对该断裂施加制动作用的作为制止断裂的高性能。
再有，在上述第2、第3、第7、第8及第9实施方式的说明中虽没有涉及，但在这些实施方式中，当然也能通过将通路部形成为沟状，而具有随着断裂的行进方向逐渐制止断裂的功能。
而且，在本实施方式中，例示了在被格子状的布线76内包的区域中形成格子状通路部77的结构，但与本实施方式相关的焊盘形成区域是通过单镶嵌法来形成的，所以在焊盘形成区域中的低介电常数绝缘膜120的任意部位都可以形成通路部。将该具体例示于图31A、图31B。再有，图31B的剖视图是表示图31A的俯视图中所示的焊盘形成区域的剖面结构的图，在图30A、图30B的各结构所对应的部位上附以相同的标号。
<第12实施方式>
图32是表示与本发明第12实施方式相关的元件形成区域和焊盘形成区域的Cu多层布线构造的结构的剖视图。如图32所示，与本实施方式相关的Cu多层布线构造通过双镶嵌法来形成，包括由多段布线78和多段通路部79构成的布线构造。
这样，与本实施方式相关的Cu多层布线构造分别包括多段布线78和通路部79，从而形成焊盘形成区域中的Cu膜的占有比例增加，使各Cu膜上施加的内部应力分散的结构。而且，与本实施方式相关的Cu多层布线构造形成用多段布线78和通路部79来贯通焊盘形成区域的角部，最下层的布线79通过硅氧化膜80而与硅衬底84绝缘的结构。因此，在通路部79的形状为沟状的情况下，通路部79具有抑制在焊盘形成区域内产生的断裂推进的制止断裂的作用。
<第13实施方式>
图33是表示与本发明第13实施方式相关的元件形成区域和焊盘形成区域的Cu多层布线构造的结构的剖视图。与本实施方式相关的Cu多层布线构造与上述第12实施方式的Cu多层布线构造同样，包括由多段布线78和多段通路部79构成的布线构造，同时在最下层的布线78下面包括钨栓塞85，通过多段布线78、多段通路部79及钨栓塞85而形成贯通了焊盘形成区域的角部的结构。因此，与本实施方式相关的Cu多层布线构造可抑制在焊盘形成区域内的低介电常数绝缘膜86及硅氧化膜87中产生的断裂的推进。
再有，在本实施方式中，如上述那样，在焊盘形成区域中也形成有钨栓塞85，但为了实现该钨栓塞85和硅衬底84的绝缘，在将钨栓塞85内包在下方的硅衬底的一部分区域中形成有元件分离构造88。
<第14实施方式>
图34是表示与本发明第14实施方式相关的元件形成区域和焊盘形成区域的Cu多层布线构造的结构的剖视图。与本实施方式相关的Cu多层布线构造，与上述第13实施方式的Cu多层布线构造同样，由多段布线78、多段通路部79和最下层布线78下面的钨栓塞85贯通了焊盘形成区域的角部的结构形成。
与本实施方式相关的Cu多层布线构造也与上述第13实施方式同样，为了实现钨栓塞85和硅衬底84的绝缘，通过STI法在硅衬底84中形成有元件分离构造89。本实施方式和上述第13实施方式在结构上，在元件分离构造89的形成区域的大小上有所不同，在本实施方式中，在焊盘形成区域的硅衬底84的大致整个面上形成元件分离构造89，通过该元件分离构造89而使硅衬底84相对于焊盘形成区域的整体布线构造的距离进一步隔开，形成可降低该布线构造和硅衬底84间的杂散电容的结构。
<第15实施方式>
图35是表示与本发明第15实施方式相关的元件形成区域和焊盘形成区域的Cu多层布线构造的结构的剖视图。作为与上述第14实施方式相关的Cu多层布线构造的结构，说明了降低钨栓塞85、布线78及通路部79的布线构造整体与硅衬底间的杂散电容的结构，而该结构也可应用于上述第12实施方式，在与上述第12实施方式相关的Cu多层布线构造中追加了降低上述杂散电容的结构的例子是本发明的第15实施方式。
与本发明第15实施方式相关的Cu多层布线构造，如图35所示，在焊盘形成区域的硅衬底84整个面上形成元件分离构造90，将焊盘形成区域的硅衬底84和其上方形成的布线构造(这里，是由布线78和通路部79构成的布线构造)间的距离进一步隔开，可降低该布线构造和硅衬底84间的杂散电容。
<第16实施方式>
图36是表示与本发明第16实施方式相关的元件形成区域和焊盘形成区域的Cu多层布线构造的结构的剖视图。与本实施方式相关的Cu多层布线构造如图36所示，通过单镶嵌法而形成，具有由多段布线81和多段通孔部82构成的布线构造。
如图36所示，本实施方式是具有与第12实施方式同样构造的Cu多层布线构造，在其制造工序中，在第12实施方式中采用双镶嵌法，与此相对，与第12实施方式的不同在于，在本实施方式中采用单镶嵌法。
与本实施方式相关的Cu多层布线构造，通过具有与第12实施方式的Cu多层布线构造同样的结构，从而基于该结构的作用效果也与第12实施方式相同。即，与本实施方式相关的Cu多层布线构造，分别具有多段布线81和通路部82，通过增加焊盘形成区域中的Cu膜的占有比例，可分散在各Cu膜中施加的内部应力。
此外，与本实施方式相关的Cu多层布线构造形成将焊盘形成区域的角部用多段布线81和通路部82来贯通的结构，从而使通路部82的形状为沟状，由此可以抑制在通路部82中焊盘形成区域内产生的断裂的推进。
在上述中，说明了通过单镶嵌法形成的第12实施方式对应的Cu多层布线构造，但对于第13～第15实施方式，同样也能够通过单镶嵌法来形成，分别具有与第13～第15实施方式同样的作用效果是不言而喻的。
此外，本发明的技术思想不限定于上述半导体器件及其制造方法，用于实践该制造方法的进行半导体器件设计的设计方法也包含在本发明的范畴中。作为其一例，在成为层间绝缘膜的低介电常数绝缘膜上分别在元件形成区域和焊盘形成区域中形成通路部时，与元件形成区域的任何部位中的通路部相比，将焊盘形成区域的通路部以高密度地配置来设计也包括在本发明的范畴中。
根据本发明，由于将焊盘区域的第1连接孔与元件区域的任何部位中的第2连接孔相比高密度地配置，所以在内部应力产生时防止该应力偏向集中在第1连接孔上，并可避免由此引起的布线功能的恶化。
表1
    杨氏模量(GPa)     泊松比     热膨胀系数(×10-δ)   硬度(GPa)
 Si     130     0.28     3.0
 Cu     128     0.33     1 6.6
 Si3N4     150     0.25     1.0
 SiO2(熔融石英)     70     0.17     0.6    6.3
 SiLK     2.5     0.34     66.0    0.38

Claims (51)

1.一种半导体器件，其特征在于，包括：
在低介电常数绝缘膜中包含布线构造的元件区域；以及
焊盘区域，其用于进行电连接所述元件区域和外部，附随所述元件区域而形成所述低介电常数绝缘膜来构成，
其中，在所述焊盘区域中形成于所述低介电常数绝缘膜中的第1连接孔的占有密度大于所述元件区域的所述布线构造的任意部位中的第2连接孔的占有密度。
2.如权利要求1所述的半导体器件，其特征在于，所述第1连接孔在所述焊盘区域内大致均等地分布形成。
3.如权利要求1所述的半导体器件，其特征在于，在所述焊盘区域中的所述低介电常数绝缘膜的上方，形成用于将所述元件区域和外部进行电连接的布线。
4.如权利要求3所述的半导体器件，其特征在于，所述第1连接孔内包于所述布线并与其直接连接。
5.如权利要求1所述的半导体器件，其特征在于，在所述焊盘区域中的所述低介电常数绝缘膜的上方，形成用于将所述元件区域和外部进行电连接的格子状的布线。
6.如权利要求3所述的半导体器件，其特征在于，所述第1连接孔形成于所述低介电常数绝缘膜的任意部位。
7.如权利要求5所述的半导体器件，其特征在于，所述第1连接孔形成于所述低介电常数绝缘膜的任意部位。
8.如权利要求5所述的半导体器件，其特征在于，所述第1连接孔内包于所述格子状的布线并与其直接连接。
9.如权利要求4所述的半导体器件，其特征在于，所述第1连接孔形成为沟状。
10.如权利要求6所述的半导体器件，其特征在于，所述第1连接孔形成为沟状。
11.如权利要求7所述的半导体器件，其特征在于，所述第1连接孔形成为沟状。
12.如权利要求8所述的半导体器件，其特征在于，所述第1连接孔形成为沟状。
13.如权利要求4所述的半导体器件，其特征在于，所述第1连接孔形成为格子状。
14.如权利要求6所述的半导体器件，其特征在于，所述第1连接孔形成为格子状。
15.如权利要求7所述的半导体器件，其特征在于，所述第1连接孔形成为格子状。
16.如权利要求8所述的半导体器件，其特征在于，所述第1连接孔形成为格子状。
17.如权利要求4所述的半导体器件，其特征在于，所述第1连接孔由多个同心沟状的连接孔形成。
18.如权利要求6所述的半导体器件，其特征在于，所述第1连接孔由多个同心沟状的连接孔形成。
19.如权利要求7所述的半导体器件，其特征在于，所述第1连接孔由多个同心沟状的连接孔形成。
20.如权利要求8所述的半导体器件，其特征在于，所述第1连接孔由多个同心沟状的连接孔形成。
21.如权利要求1所述的半导体器件，其特征在于，所述焊盘区域具有附随所述元件区域而形成的多层布线构造。
22.如权利要求21所述的半导体器件，其特征在于，所述焊盘区域中的所述多层布线构造具有贯通了所述焊盘区域的角部的布线构造。
23.如权利要求1所述的半导体器件，其特征在于，所述第1连接孔具有比所述第2连接孔大的截面积。
24.如权利要求1所述的半导体器件，其特征在于，在一定面积内，所述第1连接孔的数目比所述第2连接孔的数目多。
25.如权利要求1所述的半导体器件，其特征在于，所述低介电常数绝缘膜的杨氏模量小于等于20GPa。
26.一种半导体器件的制造方法，所述半导体器件具有元件区域和将所述元件区域与外部进行电连接用的焊盘区域，其特征在于，该方法包括：
与所述元件区域一起，在所述焊盘区域中形成低介电常数绝缘膜的工序；
在所述焊盘区域中形成第1连接孔，在所述元件区域中形成第2连接孔的工序，
以比所述元件区域的任意部位中的所述第2连接孔的占有密度高的密度来形成所述第1连接孔的占有密度。
27.如权利要求26所述的半导体器件的制造方法，其特征在于，在所述焊盘区域内大致均等地分布形成所述第1连接孔。
28.如权利要求26所述的半导体器件的制造方法，其特征在于，在所述焊盘区域中的所述低介电常数绝缘膜的上方，形成用于将所述元件区域和外部进行电连接的布线。
29.如权利要求28所述的半导体器件的制造方法，其特征在于，以内包于所述布线中并与其直接连接来形成所述第1连接孔。
30.如权利要求28所述的半导体器件的制造方法，其特征在于，所述布线形成为格子状。
31.如权利要求28所述的半导体器件的制造方法，其特征在于，所述第1连接孔形成在所述低介电常数绝缘膜的任意部位。
32.如权利要求30所述的半导体器件的制造方法，其特征在于，所述第1连接孔形成在所述低介电常数绝缘膜的任意部位。
33.如权利要求30所述的半导体器件的制造方法，其特征在于，以内包于所述格子状的布线并与其直接连接来形成所述第1连接孔。
34.如权利要求29所述的半导体器件的制造方法，其特征在于，所述第1连接孔形成为沟状。
35.如权利要求31所述的半导体器件的制造方法，其特征在于，所述第1连接孔形成为沟状。
36.如权利要求32所述的半导体器件的制造方法，其特征在于，所述第1连接孔形成为沟状。
37.如权利要求33所述的半导体器件的制造方法，其特征在于，所述第1连接孔形成为沟状。
38.如权利要求29所述的半导体器件的制造方法，其特征在于，所述第1连接孔形成为格子状。
39.如权利要求31所述的半导体器件的制造方法，其特征在于，所述第1连接孔形成为格子状。
40.如权利要求32所述的半导体器件的制造方法，其特征在于，所述第1连接孔形成为格子状。
41.如权利要求33所述的半导体器件的制造方法，其特征在于，所述第1连接孔形成为格子状。
42.如权利要求29所述的半导体器件的制造方法，其特征在于，所述第1连接孔形成为多个同心沟状。
43.如权利要求31所述的半导体器件的制造方法，其特征在于，所述第1连接孔形成为多个同心沟状。
44.如权利要求32所述的半导体器件的制造方法，其特征在于，所述第1连接孔形成为多个同心沟状。
45.如权利要求33所述的半导体器件的制造方法，其特征在于，所述第1连接孔形成为多个同心沟状。
46.如权利要求26所述的半导体器件的制造方法，其特征在于，附随所述元件区域，在所述焊盘区域中形成多层布线构造。
47.如权利要求46所述的半导体器件的制造方法，其特征在于，以贯通所述焊盘区域的角部的布线构造来形成所述焊盘区域的所述多层布线构造。
48.如权利要求26所述的半导体器件的制造方法，其特征在于，以大于所述第2连接孔的截面积来形成所述第1连接孔。
49.如权利要求26所述的半导体器件的制造方法，其特征在于，在一定面积内，以多于所述第2连接孔的数目来形成所述第1连接孔的数目。
50.如权利要求26所述的半导体器件的制造方法，其特征在于，所述低介电常数绝缘膜的杨氏模量小于等于20GPa。
51.一种半导体器件的设计方法，用于形成附随元件区域、并将所述元件区域和外部进行电连接用的焊盘区域的布线构造，该方法的特征在于：
按下述方式进行设计，即附随所述元件区域，并在所述焊盘区域中形成低介电常数绝缘膜，在所述焊盘区域和所述元件区域中分别形成第1连接孔和第2连接孔时，与所述元件区域的任意部位中的所述第2连接孔的占有密度相比高密度地形成所述第1连接孔的占有密度。
CN038222248A 2002-08-30 2003-08-01 半导体器件及其制造方法 Expired - Fee Related CN1682359B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002256152A JP2004095916A (ja) 2002-08-30 2002-08-30 半導体装置及びその製造方法
JP256152/2002 2002-08-30
PCT/JP2003/009799 WO2004023542A1 (ja) 2002-08-30 2003-08-01 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN1682359A true CN1682359A (zh) 2005-10-12
CN1682359B CN1682359B (zh) 2011-11-23

Family

ID=31972938

Family Applications (1)

Application Number Title Priority Date Filing Date
CN038222248A Expired - Fee Related CN1682359B (zh) 2002-08-30 2003-08-01 半导体器件及其制造方法

Country Status (6)

Country Link
EP (2) EP2204843A3 (zh)
JP (1) JP2004095916A (zh)
KR (1) KR100726917B1 (zh)
CN (1) CN1682359B (zh)
TW (1) TWI244699B (zh)
WO (1) WO2004023542A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103229291A (zh) * 2010-11-29 2013-07-31 瑞萨电子株式会社 半导体器件
CN109755201A (zh) * 2017-11-07 2019-05-14 帝奥微电子有限公司 一种金属焊盘结构及其工艺方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4759229B2 (ja) * 2004-05-12 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置
JP2006108329A (ja) * 2004-10-04 2006-04-20 Fujitsu Ltd 半導体装置
JP4550678B2 (ja) * 2005-07-07 2010-09-22 株式会社東芝 半導体装置
JP5261926B2 (ja) * 2006-12-08 2013-08-14 株式会社デンソー 半導体装置およびその製造方法
KR100871551B1 (ko) * 2007-11-06 2008-12-01 주식회사 동부하이텍 반도체 소자 및 그 제조방법
JP2009141064A (ja) 2007-12-05 2009-06-25 Renesas Technology Corp 半導体装置
FR2959868A1 (fr) * 2010-05-06 2011-11-11 St Microelectronics Crolles 2 Dispositif semi-conducteur a plots de connexion munis d'inserts
JP5922915B2 (ja) * 2011-12-02 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9455288B2 (en) * 2012-05-21 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor structure to reduce cross-talk and improve quantum efficiency
JP2014022561A (ja) 2012-07-18 2014-02-03 Sony Corp 固体撮像装置、及び、電子機器
JP6221074B2 (ja) 2013-03-22 2017-11-01 パナソニックＩｐマネジメント株式会社 半導体装置
JP5553923B2 (ja) * 2013-06-14 2014-07-23 ルネサスエレクトロニクス株式会社 半導体装置
TWI676279B (zh) 2013-10-04 2019-11-01 新力股份有限公司 半導體裝置及固體攝像元件
JP6068326B2 (ja) * 2013-12-27 2017-01-25 日本電信電話株式会社 多層配線用パッド構造の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3396790B2 (ja) * 1994-08-02 2003-04-14 富士通株式会社 半導体装置及びその製造方法
JP3457123B2 (ja) * 1995-12-07 2003-10-14 株式会社リコー 半導体装置
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
JP3526376B2 (ja) * 1996-08-21 2004-05-10 株式会社東芝 半導体装置及びその製造方法
US6143396A (en) * 1997-05-01 2000-11-07 Texas Instruments Incorporated System and method for reinforcing a bond pad
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
JP3121311B2 (ja) * 1998-05-26 2000-12-25 日本電気株式会社 多層配線構造及びそれを有する半導体装置並びにそれらの製造方法
KR100319896B1 (ko) * 1998-12-28 2002-01-10 윤종용 반도체 소자의 본딩 패드 구조 및 그 제조 방법
JP2974022B1 (ja) * 1998-10-01 1999-11-08 ヤマハ株式会社 半導体装置のボンディングパッド構造
JP2000195896A (ja) * 1998-12-25 2000-07-14 Nec Corp 半導体装置
US6246118B1 (en) * 1999-02-18 2001-06-12 Advanced Micro Devices, Inc. Low dielectric semiconductor device with rigid, conductively lined interconnection system
JP2001085465A (ja) * 1999-09-16 2001-03-30 Matsushita Electronics Industry Corp 半導体装置
US6198170B1 (en) * 1999-12-16 2001-03-06 Conexant Systems, Inc. Bonding pad and support structure and method for their fabrication
GB2364170B (en) * 1999-12-16 2002-06-12 Lucent Technologies Inc Dual damascene bond pad structure for lowering stress and allowing circuitry under pads and a process to form the same
JP2001185552A (ja) 1999-12-27 2001-07-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2001267323A (ja) 2000-03-21 2001-09-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001358169A (ja) * 2000-06-15 2001-12-26 Nec Corp 半導体装置
WO2002043144A1 (en) * 2000-11-20 2002-05-30 Conexant Systems, Inc. Structure for bonding pad and method for its fabrication

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103229291A (zh) * 2010-11-29 2013-07-31 瑞萨电子株式会社 半导体器件
CN103229291B (zh) * 2010-11-29 2015-11-25 瑞萨电子株式会社 半导体器件
CN109755201A (zh) * 2017-11-07 2019-05-14 帝奥微电子有限公司 一种金属焊盘结构及其工艺方法
CN109755201B (zh) * 2017-11-07 2022-05-17 江苏帝奥微电子股份有限公司 一种金属焊盘结构及其工艺方法

Also Published As

Publication number Publication date
TWI244699B (en) 2005-12-01
KR100726917B1 (ko) 2007-06-12
EP2204843A2 (en) 2010-07-07
JP2004095916A (ja) 2004-03-25
TW200408006A (en) 2004-05-16
CN1682359B (zh) 2011-11-23
EP1548815A1 (en) 2005-06-29
EP1548815A4 (en) 2005-09-28
WO2004023542A1 (ja) 2004-03-18
KR20050035894A (ko) 2005-04-19
EP2204843A3 (en) 2010-07-21

Similar Documents

Publication Publication Date Title
CN1096116C (zh) 半导体器件及其制造方法
CN1290186C (zh) 半导体器件及其制造方法
CN1682359A (zh) 半导体器件及其制造方法
CN1266760C (zh) 半导体器件及其制造方法
CN1190853C (zh) 半导体器件
CN1205664C (zh) 半导体装置及其制造方法
CN1157792C (zh) 一次可编程半导体非易失性存储器件及其制造方法
CN1536660A (zh) 半导体器件及其制造方法
CN1941371A (zh) 半导体器件
CN1617312A (zh) 半导体器件及其制造方法
CN1426106A (zh) 半导体装置
CN1826687A (zh) 布线结构及其制造方法
CN1416170A (zh) 半导体装置及其制造方法
CN1701418A (zh) 半导体器件的制造方法、半导体晶片及半导体器件
CN1445848A (zh) 半导体器件及其制造方法以及相移掩膜
CN1893070A (zh) 有利于提高抗水性和抗氧化性的半导体器件
CN1738027A (zh) 半导体芯片及其制造方法、半导体装置及其制造方法
CN1825568A (zh) 制造半导体集成电路的方法
CN1452244A (zh) 半导体器件
CN1956173A (zh) 半导体器件以及其制造方法
CN1835226A (zh) 半导体器件及其制造方法
CN1909215A (zh) 半导体器件
CN1297256A (zh) 半导体装置及其制造方法
CN1444279A (zh) 半导体器件及其制作方法
CN1171314C (zh) 半导体装置及半导体装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081107

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20081107

Address after: Tokyo, Japan, Japan

Applicant after: Fujitsu Microelectronics Ltd.

Address before: Kawasaki, Kanagawa, Japan

Applicant before: Fujitsu Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20111123

Termination date: 20200801