CN1941371A - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，在该半导体器件中，衬底设置有第一布线层111、第一布线层111上的层间绝缘膜132、形成于层间绝缘膜中的孔112A、覆盖孔112A的第一金属层112、形成于孔112A内的第二金属层113、第一金属层112上的电介质绝缘膜135、以及电介质绝缘膜135上的第二布线层114－116，其中，第一金属层112构成下电极的至少一部分，第二布线层114－116面向下电极的区域构成上电极，并由下电极、电介质绝缘膜135和上电极P1构成电容器160。

Description

半导体器件
技术领域
本发明涉及一种具有MIM(金属-绝缘体-金属)结构的半导体器件。
背景技术
在用于移动通信等领域的高频模拟集成电路中，除高速运行的有源元件(晶体管元件(器件)等)之外，还需要无源元件，例如电阻(电阻器)、电容(电容器)以及电感器。于是，就要求这些电路降低寄生电阻和寄生电容，以提高运行速度并降低功耗。在这些元件中，电容元件涉及使用MIM(金属-绝缘体-金属)元件，MIM元件与传统的MOS型电容元件相比，能够更大程度地降低寄生电阻量和寄生电容量(例如参见以下给出的专利文献1)。
此外，从降低寄生电容和实现元件(器件)高速运行的角度看，发现铜(Cu)等金属布线适用于集成电路(参见以下给出的专利文献2)
[专利文献1]日本特开2001-237375
[专利文献2]日本特开2003-264235
[专利文献3]日本特开2004-63990
发明内容
上述技术给出将MIM结构和Cu布线组合到半导体器件中的启示。但在结构方面有可能没有充分考虑降低寄生电阻和寄生电容。本发明的目的是提供一种能够比现有技术进一步降低寄生电阻和寄生电容并提高高频特性的技术。
为解决上述问题，本发明采用以下方案。即，本发明为一种半导体器件，包括：第一布线层，形成于衬底上；层间绝缘膜，形成于该第一布线层上；孔，形成于该层间绝缘膜中并在该层间绝缘膜的上表面具有开口；第一金属层，覆盖该孔的内表面；第二金属层，嵌入覆盖有该第一金属层的孔；电介质绝缘膜，形成于该第一金属层上；以及第二布线层，形成于该电介质绝缘膜上，其中，覆盖该孔的内壁表面的第一金属层构成该电介质绝缘膜下层的下电极的至少一部分，该第二布线层面向下电极的区域构成该电介质绝缘膜上层的上电极，并嵌入包括该下电极、该电介质绝缘膜和该上电极的电容器。
此外，本发明也可以设置作为第一金属层替代物的第三金属层，该第三金属层形成于该层间绝缘膜上并连接至该第一金属层和第二金属层，该第三金属层构成该电介质绝缘膜下层的下电极。
根据本发明，与现有技术相比可显著提高半导体器件的高频特性。
附图说明
图1为示出半导体器件的基本结构的实例的视图；
图2为示出嵌入镶嵌结构而形成的半导体器件的第二实例的视图；
图3为示出基本对准系统的视图；
图4A为示出形成层间膜和停止膜并进行图案化以形成金属(Cu)镶嵌布线的工艺的视图(MIM区和正常区)；
图4B为示出形成层间膜和停止膜并进行图案化以形成金属(Cu)镶嵌布线的工艺的视图(标记区)；
图5A为示出在沟槽内通过溅射及电镀形成金属层(Cu)和阻挡金属膜(Ta)的工艺的视图(MIM区和正常区)；
图5B为示出在沟槽内通过溅射及电镀形成金属层(Cu)和阻挡金属膜(Ta)的工艺的视图(标记区)；
图6A为示出在镶嵌布线上形成孔的工艺的视图(MIM区和正常区)；
图6B为示出在镶嵌布线上形成孔的工艺的视图(标记区)；
图7A为示出形成层间绝缘膜132的图案的工艺和去除防扩散膜131的工艺的视图(MIM区和正常区)；
图7B为示出形成层间绝缘膜132的图案的工艺和去除防扩散膜131的工艺的视图(标记区)；
图8A为示出形成金属层的工艺的视图(MIM区和正常区)；
图8B为示出形成金属层的工艺的视图(标记区)；
图9A为示出金属层的CMP工艺的视图(MIM区和正常区)；
图9B为示出金属层的CMP工艺的视图(标记区)；
图10A为示出形成用作MIM区下电极的图案的工艺的视图(MIM区和正常区)；
图10B为示出在形成用作MIM区下电极的图案的工艺中标记区的结构的视图；
图11A为示出形成用作MIM区的电容区的电介质绝缘膜135的工艺的视图(MIM区和正常区)；
图11B为示出在MIM区的电容区中形成电介质绝缘膜135的工艺中标记区的结构的视图；
图12A为示出对用于图案化MIM区的电容区的光致抗蚀剂204进行涂覆、曝光和显影的工艺的视图(MIM区和正常区)；
图12B为示出在对用于图案化MIM区的电容区的光致抗蚀剂204进行涂覆、曝光和显影的工艺中标记区的结构的视图；
图13A为示出上电极的图案形成工艺的视图(MIM区和正常区)；
图13B为示出在上电极的图案形成工艺中标记区的结构的视图；
图14A为示出蚀刻阻挡金属膜116、金属层115和阻挡金属膜114的工艺的视图(MIM区和正常区)；
图14B为示出蚀刻阻挡金属膜116、金属层115和阻挡金属膜114的工艺的视图(标记区)；
图15A为示出形成覆盖结构的工艺的视图(MIM区和正常区)；
图15B为示出形成覆盖结构的工艺的视图(标记区)；
图15C为示出形成覆盖结构的工艺的视图(修改例)；
图16A为关于在本发明的第一实施例中说明的工艺中形成的剖面结构的俯视图(MIM区和正常区)；
图16B为关于在本发明的第一实施例中说明的工艺中形成的剖面结构的俯视图(标记区)；
图16C为关于在本发明的第一实施例中说明的工艺中形成的剖面结构的俯视图(修改例)；
图17A为根据本发明第二实施例的半导体器件的MIM区和正常区的剖视图；
图17B为根据本发明第二实施例的半导体器件的标记区的剖视图；
图18A为根据本发明第二实施例的半导体器件的MIM区和正常区的俯视图；
图18B为根据本发明第二实施例的半导体器件的标记区的俯视图；
图19为示出孔的剖面形状为长度在纵向和横向不同的矩形的修改例的视图；
图20为示出镶嵌布线区的宽度扩大的修改例的视图；
图21为示出增加孔数目的修改例的视图；
图22为示出组合槽孔(grooved hole)和矩形孔的修改例的视图，其中槽孔的剖面形状在纵向和横向的长度不同，矩形孔基本类似于普通正方形；
图23为镶嵌布线区的宽度扩大并且孔的剖面形状为长度在纵向和横向不同的矩形的修改例；
图24为示出半导体器件的剖视图，在该半导体器件中，从MIM结构的下电极通向镶嵌布线的孔未设置于上电极P1的下方；
图25为示出半导体器件的俯视图，在该半导体器件中，从MIM结构的下电极通向镶嵌布线的孔未设置于上电极P1的下方；
图26为示出孔的剖面形状为长度在纵向和横向不同的矩形的修改例的视图；
图27为示出半导体器件的剖视图，在该半导体器件中叠置多个电介质绝缘层；
图28为示出半导体器件的剖视图，在该半导体器件中电介质绝缘层的边缘与上电极的边缘局部对准；
图29为示出利用虚设(dummy)绝缘层制造半导体器件的工艺的剖视图(1)；
图30为示出利用虚设绝缘层制造半导体器件的工艺的剖视图(2)；
图31为示出利用虚设绝缘层制造半导体器件的工艺的剖视图(3)；
图32为示出利用虚设绝缘层制造半导体器件的工艺的剖视图(4)；
图33为示出利用虚设绝缘层制造半导体器件的工艺的剖视图(5)；
图34为示出在辅助金属层上形成抗蚀图的工艺的剖视图；
图35为示出通过利用等离子体化学气相沉积(CVD)方法形成电介质绝缘膜的工艺的剖视图；
图36为示出在电介质绝缘层上涂覆、曝光和显影光致抗蚀剂的工艺的剖视图；
图37为示出在由阻挡金属、金属层和阻挡金属构成的铝布线上涂覆、曝光和显影光致抗蚀剂的工艺的剖视图；
图38为示出蚀刻铝布线的工艺的剖视图；
图39为示出蚀刻电介质绝缘膜的工艺的剖视图；
图40为示出通过去除层间绝缘膜上的胶层(glue layer)形成辅助金属层的制造半导体器件的工艺的剖视图(1)；
图41为示出通过去除层间绝缘膜上的胶层形成辅助金属层的制造半导体器件的工艺的剖视图(2)；
图42为示出半导体器件的俯视图，在该半导体器件中以沿上电极P1外围的形式设置镶嵌布线；
图43为示出半导体器件的俯视图，在该半导体器件中在电极的下方区域中未设置孔图案112A，而设置镶嵌布线113A；
图44为示出半导体器件的俯视图，在该半导体器件中在上电极的延伸区正下方的区域中未设置镶嵌布线；
图45为示出半导体器件的实例1的俯视图，在该半导体器件中在MIM区中形成上电极P1与镶嵌布线111A的重叠区域；
图46为示出半导体器件的实例2的俯视图，在该半导体器件中在MIM区中形成上电极P1与镶嵌布线111A的重叠区域；
图47为示出半导体器件的实例3的俯视图，在该半导体器件中在MIM区中形成上电极P1与镶嵌布线111A的重叠区域；
图48为示出半导体器件的实例4的俯视图，在该半导体器件中在MIM区中形成上电极P1与镶嵌布线111A的重叠区域；
图49为示出利用本发明的第一至第八实施例中的对准标记的对准系统的视图；
图50为示出本发明的第一至第八实施例适用的半导体器件。
具体实施方式
以下将参照附图说明根据实施本发明的最佳实施方式(以下称为实施例)的半导体器件。以下实施例的结构为示例，本发明不限于实施例的结构。
《发明实质》
图1示出半导体器件的基本结构的实例。图1为包括MIM结构的半导体器件的剖视图。如图1所示，该半导体器件包括：半导体衬底300；氧化硅膜(SiO2)301，形成于半导体衬底300上；氮化硅膜(SiN)302，形成于氧化硅膜301上；氧化硅膜303，形成于氮化硅膜302上；沟槽309，形成于氧化硅膜303中；阻挡金属膜310，覆盖沟槽309的底表面和侧表面；金属布线311(Cu)，填充阻挡金属膜310内的沟槽部分；氮化硅膜331，形成于金属布线311(和氧化硅膜303)上；MIM结构360，形成于氮化硅膜331上；氧化硅膜333，形成于MIM结构360(和氮化硅膜331)上；氮化硅膜334，形成于氧化硅膜333上；氧化硅膜335，形成于氮化硅膜334上；沟槽339，形成于氧化硅膜335中；金属布线336，嵌入沟槽339中；孔337A、337B，将金属布线336连接至MIM结构，孔337A、337B填充有与金属布线336相同类型的金属(Cu)；孔337C，类似地将金属布线336连接至金属布线311；以及阻挡金属膜338，覆盖包括沟槽339和孔337A-337C的结构的内表面，沟槽339填充有与金属布线336相同类型的金属(Cu)。
此处，镶嵌结构由包括沟槽309、阻挡金属膜310以及金属布线311的结构形成，其中阻挡金属膜310覆盖沟槽309的底表面和侧表面，而金属布线311填充阻挡金属膜310内的沟槽部分。此外，称为双镶嵌结构的结构包括嵌有金属布线336的沟槽339、以及嵌有与金属布线336相同类型的金属(Cu)的孔337A、337B、337C。双镶嵌结构指包括沟槽和孔的镶嵌结构。
如图1所示，MIM结构360由三层结构构成，例如从上层开始，该三层结构为氮化钛(TiN)/氧化硅膜(SiO2)/氮化钛(TiN)，并且可在该三层结构的上层进一步形成氮化硅(SiN)或碳化硅(SiC)层。
填充孔337A的金属(Cu)和覆盖孔337A内壁的阻挡金属膜338将金属布线336向下连接至MIM结构的下电极(TiN)。此外，填充孔337B的金属(Cu)和覆盖孔337B内壁的阻挡金属膜338将金属布线336向下连接至MIM结构360的上电极(TiN)。另外，填充孔337C的金属(Cu)和覆盖孔337C内壁的阻挡金属膜338将金属布线336向下连接至金属布线311。应该注意，包括孔337A-337C、阻挡金属膜338以及布线336的层也称为通路层、孔层、塞层或简称为层间绝缘膜层。
因此，在图1中，MIM元件如此形成以嵌入具有双镶嵌结构的通路层(层间绝缘膜层)。
此外，在半导体器件中，在图1的右侧区域中形成用于叠置层间图案的对准标记350。在镶嵌结构(为通过将阻挡金属膜310或金属布线311嵌入沟槽309而平面化的结构)中，在抛光金属(Cu)之后表面平面化。因此，如果在上述表面上进一步形成金属膜(例如作为MIM元件的TiN膜)，则不会在金属膜表面上保留台阶部分，并且例如金属布线311等在先形成的层(pre-layer)的位置将不可识别。因此，在形成用作MIM元件下电极的TiN层之前，形成对准标记350，并将对准标记350用于形成TiN层之后的对准。
通常，层间对准涉及利用台阶部分或利用穿透绝缘膜的光的反射率差异。但是，为了在图1所示的镶嵌结构上层之上形成MIM元件而形成金属层的情况下，需要利用台阶部分检测在先形成的层的位置。
为了在形成镶嵌结构之后预先形成台阶部分，在金属布线311上层之上形成氮化硅膜331或形成氧化硅膜之后，通过利用光致抗蚀剂进行图案化而形成对准标记350的图案，并通过蚀刻形成所需要的台阶部分。因而，为形成对准标记350，需要单掩模图案。注意，即便对准标记350形成于镶嵌结构的金属布线311下方的层时，台阶部分也会由于金属布线311的嵌入以及CMP(化学机械平面化)而消失。
将说明图1的半导体器件的制造工艺。首先，形成绝缘膜(SiO2→SiN→SiO2)，图案化光致抗蚀剂，蚀刻形成沟槽309以及除去光致抗蚀剂(此时图案化所用的掩模称为例如MxL)。此外，通过嵌入形成由阻挡金属膜310和金属布线311构成的层，其中通过CMP(化学机械平面化)去除阻挡金属膜310和金属布线311的多余层，从而在图1的下侧区域中形成第一层镶嵌结构。因此，镶嵌结构指通过将阻挡金属膜310和金属布线311嵌入沟槽309而平面化的结构。此处，阻挡金属膜310例如为氮化钽(TaN)。此外，金属布线311例如为铜(Cu)。
随后，形成包含在金属布线311和氮化硅膜(SiN)331中的金属(Cu)防扩散膜，该防扩散膜用作蚀刻相邻层的停止膜。随后，形成SiO2薄层。该SiO2薄层也可以不存在。接着，为了形成对准标记350，进行图案化和蚀刻(在本实施例中以下将这次图案化所用的掩模称为CAL)。在形成构成随后的MIM结构的金属层(下电极)之后，通过利用在形成图案时所形成的对准标记350，执行与基层(base layer)的对准。
随后，通过溅射、等离子体CVD(化学气相沉积)方法等，形成TiN膜(下电极)和SiO2膜(电介质绝缘层)、TiN膜(上电极)以及SiN膜，而构成MIM元件。
接着，利用预先形成的对准标记350，通过光致抗蚀剂形成与MIM下电极对应的掩模图案，蚀刻由SiN/TiN/SiO2/TiN构成的MIM元件部分，并除去光致抗蚀剂(在本实施例中以下将这次图案形成所用的掩模称为CAP1)。
此外，通过光致抗蚀剂形成与上电极对应的掩模图案，蚀刻由SiN/TiN/SiO2构成的部分，并除去光致抗蚀剂(在本实施例中以下将这次图案形成所用的掩模称为CAP2)。当形成与下电极对应的掩模图案时，可在布图(未示出)中的不同位置预设此时的对准标记。当通过采用形成下电极时所用的标记形成上电极时，可实现精确对准。
随后，形成与后来构成的双镶嵌结构的通路层相对应的绝缘膜层(SiO2)333，绝缘膜333的厚度比最终目标膜厚要厚。原因在于，避免由于CMP产生层间台阶部分，从而使由MIM元件所产生的台阶部分不会引起任何问题，例如Cu残留在后来形成的双镶嵌层内的布线中。然后，抛光如此形成的层间绝缘膜333，包括通过CMP平面化。经过上述处理，形成与平面目标膜厚相匹配的通路层(层间绝缘膜333)。
随后，形成氮化硅膜334，其作为用于形成双镶嵌结构的蚀刻停止膜。此外，形成氧化硅膜335，其作为用于金属布线336的绝缘膜。
此后，根据通常的双镶嵌结构构成方法进行处理。人们已经提出一些双镶嵌结构构成方法。将按照称为预通路(pre-via)方法的方法，继续本实施例的说明。
利用作为布线绝缘层的氧化硅膜335上的光致抗蚀剂，形成孔337A、337B、337C。此时，根据穿透叠置层间膜的光的反射率的差异，检测前面形成的镶嵌布线的金属，并进行对准(在本实施例中以下将这次图案形成所用的掩模称为Mx+1C，此处，Mx+1C代表位置比形成镶嵌布线所用的掩模MxL高一层的接触层)。
此外，蚀刻氧化硅膜335/氮化硅膜334/层间绝缘膜333，直至暴露金属布线311上的氮化硅膜331，并除去光致抗蚀剂。于是，以通过回蚀刻与上电极相对应的TiN膜上的SiN的方式(预先适当形成较厚的SiN膜)，在上电极上部停止孔337B。由于选择率取决于下电极(TiN)上材料的差异，从而在下电极上部停止孔337A。
随后，涂覆树脂(不会与随后的光致抗蚀剂混合的材料)，覆盖孔337A-337C内部，树脂经过溶解仅保留在孔337A-337C内，利用光致抗蚀剂形成与布线层336(沟槽339)相对应的掩模图案(在本实施例中以下将这次图案形成所用的掩模称为例如Mx+1L)。此时，预先形成标记图案，该标记图案将成为在先形成的孔图案布局上的对准标记。当形成布线图案时，利用标记图案的台阶部分进行对准，从而使得孔图案(包括孔337A-337C的层)可以与布线图案精确对准。
进而，蚀刻布线的绝缘膜335，直至暴露绝缘膜335正下方的氮化硅膜334，其中使用具有布线图案(金属布线336的图案)的光致抗蚀剂作为掩模。随后，除去光致抗蚀剂。于是，同时去除嵌入孔内的树脂。
随后，利用形成于布线图案中的SiO2沟槽339和形成于孔图案中的SiO2孔337A-337C作为掩模，通过蚀刻同时去除作为沟槽339下层的氮化硅膜334和作为孔337C下层的氮化硅膜331，从而形成与镶嵌布线的接触区(孔337C)。于是，同时去除MIM结构上的SiN，并且还形成与上电极的接触区(孔337B)。
在这种状态下，从表面暴露镶嵌布线(Cu)、MIM上电极(TiN)以及MIM下电极(TiN)，其中可形成MIM结构和布线结构。最后，形成阻挡金属膜338和金属布线336(Cu)，以同时嵌入沟槽339和孔337A-337C，并通过CMP去除阻挡金属膜338和金属布线336的多余部分。通过上述工艺，完成MIM结构和双镶嵌结构的形成。上述进行的工艺使MIM结构能够嵌入双镶嵌结构(其中，氧化硅膜333作为层间绝缘膜)。
图2示出半导体器件的第二实例，其中形成嵌入镶嵌结构的MIM结构。在第二实例中，在MIM结构正下方的区域外形成构成镶嵌层的阻挡金属膜310和金属布线311。
第二实例与图1所示实例的不同点是未形成作为MIM结构360下层的金属布线311。此外，在图1中，由嵌入沟槽339的金属布线336和将金属布线336连接至MIM结构和镶嵌布线的孔337A、337B以及337C构成双镶嵌结构，相反，图2的实例与图1所示实例的不同点是基于RIE(活性离子蚀刻)在孔337A、337B以及337C的上层之上形成铝布线340。
直至形成MIM结构360和层间绝缘膜333，图2的半导体器件的制造方法与图1所示实例相同。以如图1相同的方式，形成与通路层相对应的层间绝缘膜333，层间绝缘膜333的厚度足以实现后来的平面化。
之后，涂覆并显影用于形成孔347A-347C的抗蚀图(用于该图案形成的掩模也称为例如Mx+1C)。进而，通过蚀刻将孔347A向下开口至形成下电极的TiN，并且在TiN表面停止蚀刻。此外，通过蚀刻将孔347B向下开口至MIM区360上层的SiN，并且在SiN表面停止蚀刻。另外，通过蚀刻将孔347C向下开口至金属布线311上层的氮化硅膜331，并且在氮化硅膜331的表面停止蚀刻。
接着，通过包含氧气的等离子体灰化除去抗蚀图。此外，利用层间绝缘膜333作为掩模，蚀刻MIM区360上层的SiN和氮化硅膜331。因此，孔347B向下开口至MIM结构的上电极(TiN)表面以及金属布线311的表面。
之后，形成胶层(TiN)312和金属(钨)313。此外，通过CMP平面化胶层(TiN)312和金属(钨)313。
此外，依序形成防扩散膜353、金属层351(Al(Cu))和防扩散膜352。然后，涂覆、曝光并显影用于形成铝布线340的光致抗蚀剂。于是，采用与孔347A-347一同形成的台阶部分(掩模Mx+1C中预设的台阶图案)作为与基层对准的对准标记。之后，通过RIE形成铝布线340。
图3示出基本对准系统。图3中，实箭头线的左侧(箭头的后方区域)代表用于形成基层的掩模，而实箭头线的右侧(箭头的尖端)代表用于形成基层上层的掩模。例如，MxL指第x层金属线路。MxL代表用于图1中镶嵌布线的沟槽309的图案形成的掩模。
此外，虚线代表用于间接对准的掩模之间的关系。例如，Mx+1C与CAL之间的关系表明：通过利用由掩模MxL形成的图案的金属反射标记实现间接对准。
此外，Mx+1C代表第(x+1)层(比第x层高一层)金属接触。Mx+1C为用于形成例如图1中孔337A-337C的掩模。此外，CAL代表电容器对准标记，在本实施例中将其称为插入层(digging layer)。并且，CAP指电容器层，并对应于MIM结构。CAP1代表用于下电极的图案形成的掩模。此外，CAP2代表用于上电极的图案形成的掩模。
此外，在图3中，对准目标检测方法写在实箭头线的上方和下方。例如，为了对准由Mx+1C代表的接触层与由MxL代表的金属布线层，根据镶嵌金属层上的金属的光反射与层间绝缘膜的反射之间的差异，检测对准位置。
此外，由Mx+1L代表的金属布线层与由Mx+1C代表的接触层之间的对准，涉及利用形成于镶嵌布线上的层间绝缘膜中的台阶部分。这个台阶部分是在形成由Mx+1C代表的接触层时形成。
此外，当形成由CAL代表的插入层时，同样，根据镶嵌金属层上的金属的光反射与层间绝缘膜的反射之间的差异，检测对准位置。接着，利用形成于由CAL代表的插入层中的台阶部分，对准CAP1掩模图案，并形成MIM结构的下电极。图3中，这个台阶部分被描述为HM/金属/电介质绝缘层/金属层间绝缘膜内的台阶部分。此处，HM(硬掩模)指图1中位于MIM结构360最高区域处的氮化物膜或碳化物膜(SiN或SiC)。此外，层间绝缘膜中的台阶部分指图1的右侧区域中形成于层间绝缘膜303处的标记350。
利用嵌入掩模CAP1的台阶对准CAP2掩模图案，并形成MIM结构的上电极。图3中，这个台阶部分被描述为HM/金属/电介质绝缘层/金属台阶部分。
但是，在上述工艺中，为形成对准标记，除用于形成MIM元件的掩模图案之外，还需要另一掩模图案，并且由于图案形成、蚀刻等引起工艺的数目增加。此外，为形成MIM元件，金属层(例如TiN的下电极和上电极)的形成需要与正常元件形成工艺和布线工艺分离的工艺，并且为组成正常的结构，工艺的数目增加。
通过上述方法，在镶嵌布线结构(金属布线311)的正上方形成MIM结构，并由镶嵌布线支持(backed)MIM结构的下电极，从而降低寄生电阻，并能够提高高频电路中的Q值(参见例如日本特开2003-264235)。
但是，即使在这种技术所示的工艺中，与图1所示的工艺类似，也存在分别形成下电极、电介质绝缘膜和上电极的工艺，导致膜形成工艺的数目增加。
并且，MIM结构360的特性提高也需要通过尽可能地将元件设置于远离衬底的位置而降低寄生电容。
另外，在由镶嵌布线支持MIM结构下电极的情况下，为了不将构成镶嵌布线的金属(Cu)暴露至蚀刻气体，需要利用防扩散膜覆盖镶嵌布线。替代地，需要将镶嵌布线包围在MIM结构的电极平面区域内，从而使布线布局图案的自由度下降。即，布线不能置于MIM结构的电极平面区域的边界线之外，因此需要引出至下层布线。因而，导致在衬底附近的层中存在电极引线。选择尽可能地将电容元件设置于远离衬底的位置，可导致寄生电容的下降，因此，利用这种结构虽然可有效地降低寄生电阻，但在寄生电容方面又产生问题。
注意，也可以考虑通过检测用于覆盖这种技术所采用的镶嵌布线的防扩散膜中的台阶部分，实现MIM结构的图案形成的对准。但是，这个台阶部分约为70nm这样低，难以检测。
因此，在以下实施例中，将由于增加掩模图案产生的工艺数目以及形成电极所需的工艺数目限制为最小值，从而实现进一步有效降低寄生电阻和寄生电容。
具体说来，在实施例中，通过将MIM结构嵌入布线层限制掩模图案的数目增加，并且通过部分共享常规工艺限制工艺数目增加。此外，在这种情况下，通过将MIM结构迁移至比布线层高很多的层，实现关于衬底的寄生电容的下降和电极电阻的下降。
因此，在以下实施例中，MIM结构未设置于金属布线(例如，图1中定义为层间绝缘膜的氧化硅膜333)中，而是设置于塞层(钨层)的上部区域中，该塞层连接至比双镶嵌结构高很多的层(层间绝缘膜335)并在铝布线层之下。此外，利用覆盖形成塞层的钨的胶层作为MIM结构的下电极。另一方面，利用塞层上层的铝布线层作为上电极。另外，在这种情况下，将塞层的标记图案用于电极与电介质绝缘膜之间的掩模图案对准。
利用这种结构，(1)共享形成MIM结构电极的工艺和铝布线层的图案形成工艺，(2)不采用用于形成插入层的掩模(CAL)，并将台阶图案嵌入塞层。因此，如图1至3所示，能够减少将MIM结构嵌入镶嵌层的工艺数目、掩模图案数目、关于衬底的寄生电容和电极电阻。
《第一实施例》
以下将参照图4A至图16A说明根据本发明第一实施例的半导体器件。在该半导体器件中，在镶嵌结构的上层之上形成金属(Al)布线和钨塞层，并以尽可能减少工艺数目增加的方式形成MIM元件。将说明半导体器件的制造方法。
此处，如图4A和4B为成对的一样，图4A-15B包括多对附图。在上述附图中，图nA(n＝4-15)示出一个半导体衬底上MIM区的结构和正常区的结构。此外，图nB(n＝4-15)示出在同一个半导体衬底上其它区域中形成的标记区的结构。此处，MIM区代表形成MIM结构的区域，正常区代表形成半导体器件的基本元件或布线的区域，以及标记区代表形成用于对准的对准标记的区域。但是，图nB基本示出与图nA所示相同的工艺。
图4A示出形成层间绝缘膜和停止膜并在其上进行图案化以形成金属(Cu)镶嵌布线的工艺。此外，图4B示出标记区中与上述工艺相同的工艺。
如图4A(图4B)所示，首先，在半导体衬底100上形成层间绝缘膜(例如SiO2)101。应该注意，在本申请的说明书中所述的衬底100不仅包括半导体衬底自身，而且包括形成有诸如晶体管等半导体器件的半导体衬底。所述半导体衬底也可以是可进一步形成有一个或更多布线层的半导体衬底。
随后，形成在蚀刻布线时用作停止膜的氮化硅膜102(50nm的SiN)。这种氮化硅膜也称为停止膜。随后，形成用于使布线绝缘的层间绝缘膜103(例如400nm的SiO2)。接着，涂覆、曝光和显影用作布线图案掩模的光致抗蚀剂201，从而形成布线图案。因此，在MIM区和正常区中形成所需的图案(图4A)。此外，在标记区中也形成与MIM区和正常区中的图案类似的图案(图4B)。
此外，通过使用例如氟化碳(CF)系蚀刻气体(以下，以诸如CF、CHF、CF4、C4F8以及C4F6等化学式表示氟化碳系气体)的等离子体蚀刻方法，利用光致抗蚀剂201作为掩模，蚀刻层间绝缘膜103。在暴露用作蚀刻停止膜的氮化钛膜102时，则停止蚀刻。利用上述工艺，镶嵌布线中的沟槽110A(参见图5A)向下开口至氮化硅膜102。
随后，通过使用氧气(O2)等的等离子体灰化，去除光致抗蚀剂201。随后，采用在先形成的层间绝缘膜103的沟槽图案作为掩模窗口，通过利用CF或CHF等的混合气体的蚀刻，去除蚀刻停止膜102。镶嵌布线中的沟槽110A向下开口至层间绝缘膜101。
图5A(图5B)为示出在沟槽内通过溅射及电镀形成金属层111(Cu)和阻挡金属膜110(Ta)的工艺的视图(图5A中省略半导体衬底100，以下相同)。即，举例说来，通过采用溅射方法形成阻挡金属膜110，随后通过电镀方法形成金属层111(与根据本发明的第一布线层相对应，其例如为1000nm厚的Cu膜)。在形成阻挡金属膜110之后，通过相同的溅射方法，由与金属层111相同的材料形成厚度为100nm量级的籽晶膜(seed film)(未示出)，并且通过电镀方法形成达到所需厚度的金属层111，其中籽晶层用作电极层。
图6A(图6B)为示出在镶嵌布线中形成孔的工艺的视图。首先，通过化学机械抛光(CMP)方法，去除层间绝缘膜103上的金属层111以及阻挡金属膜110之上的多余膜。因此，平面化金属层111和层间绝缘膜110，从而仅保留沟槽110A内的金属层111和层间绝缘膜110，沟槽110A形成于层间绝缘膜103和蚀刻停止膜102中。分别在MIM区、正常区(图5A)以及标记区(图5B)中形成镶嵌布线111A，镶嵌布线111A包括金属层111和阻挡金属膜110(参见图6A)。
随后，在镶嵌布线层上形成防扩散膜131，在该镶嵌布线层中，金属层111和阻挡金属膜110嵌入层间绝缘膜103内。防扩散膜131具有在后来进行的蚀刻工艺中用作蚀刻停止膜的功能，以及防止金属从金属层111扩散的功能。防扩散膜131由例如氮化硅(SiN)构成，并通过等离子体CVD方法形成为70nm厚。随后，形成层间绝缘膜(例如600nm的SiO2)132(参见图6A)。
随后，如图6A所示，涂覆、曝光和显影光致抗蚀剂202，从而形成孔图案(例如，开口尺寸为500nm)。如图6B所示，在本实施例中，当形成这种孔图案时，在标记区中形成宽度较宽的沟槽或孔。在此标记区中的沟槽或孔用作对准标记150，用于更高层上的对准。以下也将对准标记150称为标记150。
此处，孔图案与在先形成的层的对准涉及利用下层的镶嵌布线111A的图案。在这种情况下，通过利用经由层间绝缘膜132观察的金属层111与层间绝缘膜103之间的光发射的差异，检测基层的镶嵌布线111A内预定图案的位置，从而对准孔图案。
图7A(图7B)为示出层间绝缘膜132的图案形成工艺和去除防扩散膜131的去除工艺的视图。首先，如图6A所示，使用光致抗蚀剂202作为掩模，并且通过利用例如CF系蚀刻气体，等离子体蚀刻层间绝缘膜132。这次蚀刻停在用作停止膜的防扩散膜131上。从而在层间绝缘膜132中形成孔112A。
随后，通过使用氧气(O2)的等离子体灰化，去除光致抗蚀剂202。接着，采用层间绝缘膜132作为掩模，通过使用例如CF系或CHF系混合气体的等离子体蚀刻，去除防扩散膜131。从而暴露镶嵌布线(金属层111)。即，孔112A向下开口至金属层111。注意，此时如图7B所示，在标记区中同时形成宽槽或宽孔的台阶图案(以下称为标记150)。
图8A(图8B)为示出金属层形成工艺的视图。首先，通过溅射方法形成胶层112(与根据本发明的第一金属层相对应，例如由150nm厚的TiN形成胶层112)。随后，通过CVD方法形成金属层113(其由例如300nm厚的钨(W)形成，并与根据本发明的第二金属层相对应)。如图8A所示，结构为宽度约为500nm的孔112A的图案形成于MIM区和正常区中，并在形成胶层112之后通过CVD方法嵌入金属(钨)。
如图8B所示，在标记区中形成较宽的对准标记150的图案(开口尺寸约为2微米至5微米)。这个开口尺寸被设定为这样的尺寸：即便以各向同性的方案均匀形成上层图案时，开口也不会被完全嵌入。因而，例如，如果胶层112形成为150nm厚时金属层113形成为300nm厚，则尽管开口的宽度有可能在一侧窄450纳米(nm)并在两侧窄900纳米(nm)，但是在确保开口尺寸在2微米至5微秒量级的条件下，标记区不会被完全嵌入。此外，在防扩散膜131形成为70nm时，层间绝缘膜132形成为600nm，因此标记区中的台阶部分未被完全嵌入，而仍保留。在随后的工艺中在衬底的整个表面上形成金属层之后，如果不能利用金属层的反射进行对准，则利用这个台阶部分与基层图案对准。换句话说，利用由于标记150中的台阶部分导致的光发射的变化进行对准。
图9A(图9B)为示出金属层113的CMP工艺的视图。如图9A(图9B)所示，通过CMP方法去除金属层113，从而保留胶层112。在这种情况下，如图9A所示，在MIM区和正常区的孔112a中以嵌入状态保留金属层113。由此，形成包括胶层112和金属层113的塞层113A。此外，如图9B所示，在标记区，在保留标记150中的台阶部分的状态下，保留金属层113。
此处，当通过CMP方法去除金属层113时，为了避免所形成的要嵌入孔112A中的金属层113表面上发生残留，应用适当程度的过抛光(过量抛光)。在这种情况下，如图9A所示，有可能在胶层112与金属层113之间产生台阶部分。
图10A(图10B)示出形成将成为MIM区中的下电极的图案的工艺。如图10A所示，涂覆、曝光和显影光致抗蚀剂203，从而在MIM区中形成下电极图案。于是，光致抗蚀剂203的基层为整个表面上的金属层，因而不能利用金属材料与绝缘层之间的反射率差异。因此，利用预先形成的标记150中的台阶部分(参见图10B)，使光致抗蚀剂的图案与基层对准。此时，如图10B所示，在标记区中进一步制备用于进行下一次对准的图案203A。
图11A(图11B)示出形成将成为MIM区中的电容元件的电介质绝缘层135的工艺。在此工艺中，利用光致抗蚀剂203作为掩模(参见图10A)，通过使用例如氯气(Cl2)等气体的等离子体蚀刻，蚀刻胶层112，然后通过采用氧气(O2)等的等离子体灰化，去除光致抗蚀剂203。于是，暂时暴露构成下电极的金属层113和胶层112。
之后，如图11A所示，利用等离子体CVD方法，形成将成为MIM区中的电容元件的电介质绝缘层135(其由例如50nm厚的SiO2形成)。此时，在标记区中，承袭(take over)由于较早形成的金属层113和胶层112产生的标记150中的台阶部分。
注意，作为SiO2的替代物，电介质绝缘层135的材料可使用用于形成绝缘膜的SiON、SiCN、SiC、SiOC、SiN等。
图12A(图12B)示出涂覆、曝光和显影用于图案化MIM区中的电容元件的光致抗蚀剂204的工艺。如图12A所示，为形成将成为MIM区中的电容元件的图案，涂覆、曝光和显影光致抗蚀剂204。同时，如图12B所示，也在标记区中形成标记图案204A，用于后来进行的工艺中的对准。
图13A(图13B)为示出形成上电极的图案的工艺的视图。如图12A所示，使用光致抗蚀剂204作为掩模，通过使用CF系气体的等离子体蚀刻去除电介质绝缘膜135。此外，灰化光致抗蚀剂204，从而从表面暴露正常区中的金属层113和胶层112。随后，如图13A所示，通过采用溅射方法，依序形成阻挡金属膜114(其由例如50nm厚的TiN形成)、金属层115(其由例如1000nm厚的AlCu形成)和阻挡金属膜116(其由例如50nm厚的TiN形成)。此时，如图13B所示，由电介质绝缘膜135、金属层113和胶层112构成的台阶部分在阻挡金属膜116上承袭。
此外，如图13A(13B)所示，涂覆、曝光和显影光致抗蚀剂205，从而同时形成MIM区中的上电极图案、正常区中的电路图案(图13A)和标记区中的图案(图13B)。于是，利用前述的台阶部分进行对准。当与正常区精确对准时，利用由胶层112、金属层113和电介质绝缘膜135产生的台阶部分MK1(参见图13B)就足够，而当与MIM区精确对准，适当利用标记区中由各层形成的图案(图13B中的台阶部分MK2、台阶部分MK3等)就足够。因此，可见可根据对准精度和关于在先形成的层采取怎样的图案清晰度，来选择采用哪个台阶部分。以与正常区匹配的方式继续第一实施例的讨论。
图14A(图14B)为示出蚀刻阻挡金属膜116、金属层115和阻挡金属膜114的蚀刻工艺步骤的视图。在此工艺中，如图13A(图13B)所示，光致抗蚀剂205用作掩模。即，如图14A(图14B)所示，通过使用氯系(Cl)混合气体等的等离子体蚀刻，去除阻挡金属膜116、金属层115和阻挡金属膜114，直至从表面暴露层间绝缘膜132。随后，通过采用O2气体等的等离子体灰化去除光致抗蚀剂205。在此阶段，在MIM区中形成上电极P1，在正常区中形成布线P2、P3，以及在图14B的标记区中形成用于下一层对准的对准标记P4至P7。
因此，在由阻挡金属膜116、金属层115和阻挡金属膜114构成的布线层(与根据本发明的第二布线层相对应)上形成上电极P1。此外，由上电极P1、电介质绝缘膜135和下电极(胶层112)构成MIM结构160。
如图14A所示，上电极P1距离层间绝缘膜132的台阶高度(step level)大于正常区中的布线层P2、P3。这是因为层间绝缘膜135(以及用作下电极的胶层112)夹在上电极P1的下层部分之间。
图15A(图15B)为示出覆盖结构的膜形成工艺的视图。如图15A(图15B)所示，通过形成绝缘膜136(其由例如1400nm厚的SiO2形成)和绝缘膜137(其由例如500nm厚的SiN形成)，形成覆盖结构。注意，尽管未示出，但是由阻挡金属膜116、金属层115和阻挡金属膜114构成的布线层形成有将成为焊盘的图案。然后，通过光致抗蚀剂等在覆盖结构上制备窗口，以暴露将成为焊盘的Al布线。然后，利用等离子体蚀刻等形成开口，从而能够制备与外部的连接区。
图15C示出半导体器件的实例，其中在图15B的标记区中的镶嵌布线层上制备布线图案DL1，该布线图案DL1从外部围绕作为下一层的标记150的区域。这种结构适用于在形成下一层的标记150时需要避免暴露镶嵌布线层的层间绝缘膜103表面的情况，或者需要避免过蚀刻损害层间绝缘膜103的情况。
在这种结构中，在布线图案DL1上，对准标记150形成为被布线图案的平面区域(布线图案宽度的内部区域)围绕。因而，在蚀刻标记150中的台阶部分的情况下，由防扩散膜131或层间绝缘膜132保护除布线图案DL1之外层间绝缘膜103的区域。因此，在蚀刻标记150中的台阶部分的情况下，当需要避免暴露基层的层间绝缘膜103时，或如果有可能由于过蚀刻等损害基层时，图15C所示的结构有效。因而，可以根据下一层的工艺适当地采用图15C所示的结构。
图16A至图16C为关于在第一实施例中说明的工艺形成的剖面结构的俯视图。在图16A至图16C中，实线代表阻挡金属膜114、金属层115和阻挡金属膜116的图案，其包括上电极P1。此外，虚线表示电介质绝缘膜135的图案，点划线代表用作下电极的胶层112，包含交叉线的实方线代表孔图案(包括填充有诸如钨等金属113的沟槽以及宽沟槽，从而形成塞层113A)，延长虚线代表金属层111(镶嵌布线111A)。图16A中的X1-X2部分与图15A中的剖视图相对应。类似地，图16B中的Y1-Y2部分与图15B中的剖视图相对应，以及图16C中的Z1-Z2部分与图15C的剖视图相对应。
如图16A所示，金属层111(镶嵌布线111A)经由塞层113A连接至上电极P1和下电极(胶层112)。图16A中的实例为上电极P1围绕平面区域中整个电容区(电介质绝缘膜135)的区域，并在更内侧形成作为下电极的胶层112。另一方面，在正常区中，形成用作电路区的正常布线(金属布线114至116和镶嵌布线111A)。
在图16A中，部分上电极P1在图16A的俯视图中向上延伸至电介质绝缘膜135的现有区域之外。这是因为形成重叠区域，在该重叠区域中上电极P1与镶嵌布线111A的延伸区重叠。在上电极P1形成于最上层的情况下，为了形成上电极P1与镶嵌布线111A之间的重叠区域，需要这样的延伸区P1A。
此外，在图16A中，延伸区P1A的横向(图16A中的左右方向)宽度比上电极P1的主区(包括电介质绝缘膜135的平面区域内部)窄。这种结构将关于衬底的寄生电容降低至一定程度，从而使上电极P1(Al布线)更薄。
图16B为关于图15B中的剖视图的俯视图。如图16B所示并且如剖视图所示，具有较大布线宽度的图案(标记150)被设置于标记区的平面中。图16C为关于图15C中的剖视图的俯视图，并示出在镶嵌布线层(金属层111)上形成标记150的情况的实例。
如上所述，根据第一实施例的半导体器件，形成定义为电容元件的MIM结构，其中在作为覆盖结构的绝缘膜136、137正下方，即定义为最上布线层的金属层115以及阻挡金属膜114、116构成上电极P1。此外，MIM结构的下电极由形成为下层的金属(钨)层113和用于形成金属层113的胶层112构成，其中电介质绝缘膜135夹在上电极P1与金属层113之间。因而，例如，与在作为图1所示的镶嵌布线层的金属布线311和与塞层113A相对应的孔337A-337C之间(层间绝缘膜333)构成MIM结构的情况相比，本实施例的MIM结构可形成于更高的层上(即，通过将塞层113A嵌入下电极，形成最上层上的金属布线114-116作为上电极P1)。
因此，在第一实施例的半导体器件中，形成MIM结构，其中最远离图4A所示的半导体衬底100的金属布线114-116用作电极。因此，获得可最大程度降低MIM结构的寄生电容的结构。
此外，作为上电极P1的金属布线114-116通过构成塞层113A的胶层112和金属(钨)层113连接至位于上电极P1正下方的镶嵌布线111A。此外，下电极本身由胶层112和金属层113构成，并连接至正下方的镶嵌布线111A。因此，获得可最大程度降低MIM结构的寄生电阻的结构。
此外，作为采用上述结构的结果，利用与形成孔112A的掩模相同的掩模形成对准标记150的图案，其中孔112A用于嵌入构成塞层113A的胶层112和金属(钨)层113，对准标记150图案化之后的台阶部分可用于在图案化MIM结构的下电极(并且根据需要上电极P1可能出现)时与下层(即塞层113A)对准。从而通过分别独立设置的掩模，不需要图案化用于图案化MIM结构下电极的对准标记。因此，例如与在如图1所示作为镶嵌布线层的金属布线311与用作塞层113A的孔337A-337C之间形成MIM结构的情况相比，能够减少掩模的数目以及图案化工艺的数目。
另外，以与形成孔112A的层相同的工艺，形成此对准标记150的台阶部分，因此可以选择开口尺寸和深度，从而即使与上层图案堆叠时台阶部分也能保持足够的高度。因此，与检测用于覆盖镶嵌布线的防扩散膜中的台阶部分的情况相比，能够获得更高的检测精度和更高的检测重复性。
《第二实施例》
以下将参照图17A至图18B中的图示说明本发明的第二实施例。如图16A所示，第一实施例采用如下结构：上电极P1在其上向下层突出的平面区域，围绕电介质绝缘膜135的图案的平面区域。但是，相反地，以下这种结构也是可行的，即上电极P1的平面区域部分包含在电介质绝缘膜135的区域内或下电极(胶层112)的区域内。换句话说，可采用这样一种结构，其中电介质绝缘膜135的平面区域或下电极(胶层112)的平面区域包围上电极P1的至少部分平面区域。第二实施例示出这种类型的半导体器件。第二实施例中的半导体器件的其它结构和操作与第一实施例相同。因此，以相同的标号标记相同的元件，并省略其说明。
图17A示出根据第二实施例的半导体器件的MIM区和正常区。如图17A中的剖视图所示，MIM区中的上电极P1被电介质绝缘膜135的平面区域或下电极(胶层112)的平面区域包围在内。这种结构通过在前面说明的上电极P1的蚀刻中，以如下方式进行蚀刻工艺而实现：使得图13A所示的光致抗蚀剂205的宽度比电介质绝缘膜135的宽度窄，并在电介质绝缘膜135上停止所述蚀刻工艺。另一方面，在正常区中，设置与第一实施例相同的结构(布线P2、P3)。
图17B示出根据第二实施例的半导体器件的标记区的剖视图。在图17B中，与上电极P1属于同一层的标记P5、P6被电介质绝缘膜135围绕在内。但是，可以与第一实施例相同的方式，使得与上电极P1属于同一层的标记P5、P6的平面区域将电介质绝缘膜135的平面区域围绕在内。
图18A示出构成(对应于)图17A中的剖视图的半导体器件的俯视图。在图18A的俯视图上，部分上电极P1在图18A的俯视图中向上延伸至电介质绝缘膜135的现有区域之外。这是因为形成重叠区域，在该重叠区域中上电极P1与镶嵌布线111A的延伸区重叠。在上电极P1形成于最上层的情况下，为了形成上电极P1与镶嵌布线111A之间的重叠区域，需要这个延伸区P1A。
此外，在图18A中，延伸区P1A的横向(图18A中的左右方向)宽度比上电极P1的主区(被电介质绝缘膜135的平面区域围绕在内)窄。与图16A的情况相同，这种结构能够减小在MIM结构的现有区域(电介质绝缘膜135)内部与外部之间延伸的区域中上电极P1的区域尺寸。因此，将关于衬底的寄生电容降低至一定程度，从而使上电极P1(Al布线)更薄。
图18B示出标记区的剖视图(图17B)所示的半导体器件的俯视图。该俯视图示出用于上电极/正常布线的布线图案114-116被电介质绝缘膜135的区域围绕在内的实例。
《第三实施例》
以下将参照图19至图23中的图示说明本发明的第三实施例。在第一实施例和第二实施例中，构成塞层113A的孔112A的剖面形状采用基本类似于正方形的矩形。但是，孔112A的剖面形状并不限于这些形状。第三实施例将说明塞层113A的孔112A的剖面形状的修改例，该塞层113A用于将镶嵌布线连接至上/下电极以及正常布线区。第三实施例中的半导体器件的其它结构和操作与第一和第二实施例相同。因此，以相同的标号标记与第一和第二实施例相同的元件，并省略其说明。
图19中，孔112A(填充有金属层113的区域)的剖面形状采用矩形，该矩形的长度在纵向和横向不同，并且孔112A形成为槽状。孔112A形成为槽状，从而能够降低形成下电极的胶层112与金属层113之间的电阻以及从下电极至镶嵌布线111A的连接电阻。
除了图19中的结构之外，图20示出一种结构，其中扩大镶嵌布线区(金属层111)宽度。通过这种结构，可以降低从MIM电极引出的布线区的寄生电阻。
图21示出一种结构，其中继续扩大图20中的镶嵌布线区宽度，并增加将下电极(胶层112)连接至镶嵌布线111A的塞层113A的孔112A数目。以与图19和20相同的方式，通过这种结构，能够降低下电极的寄生电阻，即形成下电极的胶层112与金属层113之间的电阻以及从下电极至镶嵌布线111A的连接电阻。
图22示出一种方案，其中通过利用图20中镶嵌布线111A(金属层111)的宽布线宽度，组合槽状图案PAT1和矩形图案PAT2作为将下电极连接至镶嵌布线111A的塞层113A的孔112A，PAT1剖面形状的长度在纵向和横向不同，PAT2近似于普通正方形。这种结构以与图19至21相同的方式降低下电极的寄生电阻。
图23示出一种结构，其中利用图20中镶嵌布线111A(金属层111)的宽布线宽度，并进一步设置多个槽状图案PAT1作为将下电极连接至金属层111的塞层113A的孔112A，每个PAT1剖面形状的长度在纵向和横向不同。这种结构也能够降低下电极的寄生电阻。
《第四实施例》
以下将参照图24至图26中的图示说明根据本发明第四实施例的半导体器件。在第一至第三实施例中，从下电极引至镶嵌布线111A的塞层113A(胶层112、金属层113)基本形成于下电极之下。此外，塞层113A的孔112A设置于电介质绝缘膜135下方(电介质绝缘膜135向下层突出的层间绝缘膜上的平面区域)以及上电极P1下方(上电极P1向下层突出的层间绝缘膜上的平面区域)。
第四实施例将示出一种半导体器件，其中将MIM结构的下电极引出至镶嵌布线111A的孔112A未设置于上电极P1下方的平面区域上。第四实施例中的半导体器件的其它结构和操作与第一和第二实施例相同。因此，以相同的标号标记与第一至第三实施例相同的元件，并省略其说明。
如图24所示，在MIM结构160的左侧区域中，上电极P1从电介质绝缘膜135的平面区域向左延伸。另一方面，在MIM结构160的右侧区域中，下电极(胶层112)和电介质绝缘膜135从上电极P1的平面区域向右延伸。
此外，用于连接的塞层113A的孔112A未设置于上电极P1与下电极(胶层112的区域)重叠的区域中，即作为电容元件的区域中下电极这一侧上。图24中，填充有金属层113的孔112A形成于作为电容元件的区域右侧，即下电极和电介质绝缘膜135从上电极P1向下层突出的平面区域进一步向右延伸的区域中。
图25示出包括图24所示的MIM区的半导体器件的俯视图。由图25可见，相对于上电极P1、电介质绝缘膜135和下电极(胶层112)的重叠区域，孔图案(填充有金属层113的孔112A)设置于图25的右侧，其中未设置上电极P1。
在这样构成的半导体器件中，孔图案未设置于下电极(胶层112)之下，因而在进行CMP时不会在MIM电容区中产生台阶部分(参加图9A)，该台阶部分是由金属层113(例如钨)和胶层112(阻挡金属膜，例如氮化钛)产生的，从而易于在电容区中形成平面结构。
在考虑电容区特性的情况下，下电极中的台阶部分可能成为导致数据分散(data spread)的因素。通过采用第四实施例中的结构可减少电容区特性的数据分散。尤其是在台阶部分中未形成高质量各向同性的电介质绝缘膜的情况下，特性的数据分散容易增加。此外，如果膜厚较薄，则介电强度电压特性被认为下降。因而，第四实施例中的结构能够减小这种特性的数据分散或耐压的下降。
图26示出一种结构，其中，与第三实施例一样，将下电极连接至布线层111的塞层113A(孔112A)采用剖面形状在纵向和横向具有不同宽度的状。如第三实施例所述，通过形成槽状的孔112A可降低下电极的寄生电阻。
《第五实施例》
以下将参照图27说明根据本发明第五实施例的半导体器件。在第五实施例中，MIM结构160和塞层113A的图案布局状况与第四实施例相同。但是，第五实施例将示出一种半导体器件，其中叠置多层电介质绝缘膜，每层电介质绝缘膜夹在上电极P1与下电极(胶层112和金属层113)之间。
图27为根据第五实施例的半导体器件的剖视图，其包括MIM区和正常区。如图27所示，夹在上电极P1与下电极之间的电介质绝缘膜分为两层。通常，MIM区的绝对电容表示为如下平行板电容器的公式：
C＝(er×eO×S)/d[F]
C：电容
er：相对介电常数
e0：真空介电常数8.854×10-10[F/m]
S：对置(opposed)面积[m2]
d：电介质绝缘层厚度[m]
为了增加绝对电容，减小电介质绝缘层的厚度或增加电介质绝缘层的相对介电常数是有效的。如果简单地减小膜厚，则需要担心介电强度电压的恶化。因此，可以考虑如下的解决方案：将具有良好的介电强度电压特性的材料与具有高相对介电常数的材料结合。
在图27示出的剖面图中，第一电介质绝缘膜140(其相对介电常数例如为7并由30nm厚的SiN形成)和第二电介质绝缘膜141(其相对介电常数例如为4.1并由20nm厚的SiO2形成)依序堆叠于电介质绝缘层上，并通过第一实施例或第二实施例中所述的工艺形成上述结构。
此处，第一电介质绝缘膜140以及第二电介质绝缘膜141所用的材料以SiN和SiO2为例，但是，也可以适当地结合用于形成绝缘层的材料，例如碳化硅(SiC)、氮碳化硅(SiCN)和氮氧化硅(SiON)。
通过上述结构，在由第一绝缘层140增加介电常数之后，通过由第二绝缘层141确保绝缘介电强度电压，能够降低膜厚。因此，可以增加MIM结构160的电容。
注意，在上述实施例中，首先，形成氮化硅膜(SiN)，并在其上形成氧化硅膜(SiO2)。但是，本发明的实施例不限于上述工序。可以根据基层的材料替换膜形成工序。例如，利用含氨的气体和含硅烷(SiH4)的气体通过等离子体CVD形成氮化物膜。在这种情况下，如果基层材料包含有机材料，则有机材料有可能被氨损害。如果基层包含上述材料，则首先形成氧化硅膜(SiO2)。然后，形成氮化硅膜(SiN)。
换句话说，在形成上述两层膜之一时，如果这种膜的形成工艺有可能损害基层材料，则首先形成另一层膜，以降低损害基层的可能性，然后形成前一层膜。
《第六实施例》
以下将参照图28说明根据本发明第六实施例的半导体器件。在第五实施例中，在电介质绝缘层上形成叠置结构，该叠置结构包括第一电介质绝缘膜140和第二电介质绝缘膜141。作为第五实施例的修改例，第六实施例示出一种半导体器件，其中电介质绝缘层的边缘与上电极P1的边缘局部对准。第六实施例中的半导体器件的其它构造和操作与第五实施例相同。因此，以相同的标号标记与第五实施例相同的元件，并省略其说明。
图28为根据第六实施例的半导体器件的剖视图，其包括MIM区和正常区。图28和图27的不同点在于：图28中，在剖视图中的MIM区160的右上方区域中，上电极P1的边缘与第一电介质绝缘膜140和第二电介质绝缘膜141(以下简称为电介质绝缘叠置结构140、141)的边缘对准。换句话说，上电极P1的侧边表面与电介质绝缘叠置结构140、141的侧边表面构成近似垂直于下电极的平面。在这种结构中，在执行与图27相同的工艺时，在上电极P1的蚀刻工艺中，上电极P1被向下去除至叠置电介质绝缘膜。
因此，当适当过蚀刻上电极P1时，由于层间绝缘膜132、胶层112和电介质绝缘膜140、141之间的选择率关系，可以去除第一电介质绝缘层140和第二电介质绝缘层141。换句话说，即使在采用这种结构时，除非通过蚀刻去除下电极，仍可获得MIM区160的电容特性。
《第七实施例》
以下将参照图29至33中的图示说明本发明的第七实施例。第五实施例和第六实施例均示出其中叠置电介质绝缘膜的半导体器件。第七实施例将示出一种结构形成方法，该方法通过进一步降低叠置电介质绝缘膜的厚度，能够增加MIM区的绝缘电容。换句话说，在第七实施例中，第二电介质绝缘膜用作虚设绝缘膜。“虚设”指的是这样的绝缘膜，其尽管作为图案形成工艺中的蚀刻掩模而存在，但在图案形成之后消失，而不成为MIM元件的部件。因此，电介质绝缘层由除虚设绝缘膜之外的绝缘膜构成。
第七实施例中半导体器件的其它结构和操作与第五和第六实施例相同。因此，以相同的标号标记与第五和第六实施例相同的元件，并省略其说明。
图29至33示出第七实施例中的半导体器件的制造工艺。首先，如图29所示，在形成图10A所示下电极区的工艺之后，利用图27所述的方法，通过采用等离子体CVD方法，依序形成电介质绝缘膜142(其相对介电常数例如为7并由30nm厚的SiN形成)和虚设绝缘层143(例如由40nm厚的SiO2形成)，然后涂覆、曝光和显影用于电介质绝缘膜的图案形成的光致抗蚀剂204，从而形成抗蚀图。
如图30所示，利用光致抗蚀剂204作为掩模，通过使用例如CF系气体等，等离子体蚀刻虚设绝缘层143，从而形成其图案。蚀刻停止于电介质绝缘膜142上。如果适当地选择该蚀刻条件，则能够获得这样的选择率：使蚀刻在虚设绝缘层143上进行但停止于电介质绝缘膜142上。众所周知，可以通过调整气体类型和气压控制这种选择率。随后，通过包含氧气(O2)的等离子体灰化去除光致抗蚀剂204。通过这些工序，在进行包含氧气(O2)的等离子体灰化时，虚设绝缘层143可保护电介质绝缘膜142。
如图30所示，利用虚设绝缘层143作为掩模，通过采用CF系/CHF系混合气体等蚀刻电介质绝缘膜142，从而如图31所示，可在下电极(胶层112、金属层113)上形成电介质绝缘膜142的图案。由于去除了光致抗蚀剂，因此，当利用虚设绝缘层143作为掩模蚀刻时，可以随着电介质绝缘膜142的蚀刻去除大部分的虚设绝缘层143。尽管虚设绝缘层143被用作掩模，但根据蚀刻条件可以从电介质绝缘膜142上去除虚设绝缘层143。换句话说，可以选择气体类型和气压，从而相同程度地蚀刻虚设绝缘层143和电介质绝缘膜142。
此外，如果仍留有较薄的虚设绝缘层143，则可以通过基于氢氟酸的湿蚀刻方法去除虚设绝缘层143。于是，在不存在电介质绝缘膜142的图案的区域中，从表面暴露层间绝缘膜132，但是，层间绝缘膜132的膜厚比蚀刻虚设绝缘层143之后的残留物的厚度大得多，因此，不必过于担心层间绝缘膜132消失，有足够的余量(margin)用来去除电介质绝缘膜142上存在的虚设绝缘层143。
在等离子体蚀刻中，虚设绝缘层143保持被光致抗蚀剂204临时保护的状态(图29)，并且如果随后用作掩模，则暴露至等离子体蚀刻。但是，位于虚设绝缘层143下方的电介质绝缘膜142受到保护(图30)。等离子体蚀刻的优选条件是减少对电介质绝缘膜142的损害，因此虚设绝缘层143具有抑制对电介质绝缘膜142损害的作用。此外，虚设绝缘层143消失，从而消除对MIM区电容特性的直接贡献。因而，在MIM区中形成薄得多的电介质绝缘膜区，因此可以认为这些工艺是有效方案。
接着，如图32所示，形成阻挡金属膜114、金属层115和阻挡金属膜116，并进一步涂覆、曝光和显影光致抗蚀剂205(未示出)。通过这一工艺，在MIM区中形成上电极P1，并在正常区中形成与电路图案P2、P3相对应的抗蚀图(未示出)。此外，采用该抗蚀图作为掩模，通过使用氯系(Cl)气体等的等离子体蚀刻形成上电极P1和布线图案P2、P3。此时，在与第六实施例所述相同的工艺中，获得电介质绝缘膜142的蚀刻形状。
随后，如图33所示，以与上述各实施例相同的方式，利用等离子体CVD方法以覆盖结构的方式，形成绝缘层136(其由例如1400厚的SiO2形成)和绝缘层137(其由例如500nm厚的SiN膜形成)。
使用第七实施例给出的方法，能够抑制对电介质绝缘膜142的损害，以形成比第六实施例的半导体器件更薄的电介质绝缘膜142，并增加绝对电容。
第七实施例以使用SiN和SiO2作为用于电介质绝缘膜142和虚设绝缘层143的材料的情况为例，但是，也可以为绝缘层适当结合诸如SiC、SiCN、SiON等材料。
《第八实施例》
以下将参照图34至39中的图示说明根据本发明第八实施例的半导体器件。前述各实施例已经说明了MIM区和正常区的基本工艺、上电极和下电极的平面布局、孔图案的平面布局、形成电介质绝缘膜的详细方法及其修改例。第八实施例将示出关于如何减小下电极的寄生电阻的技术修改。其它构造和操作与第一至第七实施例相同。因此，以相同的标号标记与第一至第七实施例相同的元件，并省略其说明。
图34示出第八实施例的半导体器件中辅助金属层上的抗蚀图。首先，在第一实施例中如图10A所示的工艺中，形成用作下电极的胶层112。在图10A中，连续形成下电极图案，但是根据第八实施例，在此工艺之前，通过使用溅射方法形成辅助金属层120(对应于根据本发明的第三金属层，其由例如TiN150nm厚的形成)。
随后，如图34所示，涂覆、曝光和显影光致抗蚀剂203，从而形成对应于下电极的抗蚀图。此工艺与图10A相同。
接着，利用光致抗蚀剂203作为掩模，通过使用氯系(Cl)气体等的蚀刻，去除构成叠置结构的辅助金属层120和胶层112。并且，通过采用氧气(O2)的等离子体灰化，去除光致抗蚀剂203。然后，如图35所示，通过利用等离子体CVD方法形成电介质绝缘膜135。
接着，如图36所示，在电介质绝缘层135上涂覆、曝光和显影光致抗蚀剂204，从而形成与电介质绝缘膜图案相对应的光致抗蚀剂204的图案。此外，利用光致抗蚀剂204作为掩模，蚀刻电介质绝缘层135，从而图案化电介质绝缘层135。
随后，使用溅射方法形成阻挡金属膜114、金属层115和阻挡金属膜116。此外，如图37所示，涂覆、曝光和显影光致抗蚀剂205。然后，在MIM区中形成具有与图27相同图案的上电极图案P1，并在正常区中形成与布线图案P2、P3相对应的抗蚀图。
然后，如图38所示，使用图37中的光致抗蚀剂205作为掩模，通过利用氯系(Cl)气体等的等离子体蚀刻，蚀刻阻挡金属膜116、金属层115和阻挡金属膜114，直至暴露电介质绝缘膜135和层间绝缘膜132。随后，通过包含氧气(O2)的等离子体灰化去除光致抗蚀剂205。
图39示出在上述等离子体蚀刻中进一步蚀刻电介质绝缘膜135的情况。即使存在类似于上述实施例的模式(参见图32)时，也可以获得MIM区的电容特性。尽管未示出，但通过与其它实施例相同的工艺组织随后的工艺。
如上所述，由于设置辅助金属层120，下电极由辅助金属层120、胶层112和金属层113构成。因而，如图38或39所示，下电极的厚度增加。因此，下电极的剖面面积尺寸增加，并且下电极在平面方向(图38或39中的横向)的电阻减小。
在第八实施例中，如图38或39所示，当通过CMP去除金属层113时，保留胶层112。但是，作为替代方案，可以采用如下结构：可以从层间绝缘膜132与金属层113一起完全去除胶层112的上部区域，从而仅保留孔112A内的胶层112。
换句话说，如图9A所示，当对金属层113和胶层112执行CMP时，可以去除胶层112，直至如图40中露出层间绝缘膜132，而不保留胶层112。然后，如图40和41所示，在图案化光致抗蚀剂203和蚀刻辅助金属层120之后，可以通过与图36至38或39相同的工艺形成MIM区。
因此，从层间绝缘膜132去除胶层112，并且在层间绝缘膜132上直接形成辅助金属层120(对应于根据本发明的第三金属层)，从而下电极可以由辅助金属层120、胶层112和金属层113构成。通过这种结构，与图34至39所示的结构相比，可以容易地平面化孔112A的上层(胶层112和金属层113)。这是因为没有胶层112的分散残留物。此外，能够减少由层间绝缘膜132的上部区域和金属层113产生的台阶部分(参见图9A)。因而，可以减小MIM区特性(静电电容、绝缘压阻等)的数据分散。
《其它修改例》
其它平面布局被示出。图42示出采用如下结构的半导体器件：图25中的上电极形状基本保持不变，镶嵌布线设置为沿上电极P1外围的形式并且仅与上电极P1的上电极引出区(延伸区P1A)重叠，而且在上电极P1之下未设置布线。在上电极P1与下电极(胶层112)之间的重叠区之下未设置孔图案112A。由于这种结构在上电极P1与下电极之间的重叠区中未设置孔图案，因此在MIM区的电容元件区中不存在台阶部分。
此外，如图43所示，在电极的下部区域中未设置孔图案112A，但是可以采用仅设置镶嵌布线113A的平面结构。具体说来，在图43中，镶嵌布线113A形成为网状。通过CMP平面化镶嵌布线自身，从而使图43中镶嵌布线113A(网状区)的上层难以产生台阶部分。因而，通过图43所示的结构，也可以减少MIM区的电容元件中的台阶部分，并且可以减少特性(静电电容、介电强度电压等)的数据分散。此外，可使引出布线区的寄生电阻低于图42。
此外，与图42相对照，图44示出在位于上电极P1的引出区(延伸区P1A)正下方的区域中未形成镶嵌布线111A。换句话说，与图42相对照，其中经由塞层113A连接至下电极的镶嵌布线111A设置为矩形框状，图44示出矩形框的上框区被部分截去而采取C旋转结构。通过这种结构，也可以减少MIM区中电容元件区域中的台阶部分。
此外，根据如何在平面内延伸互连，也可以在MIM区中形成上电极P1与镶嵌布线111A之间的重叠区域。图45示出半导体器件的俯视图，其中在MIM结构的平面区域内形成上电极P1与镶嵌布线111A之间的重叠区域。在这个实例中，上电极P1的平面区域形成在下电极中包含的胶层112的平面区域内。然后，上电极P1与镶嵌布线111A经由塞层113B(钨)而彼此连接。塞层113B在上电极P1与镶嵌布线111A之间延伸，从而在用作下电极的胶层112中和电介质绝缘膜135中形成窗口112B和窗口135B。
此外，在图45中，用于将下电极(胶层112的区域)连接至镶嵌布线111A的塞层113A，形成在上电极P1的矩形区域外部。因此，通过在上电极P1外部形成塞层113A可平面化上电极P1。这是因为在进行CMP时由于构成塞层113A的胶层112和金属层113之间抛光量的差异而易于产生台阶部分(参见图9A)。
图46示出图45所示的半导体器件的修改例，其中设置两个从上电极P1至镶嵌布线111A的引出区。在此重叠区中，上电极P1通过塞层113C、113D连接至镶嵌布线111A。为了实现这一连接，在用作下电极的胶层112中和电介质绝缘膜135中形成窗口112C、112D和135C、135D。
注意在图45和46的情况下，在上电极P1上形成大致为U形(C或L与I组合形)的开口170。此外，用于将上电极P1连接至镶嵌布线111A的塞层113A，将上电极的突出区域171连接至镶嵌布线111A，该突出区域171形成为伸入开口170中。因此，通过设置具有开口170和突出区域171的上电极P1，可以减小位于MIM区的边界附近的上电极P1的区域尺寸。例如，在图45的实例中，构成MIM区的电介质绝缘层的窗口135B和下电极的窗口112B，形成于开口170正下方。在MIM区的上述窗口附近，上电极P1的高度(在膜厚方向)可能不同于未形成MIM区的正常区。换句话说，穿过(traversing)下电极的区域边缘(边界)和穿过电介质绝缘层的区域边缘(边界)，可能导致MIM区附近的高度变动。在MIM区附近上电极P1的高度变动影响光刻工艺。因此，上电极P1的线宽(布线)可能变动。因而，在这些区域中，由于MIM区导致电容元件的特性易于变动。
但是，如图45和46所示，上电极P1设置有窗口170和突出区域171，从而能够减小易于产生上述特性变动区域的区域尺寸(上电极P1的突出区域171的宽度)，并能够使整个MIM区的特性稳定。
注意，如图47和48所示，可以采用上电极P1未设置有窗口170和突出区域171的结构。
《实施例的其它效果》
图49示出利用第一至第八实施例中的对准标记的对准系统。如图49所示，在图4A至48所示的半导体器件的结构中，形成孔112A时定义为台阶部分的标记150能够实现上层MIM区中的下电极(掩模CAP1)对准。因而，如图1至3所示，不需要通过单独的掩模形成由CAL代表的插入层，从而可以减少掩模数目和工艺数目。
图50示出本发明适用的半导体器件的实例。该半导体器件采用由7层铜布线和单层铝布线构成的多层布线结构。
硅衬底400形成有限定元件区的元件隔离膜402。在由隔离膜402限定的元件区中，设置包括栅极404和源/漏扩散层406的MOS(金属氧化物半导体)晶体管。
在形成有MOS晶体管的硅衬底400上，形成层间绝缘膜408，层间绝缘膜408由包括PSG膜和氮化硅膜的叠层构成。层间绝缘膜408嵌有接触塞410，接触塞410由钨膜和氮化钛膜的叠置结构构成。
在嵌有接触塞410的层间绝缘膜408上，形成层间绝缘膜412，层间绝缘膜412由包括氧化硅膜和SiLK(注册商标)膜(或SOG膜)的叠层构成。层间绝缘膜412嵌有布线层414，布线层414由包括铜膜和钽膜的叠置结构构成。
在嵌有布线层414的层间绝缘膜412上，形成层间绝缘膜416，层间绝缘膜416由氧化硅膜和氮化硅膜的叠层构成。在层间绝缘膜416上，形成层间绝缘膜418，层间绝缘膜418由氧化硅膜和SiLK膜(或SOG膜)的叠层构成。在层间绝缘膜416和层间绝缘膜418内，形成布线层420，布线层420由铜膜和钽膜的叠置结构构成，其中通路区嵌入层间绝缘膜416，而布线区嵌入层间绝缘膜418。
在嵌有布线层420的层间绝缘膜418上，形成层间绝缘膜422，层间绝缘膜422由氧化硅膜和氮化硅膜的叠层构成。在层间绝缘膜422上，形成层间绝缘膜424，层间绝缘膜424由氧化硅膜和SiLK膜(或SOG膜)的叠层构成。在层间绝缘膜422和层间绝缘膜424内，形成布线层426，布线层426由铜膜和钽膜的叠置结构构成，其中通路区嵌入层间绝缘膜422，而布线区嵌入层间绝缘膜424。
在嵌有布线层426的层间绝缘膜424上，形成层间绝缘膜428，层间绝缘膜428由氧化硅膜和氮化硅膜的叠层构成。在层间绝缘膜428上，形成层间绝缘膜430，层间绝缘膜430由氧化硅膜和SiLK膜(或SOG膜)的叠层构成。在层间绝缘膜428和层间绝缘膜430内，形成布线层432，布线层432由铜膜和钽膜的叠置结构构成，其中通路区嵌入层间绝缘膜428，而布线区嵌入层间绝缘膜430。
在嵌有布线层432的层间绝缘膜430上，形成层间绝缘膜434，层间绝缘膜434由氧化硅膜和氮化硅膜的叠层构成。在层间绝缘膜434上，形成层间绝缘膜436，层间绝缘膜436由氧化硅膜和氮化硅膜的叠层构成。在层间绝缘膜434和层间绝缘膜436内，形成布线层438，布线层438由铜膜和钽膜的叠置结构构成，其中通路区嵌入层间绝缘膜434，而布线区嵌入层间绝缘膜436。
在嵌有布线层438的层间绝缘膜436上，形成层间绝缘膜440，层间绝缘膜440由氧化硅膜和氮化硅膜的叠层构成。在层间绝缘膜440上，形成层间绝缘膜442，层间绝缘膜442由氧化硅膜和氮化硅膜的叠层构成。在层间绝缘膜440和层间绝缘膜442内，形成布线层444，布线层444由铜膜和钽膜的叠置结构构成，其中通路区嵌入层间绝缘膜440，而布线区嵌入层间绝缘膜442。
在嵌有布线层444的层间绝缘膜442上，形成层间绝缘膜446，层间绝缘膜446由氧化硅膜和氮化硅膜的叠层构成。在层间绝缘膜446上，形成层间绝缘膜448，层间绝缘膜448由氧化硅膜和氮化硅膜的叠层构成。在层间绝缘膜446和层间绝缘膜448内，形成布线层450，布线层450由铜膜和钽膜的叠置结构构成，其中通路区嵌入层间绝缘膜446，而布线区嵌入层间绝缘膜448。
在嵌有布线层450的层间绝缘膜448上，形成层间绝缘膜452，层间绝缘膜452由氧化硅膜和氮化硅膜的叠层构成。层间绝缘膜452嵌有接触塞454，接触塞454由钨膜和氮化钛膜的叠置结构构成。
在嵌有接触塞454的层间绝缘膜452上，形成布线层456，布线层456由氮化钛膜、铝膜和氮化钛膜的叠层构成。
在形成有布线层456的层间绝缘膜452上，形成覆盖膜458，覆盖膜458由氮化硅膜和氧化硅膜的叠层构成。
因此，制成具有由7层铜布线和单层铝布线构成的多层布线结构的半导体器件。
举例说来，在夹在接触塞454与布线层456之间的分层区中，可形成实施例中所述的MIM结构，其中下电极为由钨膜和氮化钛膜的叠置结构构成的接触塞454，而上电极为由氮化钛膜、铝膜和氮化钛膜的叠层构成的布线层456。因此，可以在相对硅衬底400尽可能高的分层上形成MIM结构，从而能够以降低寄生电容并实现元件(器件)加速的方式构成MIM结构。

Claims (21)

1.一种半导体器件，包括：
第一布线层，形成于半导体衬底上；
层间绝缘膜，形成于该第一布线层上；
孔，形成于该层间绝缘膜中并在该层间绝缘膜的上表面具有开口；
第一金属层，覆盖该孔的内表面；
第二金属层，嵌入覆盖有第一金属层的孔；
电介质绝缘膜，形成于该第一金属层上；以及
第二布线层，形成于该电介质绝缘膜上，
其中，嵌入具有下电极和上电极的电容器，该下电极包括覆盖孔的内壁表面的第一金属层，而该上电极包括该第二布线层的面向该下电极的区域。
2.根据权利要求1所述的半导体器件，其中该第一金属层位于该层间绝缘膜与该电介质绝缘膜之间，并从该孔的内壁表面经由该开口延伸。
3.根据权利要求2所述的半导体器件，其中第三金属层形成在如此延伸的第一金属层上，并且该第三金属层构成该下电极的至少一部分。
4.根据权利要求1所述的半导体器件，其中第三金属层形成在该层间绝缘膜上，该第三金属层连接至该第一金属层或第二金属层，并且该第三金属层构成该下电极。
5.根据权利要求1所述的半导体器件，其中该孔形成在该层间绝缘膜上的平面区域中，并与该上电极为面对面关系，在该平面区域上方该上电极向该衬底的下层突出。
6.根据权利要求1所述的半导体器件，其中该孔形成在该层间绝缘膜上的平面区域的外部区域中，在该平面区域上该上电极向该衬底的下层突出，并且该第一金属层从该平面区域延伸至形成有该孔的外部区域。
7.根据权利要求4所述的半导体器件，其中该孔形成在该层间绝缘膜上的平面区域的外部区域中，在该平面区域上该上电极向该衬底的下层突出，并且该第三金属层从该平面区域延伸至形成有该孔的外部区域。
8.一种半导体器件，包括：
第一布线层，形成于半导体衬底上；
层间绝缘膜，形成于该第一布线层上；
孔，形成于该层间绝缘膜中并在该层间绝缘膜的上表面具有开口；
第一金属层，覆盖该孔的内表面；
第二金属层，嵌入覆盖有该第一金属层的孔；
第三金属层，形成于该层间绝缘膜上，并连接至该第一金属层和第二金属层；
电介质绝缘膜，形成于该第三金属层上；以及
第二布线层，形成于该电介质绝缘膜上，
其中，嵌入具有下电极和上电极的电容器，该下电极包括该第三金属层，而该上电极包括该第二布线层的面向该下电极的区域。
9.根据权利要求1或8所述的半导体器件，其中该第一布线层为镶嵌布线层。
10.根据权利要求1或8所述的半导体器件，其中在形成该孔的过程中形成作为对准标记的台阶部分，该对准标记用于使该孔的上层与包括该孔的层重叠，并且在该台阶部分的上层形成该台阶部分的残留物。
11.根据权利要求1或8所述的半导体器件，其中在该上电极基本向下层突出的平面区域内包括该电介质绝缘膜的平面区域。
12.根据权利要求1或8所述的半导体器件，其中设置于该下电极下层上的孔的剖面为槽形，该槽形在第一方向的宽度大于在第二方向的宽度，该第二方向基本垂直于该第一方向。
13.根据权利要求1或8所述的半导体器件，其中包括在该第一布线层中的布线形成于该第一布线层的平面区域中，在该平面区域上该上电极向下层突出。
14.根据权利要求1或8所述的半导体器件，其中包括在该第一布线层中的布线形成于该第一布线层的平面区域的外部区域中，在该平面区域上该上电极向下层突出。
15.根据权利要求1或8所述的半导体器件，其中该第二布线层是该半导体器件的布线层中位于最上层的布线层，而该第一布线层是该半导体器件中位于该第二布线层下层的布线层。
16.根据权利要求1或8所述的半导体器件，还包括：
焊盘部分，能够连接引线，该引线将该第一布线层和第二布线层连接至该半导体器件的外部区域，
其中，该上电极基本由与形成该焊盘部分的相同材料形成。
17.根据权利要求1或8所述的半导体器件，还包括该第二布线层上的覆盖结构。
18.根据权利要求1或8所述的半导体器件，其中该上电极的侧边表面与该电介质绝缘膜的侧边表面构成基本垂直于该下电极的平面。
19.根据权利要求1或8所述的半导体器件，其中该电介质绝缘膜具有多个叠置电介质膜，各叠置电介质膜呈现不同的特性。
20.一种半导体器件的制造方法，包括以下步骤：
在半导体衬底上形成第一布线层；
在该第一布线层上形成层间绝缘膜；
形成孔，该孔在该层间绝缘膜的上表面具有开口；
用第一金属层覆盖该孔的内表面；
将第二金属层嵌入覆盖有第一金属层的孔；
在该第一金属层上形成电介质绝缘膜；以及
在该电介质绝缘膜上形成第二布线层，
其中，覆盖该孔的内壁表面的第一金属层构成该电介质绝缘膜下层的下电极的至少一部分，该第二布线层面向该下电极的区域构成该电介质绝缘膜上层的上电极，以及嵌入具有该下电极、该电介质绝缘膜和该上电极的电容器。
21.根据权利要求20所述的半导体器件的制造方法，其中该电介质绝缘膜形成步骤包括以下步骤：
形成第一绝缘层；
在该第一绝缘层上形成第二绝缘层；
在该第二绝缘层上形成抗蚀图；
利用该抗蚀图作为掩模，在该第二绝缘层上形成图案；
除去该抗蚀图；以及
利用该第二绝缘层上形成的图案作为掩模，在该第一绝缘层上形成图案；
其中，在形成该第一绝缘层的图案的过程中或在形成该第一绝缘膜的图案之后，去除该第二绝缘层。
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