CN1875481A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN1875481A
CN1875481A CNA2004800324876A CN200480032487A CN1875481A CN 1875481 A CN1875481 A CN 1875481A CN A2004800324876 A CNA2004800324876 A CN A2004800324876A CN 200480032487 A CN200480032487 A CN 200480032487A CN 1875481 A CN1875481 A CN 1875481A
Authority
CN
China
Prior art keywords
mentioned
semiconductor device
electrode
semiconductor substrate
insulating barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004800324876A
Other languages
English (en)
Other versions
CN1875481B (zh
Inventor
石原政道
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Japan Science and Technology Agency
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Science and Technology Agency filed Critical Japan Science and Technology Agency
Publication of CN1875481A publication Critical patent/CN1875481A/zh
Application granted granted Critical
Publication of CN1875481B publication Critical patent/CN1875481B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Abstract

一种薄型化并且适合于高速动作的层叠型半导体装置。在半导体衬底的一面上排列配置形成多个预定电路，按照预定图形依次层叠形成与电路电连接的布线及绝缘层以形成多层布线部，在形成多层布线部的阶段在半导体衬底上形成表面以绝缘膜覆盖的填充电极，在多层布线部的预定布线上形成柱电极，在半导体衬底的一面上形成第1绝缘层，将第1绝缘层的表面去除预定厚度使柱电极露出，研磨半导体衬底的另一面使填充电极露出以形成贯通电极，刻蚀半导体衬底的一面使贯通电极的顶端突出，在贯通电极的顶端露出的状态下在半导体衬底的一面上形成第2绝缘层，在两电极上形成凸起电极，分割半导体衬底以形成半导体装置。利用凸起电极将利用该方法所得的多个半导体装置层叠固定起来制造出层叠型半导体装置。

Description

半导体装置及其制造方法
                         技术领域
本发明涉及一种可实现薄型化和高速动作化的半导体装置及其制造方法，特别是涉及用于将多个半导体装置按顺序层叠起来制造层叠型半导体装置的非常有效的制造技术。
                         背景技术
伴随着各种电子装置在多功能、小型化方面的发展，埋入在电子装置中的半导体装置也逐渐演变为在很小的体积中内置很多电路元件的结构。用来提高半导体装置(集成电路装置)的集成密度的方法已知有三维层叠型半导体装置。
例如，已经提出了一种将在中介层(interposer)上具有贯穿多级的贯通电极的LSI芯片层叠固定起来以谋求高集成化的结构(例如专利文献1、非专利文献1)。
另外，还有将形成了集成电路的第1至第3半导体衬底部填充层叠起来的三维半导体装置。在这种三维半导体装置中，第3半导体装置使用了SOI衬底(例如专利文献2)。
另外，作为制造三维层叠LSI必不可少的技术，已有在半导体衬底上形成贯通电极的技术。在硅(Si)晶片上形成贯通电极的现有的工艺流程的工序数量仍然相当多(例如非专利文献2)。
专利文献1：特开2003-46057号公报
专利文献2：特开2001-250913号公报
非专利文献1：电气学会电子材料研究会资料，VOL.EFM-02-6，No.1-8，P31-35
非专利文献2：表面技术，VOL.52，No.7，2001，P479-483
现有的三维层叠型半导体装置存在以下问题。
(1)在将LSI芯片层叠多层(例如3个芯片以上)的结构中，大多是个别设置中介层、主要以该中介层为间隔进行层叠。在这种情况下，大多采用从特性面开始的个别化倒装芯片(Flip-Chip)封装技术。倒装芯片封装的成本很高。另外，由于个别地以中介层为间隔，所以芯片间的连接路径变长，特性面也变差。
(2)替代倒装芯片，借助于焊线(bonding wire)的连接可达3层或4层左右。但是，随着焊线条数的增加，工序数量也变长。另外，因焊线而导致连接路径变长和阻抗增加，进而可能会导致特性变差(高速动作化)。进而，存在着薄型化裸芯片(Bare Chip)的处理问题，在整体的薄型化存在局限。
(3)为了提高成品的成品率，在安装(层叠)前必须利用裸芯片进行最终测试；但是，由于目前的处理难度，利用裸芯片所做的最终测试、即利用所谓的KGD(Known Good Die：已知合格芯片)进行的最终测试的成本非常高。
(4)当在1个芯片上的多个位置进行层叠时，最多2层就已经是极限了，而即使这样，连接路径也会变长，很容易影响特性。
系统级封装(System in Package，简称SiP)是一种在今后的高性能半导体开发中占有一席之地的技术，与系统芯片(Systom onChip，简称SoC)相比，其开发成本低、开发时间短，其差别是压倒性的。SiP已被应用于移动电话和数字照相机等，进一步高集成度的要求也越来越高。因此，可以预见到在不久的将来会出现4层、5层的层叠要求，进一步，也会出现对其组合的灵活性的要求。
                         发明内容
本发明的一个目的是提供能够缩短半导体装置之间的连接路径的特性优异的层叠型半导体装置。
本发明的另一个目的是提供能够将结构不同的多种半导体装置层叠为多级的薄型化的层叠型半导体装置。
本发明的另一个目的是提供能够以良好的生产性廉价地制造出高可靠性的薄型化层叠型半导体装置的制造方法。
本发明的另一个目的是提供能够很容易地将包含结构不同的多种半导体装置的电子器件层叠为多级的层叠型半导体装置的制造方法。
本发明的另一个目的是提供能够缩短与外部的连接路径、薄型化并且制造成本低廉的半导体装置。
参照本说明书的记述以及附图，即可明确本发明的上述以及其他目的和新特征。
以下是对本申请所公开的发明之中有代表性的内容所做的简单的概要说明。
(1)本发明的层叠型半导体装置中，具有：在下表面具有外部电极端子的第1半导体装置、经由接合体与上述第1半导体装置电连接并被固定到上述第1半导体装置上的第2半导体装置、在上述第1半导体装置和第2半导体装置之间经由接合体按顺序层叠固定起来的第3半导体装置，
上述第1半导体装置具有：
半导体衬底；
在上述半导体衬底的第1主面一侧形成的多个电路元件和包含连接到上述电路元件上的布线的多层布线部；
第1绝缘层，覆盖上述多层布线部；
第2绝缘层，覆盖上述半导体衬底的第1主面的相反面即第2主面；
多个柱(post)电极，在上述多层布线部的各个预定布线上形成并在上述第1绝缘层表面露出；以及
多个贯通电极，从上述多层布线部的预定深度贯通上述半导体衬底及上述第2绝缘层而设置，经由绝缘膜与上述半导体衬底接触并连接到上述多层布线部的各个预定的布线上，
上述第2半导体装置至少具有：
半导体衬底；
在上述半导体衬底的第1主面一侧形成的多个电路元件和包含连接到上述电路元件上的布线的多层布线部；
第1绝缘层，覆盖上述多层布线部；
第2绝缘层，覆盖上述半导体衬底的第1主面的相反面即第2主面；以及
柱电极或者多个贯通电极，其中，上述柱电极在上述多层布线部的各个预定布线上形成并在上述第1绝缘层表面露出；上述多个贯通电极从上述多层布线部的预定深度贯通上述半导体衬底及上述第2绝缘层而设置，经由绝缘膜与上述半导体衬底接触并连接到上述多层布线部的各个预定的布线上，
上述第3半导体装置具有：
半导体衬底；
在上述半导体衬底的第1主面一侧形成的多个电路元件和包含连接到上述电路元件上的布线的多层布线部；
第1绝缘层，覆盖上述多层布线部；
第2绝缘层，覆盖上述半导体衬底的第1主面的相反面即第2主面；
多个柱电极，在上述多层布线部的各个预定布线上形成并在上述第1绝缘层表面露出；以及
多个贯通电极，从上述多层布线部的预定深度贯通上述半导体衬底及上述第2绝缘层而设置，经由绝缘膜与上述半导体衬底接触并连接到上述多层布线部的各个预定的布线上，
上述第1半导体装置中，上述柱电极或上述贯通电极成为下表面，该下表面的柱电极或贯通电极上设置了上述外部电极端子；
上述第3半导体装置的下表面的上述贯通电极或上述柱电极经由上述接合体电连接到上述第1半导体装置的上表面的上述柱电极或上述贯通电极；
上述第2半导体装置的下表面的上述柱电极或上述贯通电极经由上述贯通电极电连接到上述第3半导体装置的上表面的上述柱电极或上述贯通电极上。
这种层叠型半导体装置的制造工序具有下述工序：
(a)在半导体衬底的第1主面上，整齐配置形成多个包含预定电路元件的产品形成部；
(b)在上述各产品形成部上按照预定图形依次层叠形成与上述电路元件电连接的布线和绝缘层以形成多层布线部；
(c)在形成上述多层布线部的阶段，形成多个从上述多层布线部的预定深度朝向上述半导体衬底的上述第1主面的相反面即第2主面并在表面具有绝缘膜的孔的同时，在这些孔中填充导体以形成与上述多层布线部的预定布线电连接起来的填充电极；
(d)在上述多层布线部的各个预定布线上形成柱电极；
(e)在上述半导体衬底的第1主面上形成覆盖上述柱电极的第1绝缘层；
(f)将上述第1绝缘层的表面去除预定厚度以露出上述柱电极；
(g)将上述半导体衬底的第2主面从其表面去除预定厚度以露出上述填充电极从而形成贯通电极；
(h)将上述半导体衬底的第2主面刻蚀去除预定厚度以使上述贯通电极突出预定长度；
(i)在使上述贯通电极的顶端露出的状态下，在上述半导体衬底的第2主面上形成预定厚度的第2绝缘层；
(j)将上述半导体衬底包含着上述第1及第2绝缘层沿纵横方向截断后分割出上述各产品形成部；以及
(k)在上述工序(i)之后或上述工序(j)之后，在上述贯通电极或上述柱电极之中预定的露出端形成凸起电极，
通过上述工序(a)至工序(k)形成上述第1半导体装置及第3半导体装置，
通过选择上述工序(a)至工序(k)中的工序以形成在下表面只具有上述贯通电极或只具有上述柱电极的第2半导体装置，
接着，使上述贯通电极或上述柱电极成为上述第1半导体装置的下表面，将下表面上的上述电极作为上述外部电极端子，然后，将上述第3半导体装置的下表面的上述贯通电极或上述柱电极与上述第1半导体装置的上表面的上述贯通电极或上述柱电极重合后，借助于上述凸起电极的暂时的熔融处理连接起来；
接着，将上述第2半导体装置的下表面的上述贯通电极或上述柱电极与上述第3半导体装置的上表面的上述贯通电极或上述柱电极重合后，借助于上述凸起电极的暂时的熔融处理连接起来，制造出层叠型半导体装置。
只具有上述贯通电极的上述第2半导体装置通过以下工序形成：
在上述半导体衬底的第1主面上整齐配置形成多个包含预定电路元件的产品形成部；
在上述各产品形成部上按照预定图形依次层叠形成与上述电路元件电连接的布线和绝缘层以形成多层布线部；
在形成上述多层布线部的阶段，形成多个从上述多层布线部的预定深度朝向上述半导体衬底的上述第1主面的相反面即第2主面并在表面上具有绝缘膜的孔的同时，在这些孔中填充导体以形成与上述多层布线部的预定布线电连接起来的填充电极；
在上述半导体衬底的第1主面形成第1绝缘层；
将上述半导体衬底的第2主面从其表面去除预定厚度以露出上述填充电极从而形成贯通电极；
将上述半导体衬底的第2主面刻蚀去除预定厚度以使上述贯通电极突出预定长度；
在上述半导体衬底的第2主面上形成具有预定厚度的第2绝缘层后使上述贯通电极的顶端显露出来；
将上述半导体衬底包含着上述第1及第2绝缘层沿纵横方向截断后分割出上述各产品形成部；以及
在上述进行分割的工序前后，在上述贯通电极的露出部分形成凸起电极。
只具有上述柱电极的上述第2半导体装置通过以下工序形成：
在半导体衬底的第1主面上整齐配置形成多个包含预定电路元件的产品形成部；
在上述各产品形成部上按照预定图形依次层叠形成与上述电路元件电连接的布线和绝缘层以形成多层布线部；
在上述多层布线部的各个预定布线上形成柱电极；
在上述半导体衬底的第1主面上形成覆盖上述柱电极的第1绝缘层；
将上述第1绝缘层的表面去除预定厚度以露出上述柱电极；
将上述半导体衬底的第2主面从其表面去除预定厚度以使上述半导体衬底变薄；
在上述半导体衬底的第2主面形成具有预定厚度的第2绝缘层；
将上述半导体衬底包含着上述第1及第2绝缘层沿纵横方向截断后分割出上述各产品形成部；
在上述进行分割的工序前后，在上述柱电极的露出部分形成凸起电极。
(2)上述(1)的结构的特征在于，在上述第1半导体装置上并列固定配置多个比上述第1半导体装置小的第2半导体装置。
以下是对借助于本申请所公开的发明之中有代表性的内容所获得的效果的简单说明。
借助于上述(1)的装置，(a)第1和第3及第2半导体装置在其制造过程中，在半导体衬底的第1主面一侧形成第1绝缘层后将半导体衬底的第2主面去除预定厚度；由于上述第1绝缘层发挥了强度构件的作用，因此半导体衬底的厚度可以薄成5～50μm左右。另外，绝缘层的厚度也可以薄成20～100μm左右，因此，在不考虑凸起电极的厚度的状态下，各半导体装置是40～100μm左右的厚度，能够实现层叠型半导体装置的薄型化。如果半导体衬底及绝缘层的厚度取下限数值，就能够进一步薄型化。
(b)第1和第3及第2半导体装置中，位于下级侧的半导体装置与位于上级侧的半导体装置的连接是利用贯通第1绝缘层而设置的呈柱状的柱电极或贯通半导体衬底而设置的呈柱状的贯通电极相连接的，因此，电流路径短，能够减小阻抗，使层叠型半导体装置具有良好的电特性。第1绝缘层或半导体衬底上设置的柱电极或贯通电极长度很短，为5～50μm左右；与用于线连接的焊线的数百μm以上的长度相比足够短。由此，可以实现层叠型半导体装置的高速动作。
(c)设置在半导体衬底上的贯通电极虽然受到必须形成在远离形成了电路元件的区域的区域这样的限制，但可以比较自由地选择布线区域等配置位置。另外，多层布线部的预定的布线上连接的柱电极能够通过布线的走线比较自由地决定配置位置。因此，通过选择贯通电极和柱电极的设置位置，能够提高2维方向的集成密度。
(d)本发明的层叠型半导体装置可以不使用中介层而将位于下级侧的半导体装置与位于上级侧的半导体装置电连接起来。其结果是，实现了组合部件数目的减少，同时，也实现了层叠型半导体装置的薄型化。中介层的使用导致半导体芯片之间或半导体装置之间的连接路径(电流通路)变长，不使用中介层就可以缩短电流通路，提高电特性。
(e)在本发明的层叠型半导体装置的制造过程中，第1和第3及第2半导体装置的制造使用半导体晶片，在最终阶段与绝缘层一起切断，制造出第1和第3及第2半导体装置。因此，除了第1和第3及第2半导体装置的层叠固定以外的必要的工艺流程在晶片级实施，因此，整个工序中的处理性能提高，减少了作业浪费。其结果是降低了生产成本。
(2)借助于上述(1)的结构，在上述第1半导体装置上并列配置固定多个比上述第1半导体装置小的第2半导体装置，由此，能够进一步提高集成度。
                         附图说明
图1是示意性地表示本发明的实施例1的层叠型半导体装置的剖视图。
图2是示意性地表示上述层叠型半导体装置的外观的立体图。
图3是示意性地表示上述层叠型半导体装置的底面图。
图4是表示实施例1的层叠型半导体装置的制造方法的流程图。
图5是示意性地表示在上述制造方法中在形成了IC等之后的半导体衬底上形成填充电极后的剖视图。
图6是示意性地表示上述填充电极及多层布线部的下层部分的半导体衬底的局部放大剖视图。
图7是示意性地表示作为上述填充电极及多层布线部等的局部放大剖视图。
图8是示意性地表示上述半导体衬底的第1主面上形成了柱电极及第1绝缘层之后的状态的剖视图。
图9是示意性地表示形成了上述柱电极及第1绝缘层之后的半导体衬底的局部放大剖视图。
图10是示意性地表示作为实施例1的变形例的填充电极结构的局部放大剖视图。
图11是示意性地表示作为实施例1的另一变形例的填充电极结构的局部放大剖视图。
图12是示意性地表示将上述第1绝缘层的表面去除预定厚度露出柱电极后的状态的剖视图。
图13是示意性地表示将上述半导体衬底的第2主面去除预定厚度露出填充电极作为贯通电极的状态的剖视图。
图14是示意性地表示将上述半导体衬底的第2主面刻蚀去除预定厚度后使贯通电极的顶端突出出来的状态的剖视图。
图15是示意性地表示形成第2绝缘层以使贯通电极的顶端露出到上述半导体衬底的第2主面上之后的状态的剖视图。
图16是示意性地表示在上述贯通电极及柱电极的顶端形成凸起电极之后的状态的剖视图。
图17是示意性地表示在下表面是上述半导体衬底、在上表面侧是第1绝缘层的半导体衬底(半导体晶片)的剖视图。
图18是将实施例1的层叠型半导体装置放置收容到托盘时的平面示意图。
图19是将在实施例1中形成的3种半导体装置(第1半导体装置、第3半导体装置及第2半导体装置)按照层叠顺序分离开加以表示的示意图。
图20是将实施例1的层叠型半导体装置安装到子板(daughterboard)上时的状态的示意性剖视图。
图21是示意性地表示本发明的实施例2的层叠型半导体装置的剖视图。
图22是示意性地表示本发明的实施例3的2层层叠的层叠型半导体装置的剖视图。
图23是表示本发明的实施例4的层叠型半导体装置的制造方法的一部分的各工序的剖视图。
图24是表示本发明的实施例4的层叠型半导体装置的制造方法的一部分的各工序的剖视图。
图25是表示本发明的实施例5的层叠型半导体装置的制造方法的一部分的各工序的剖视图。
图26是将本发明的实施例6的层叠型半导体装置安装到子板上时的状态的示意性剖视图。
图27是将本发明的实施例7的层叠型半导体装置安装到子板上时的状态的示意性剖视图。
图28是将本发明的实施例8的层叠型半导体装置安装到子板上时的状态的示意性剖视图。
图29是将本发明的实施例9的层叠型半导体装置安装到子板上时的状态的示意性剖视图。
符号说明
1……层叠型半导体装置
2……第1半导体装置
3……第2半导体装置
4……第3半导体装置
5……外部电极端子
6a，6b，6c……半导体衬底
7a，7b，7c……多层布线部
8a，8b，8c……第1绝缘层
9a，9b，9c……柱电极
10a，10b，10c……凸起电极
11a，11b，11c……第2绝缘层
12……填充电极
12a，12b，12c……贯通电极
13a，13b，13c……凸起电极
21……第1阱
22……第2阱
23……源极区域
24……漏极区域
25……绝缘栅极膜
26……栅电极
27，28……电极
29……厚氧化膜
30……绝缘层
31……布线层(布线)
32……电极焊盘
33……孔
34……绝缘膜
40……托盘
41……收容坑
45……子板
46……凸块电极
50，51，80，81……底部填充(underfill)层
60，70……金属板
61，71……绝缘穴
                      具体实施方式
下面，参照附图详细说明本发明的实施方式。此外，在用于说明发明的实施方式的全部附图中，具有相同功能的部分使用相同符号，并省略其重复说明。
实施例1
图1至图20是与本发明的实施例1的层叠型半导体装置相关的图。图1至图3是与层叠型半导体装置的结构相关的图，图4至图19是与层叠型半导体装置的制造相关的图，图20是表示层叠型半导体装置的安装状态的图。
如图2所示，利用本发明的制造方法制造的层叠型半导体装置1包括：位于下一级的呈四边形的第1半导体装置2、位于中间级并被固定层叠在该第1半导体装置2上表面的第3半导体装置4、位于上级并被固定层叠在该第3半导体装置4上表面的第2半导体装置3。实施例1的层叠型半导体装置1中，第1、第2、第3半导体装置2、3、4的平面尺寸相同并一致地重合起来。图3是表示层叠型半导体装置1的底面的图，通过设置在第1半导体装置2的下表面的凸起电极形成了外部电极端子5。
在第1、第2、第3半导体装置2、3、4中，各半导体装置因在层叠固定起来的表面一侧有无贯通电极或柱电极、此外有无将贯通电极与柱电极连接起来的接合体而不同，各部分的名称使用相同的名称，符号则对于第1半导体装置2在数字末尾附加a、对于第2半导体装置3在数字末尾附加b、对于第3半导体装置4在数字末尾附加c来进行说明。上述接合体是通过将设置在贯通电极或柱电极的突出端的凸起电极(凸块电极)进行暂时的加热处理形成的。
第1半导体装置2具有四角形状的半导体衬底6a。半导体衬底6a例如由硅(Si)构成，其第1主面(由IC等电路形成的面，在图1中是上表面)一侧形成多层布线部7a，并在该多层布线部7a上设置了由绝缘树脂构成的第1绝缘层8a。绝缘层一般是由在半导体装置的制造中使用的树脂、例如聚酰亚胺树脂、环氧树脂等绝缘性有机树脂构成。半导体衬底6a的厚度为例如20μm左右。半导体衬底6a的厚度也可以是5～50μm左右。由于绝缘层在制造半导体装置时发挥强度构件的作用，因此比较厚，例如50μm左右。此外，绝缘层也可以是20～100μm左右。
另外，设置贯通第1绝缘层8a、电连接到多层布线部7a的预定布线上的柱状由铜(Cu)构成的柱电极9a。柱电极9a露出到第1绝缘层8a的表面。柱电极9a的露出部分上设置了凸起电极10a。凸起电极10a是由例如焊料球、金球、表面以金电镀的铜球等构成的凸块电极。
半导体衬底6a的第1主面上根据需要形成各种结构的晶体管或二极管等有源元件、或阻抗元件、电容元件、电感器层等无源元件。柱电极9a的直径为10μm左右，厚度为50μm。柱电极9a也可以是直径10～50μm左右、厚度20～100μm左右。另外，凸起电极10a由连接前大小为例如直径60μm左右的球形成，厚度为40μm左右。凸起电极10a也可以使用直径为40～80μm左右的球形成。
成为半导体衬底6a的上述第1主面的背面侧的第2主面(在图1中是下表面)上设置由绝缘树脂构成的第2绝缘层11a。第2绝缘层11a由例如聚酰亚胺树脂构成。第2绝缘层11a的厚度只要能确保电绝缘性即可，例如数μm～10μm左右。在本实施例中为5μm左右。
另外，设置了从多层布线部7a的预定深度贯通半导体衬底6a及第2绝缘层11a的贯通电极12a。该贯通电极12a电连接到多层布线部7a的预定布线上。贯通电极12a由柱状的铜电镀构成。贯通电极12a的直径为例如10μm左右。贯通电极12a的直径也可以是数μm～30μm左右。贯通电极12a将在后面叙述，其圆周面经由绝缘膜与半导体衬底6a接触，在电气上独立于半导体衬底6a。
另外，贯通电极12a露出到第2绝缘层11a的表面。该贯通电极12a的露出部分上设置了凸起电极13a。凸起电极13a是由例如金球、表面以金电镀的铜球、焊料球等构成的球形凸块电极。凸起电极13a也是与凸起电极10a大致相同的球形。此外，也可以通过电镀或印刷(丝网印刷)形成凸起电极。在这种情况下，凸起电极的厚度可以是10μm左右。
在实施例1的层叠型半导体装置1中，第1、第2、第3半导体装置2、3、4都是第1绝缘层8a、8b、8c位于上方而半导体衬底6a、6b、6c位于下方的结构。
在中间级的第3半导体装置4的结构中，虽然柱电极9c及贯通电极12c的图形与第1半导体装置2不同，但其他部分与第1半导体装置2大致相同。此外，第3半导体装置4中没有设置凸起电极。这是因为，在层叠固定中，在连接时使用被层叠的对方侧的半导体装置的凸起电极。但是，也可以采用在柱电极9c和贯通电极12c中分别设置凸起电极、通过凸起电极之间的连接进行层叠固定的方法。
中间级的第3半导体装置4在半导体衬底6c的第1主面(上表面)具有多层布线部7c和第1绝缘层8c，在第2主面具有第2绝缘层11a。此外，第1绝缘层8c上设置了电连接到多层布线部7c的预定布线上的多个柱电极9c。另外，具有从半导体衬底6c贯通第2绝缘层11c电连接到多层布线部7c的预定布线上的多个贯通电极12c。这些贯通电极12c在其圆周表面上也具有绝缘膜，与半导体衬底6c绝缘分离开来。
中间级的第3半导体装置4的下表面一侧的贯通电极12c和下级侧的第1半导体装置2的上表面一侧的柱电极9a相互面对，并经由凸起电极10a电连接起来。凸起电极10a通过暂时的熔融处理成为接合体，将连接部分连接起来。借助于该连接，第3半导体装置4被层叠固定到第1半导体装置2上。
位于上级侧的第2半导体装置3的结构如同没有设置上表面的柱电极的第1半导体装置2。即，第2半导体装置3的结构是，在半导体衬底6c的第1主面(上表面)具有多层布线部7b和第1绝缘层8b，在第2主面具有第2绝缘层11b。另外，具有从半导体衬底6b贯通第2绝缘层11b的贯通电极12b。贯通电极12b被电连接到多层布线部7b的预定布线上。露出到第2绝缘层11b的表面的贯通电极12b上设置了凸起电极13b。
位于上级侧的第2半导体装置3的下表面一侧的贯通电极12b和中间的第3半导体装置4的上表面一侧的柱电极9c相互面对，并经由凸起电极13b电连接起来。借助于该连接，第2半导体装置3被层叠固定到第3半导体装置4上。
连接第1半导体装置2和第3半导体装置4的凸起电极10a成为接合体，连接第3半导体装置4和第2半导体装置3的凸起电极13b成为接合体。利用直径为60μm左右的球形成凸起电极的话，就能够形成厚度为40μm左右的凸起电极。另外，利用凸起电极形成上述接合体的话，接合体的厚度就成为20μm左右的厚度。此外，当在柱电极或贯通电极上形成凸起电极的情况下，如果难以直接形成凸起电极，则在贯通电极或凸起电极露出的面上形成期望的电镀膜即可。
各半导体装置通过在本实施例中所示的尺寸范围内分别选择预定的尺寸，就能够使其厚度成为40～100μm左右；层叠固定为3层的层叠型半导体装置1在球形凸块电极的情况下为200～380μm左右，在印刷而成的凸起电极的情况下为150～330μm，厚度极薄。该层叠型半导体装置1的高度随球形凸块电极或印刷而成的凸起电极的大小(厚度)而变化。
在通过层叠固定制造出来的层叠型半导体装置1中，半导体衬底6a的下表面上设置的凸起电极13a成为外部电极端子5。当以第1绝缘层8a为下表面使用第1半导体装置2时，凸起电极10a成为外部电极端子5。
接着说明本实施例1的层叠型半导体装置1的制造方法。图4是表示层叠型半导体装置1的制造方法的流程图。该流程图中，从步骤11(S11)至步骤21(S21)的阶段以不同的流程图表示下级侧的第1半导体装置2、中间的第3半导体装置4及上级侧的第2半导体装置3的制造阶段，而在S22的阶段即下级、中间和上级侧的半导体装置层叠固定起来。
下级侧的第1半导体装置2经过半导体衬底上的电路元件形成(S11)、在多层布线部形成阶段的填充电极和电极焊盘的形成(S12)、柱电极形成(S13)、第1绝缘层的形成(柱电极埋入：S14)、第1绝缘层表面去除(柱电极露出：S15)、衬底表面去除(贯通电极形成：S16)、衬底表面刻蚀(贯通电极突出：S17)、第2绝缘层的形成(贯通电极露出：S18)、凸起电极形成(贯通电极、柱电极露出：S19)、分割(单片化：S20)、特性检查(S21)的各工序而形成。
中间级的第3半导体装置4通过与上述位于下级侧的第1半导体装置2的制造阶段相同的阶段制造，并形成为成为下表面的贯通电极12c与下级侧的第1半导体装置2的上表面的柱电极9a相互面对的图形。
上级侧的第2半导体装置3不形成柱电极，因此不需要S13的阶段。另外，由于不设置柱电极，在S14中就是第1绝缘层形成、S15中就是第1绝缘层表面去除，可以不考虑与柱电极的相关的问题。
在S21阶段形成的第1、第2、第3半导体装置2、3、4在层叠固定阶段(S22)依次重叠后，通过例如回焊炉层叠固定，制造出图1至图3所示的层叠型半导体装置1。
实施例1的层叠型半导体装置1的每个半导体装置都是使用了硅衬底的半导体装置。但是，也可以是使用GaAs或InP等化合物半导体的半导体装置与使用硅衬底的半导体装置的组合。这种情况下，在半导体部分中形成了与材料相适应的电路元件。
接着说明位于下级侧的第1半导体装置2的制造。图5是示意性地表示在制造层叠型半导体装置1时在形成了IC等之后的半导体衬底(硅衬底)上形成填充电极后的剖视图。
在制造半导体装置时，一般是先准备面积宽大的半导体晶片，然后在该晶片的第1主面上形成包含预定电路元件的单元电路。该单元电路沿纵横方向整齐配置形成在晶片的第1主面上。其后，经过各种处理，最终经过纵横切断分离，形成多个半导体元件(半导体芯片)。该单元电路形成于其中的四角形状区域(部分)在本说明书中称为产品形成部。产品形成部与产品形成部之间分布着用于分割的划片线(Scribe line)或被切断的切割(dicing)区域。最终在该切割区域进行切断。图5以后只表示一个的产品形成部。因此，只要没有特别的妨碍，大部分名称都使用成品状态下的名称进行说明。
如图5所示，在准备好厚度为数100μm的半导体衬底6a后，在该半导体衬底6a的第1主面上形成电路(电路元件)(S11)。另外，在半导体衬底6a的第1主面上形成多层布线部7a。在形成该多层布线部7a的阶段，在半导体衬底6a的第1主面上形成孔。其后使孔表面氧化，接着在该孔内填充形成电镀膜。通过该电镀膜的填充形成填充电极12。例如，孔直径为数μm～30μm左右，深度为5～50μm。在本实施例中，取例如10μm左右的直径和30μm左右的深度。在本实施例中，在成为半导体装置的时刻将半导体衬底6a减薄，以谋求第1半导体装置2的薄型化。因此，在进一步推进薄型化的情况下，可以使上述孔更浅，孔加工变得更容易。例如以铜形成电镀膜。形成填充电极12的方法也可以是其他方法。例如，也可以是以喷墨方式将导电性粒子喷涂到孔内进行填充、随后通过热处理使其固化形成填充电极12的方法。另外，也可以借助于CVD(利用化学汽相沉积法)填充例如钨、钛、镍、铝或它们的合金。
图6是示意性地表示作为上述填充电极及多层布线部的下层部分的半导体衬底的局部放大剖视图。半导体衬底6a是第1导电型衬底，在第1主面一侧的表层部分形成了第2导电型的第1阱21和第1导电型的第2阱22。第1阱21中形成例如源极区域23、漏极区域24和绝缘栅极膜25，而绝缘栅极膜25上形成栅电极26，形成场效应晶体管(FET)。另外，第1和第2阱22的表面上也分别形成电极27、28。半导体衬底6a的第1主面上有选择地设置了厚氧化膜29。
图7是示意性地表示作为上述填充电极及多层布线部的局部放大剖视图。如图7所示，半导体衬底6a的第1主面上形成了由绝缘层30和布线层(布线)31按照预定图形交替层叠而形成的多层布线部7a。此外，借助于最上层的布线层形成了电极焊盘32。该电极焊盘32的一部分显露出来。显露出来的部分上会形成柱电极9a。因此，显露出来的部分成为直径为10μm左右的孔。此外，图6表示的是多层布线部7a的最下层的绝缘层30和布线层(布线)31。
另外，在形成多层布线部7a的阶段，在半导体衬底6a上形成上述填充电极12。在本实施例中，在形成电路元件并形成了厚氧化膜29的阶段，借助于常用的光刻技术和光刻蚀，在半导体衬底6a的第1主面一侧形成上述的孔33。其后，执行氧化处理，在孔33的表面形成绝缘膜34。进一步，进行铜电镀，将孔33通过铜电镀膜填充起来形成填充电极12。例如，填充电极12的直径约为10μm，深度约为30μm。由此形成填充电极和电极焊盘(S12)。填充电极12与半导体衬底6a经由绝缘膜34接触，因此在电气上是绝缘的。
另外，上述填充电极12也可以通过喷墨方式喷涂导电性液体将孔33掩埋起来形成。这种情况下，在喷涂后，对填充的导电性液体进行固化处理(烘焙)。另外，也可以利用CVD(化学汽相沉积法)形成其他金属例如钨、钛、镍、铝或它们的合金构成的CVD膜。
如上所述，填充电极12与半导体衬底6a之间隔着绝缘膜34，因此，填充电极12与半导体衬底6a在电气上是分离(独立)的。
此外，当在半导体衬底6a的第1主面上按照预定图形依次交替层叠形成绝缘层30和布线层(布线)31时，将填充电极12电连接到多层布线部7a的预定布线上。
随后，如图8所示，在半导体衬底6a的第1主面的预定位置实施电镀，形成多个柱状的柱电极9a(S13)。该柱电极9a也可以像上述填充电极12那样利用钨、钛、镍、铝或它们的合金等形成CVD膜。
接着，在半导体衬底6a的第1主面上形成第1绝缘层8a(S14)。柱电极9a被第1绝缘层8a覆盖。第1绝缘层8a使用环氧树脂或聚酰亚胺树脂等绝缘性有机树脂。第1绝缘层8a借助于例如传递模塑(transfer moulding)法或刮板(squeegee)印刷法形成。
图9是示意性地表示形成了上述柱电极及第1绝缘层之后的半导体衬底的局部放大剖视图。电极焊盘32的上表面上形成了柱电极9a，并且以第1绝缘层8a覆盖柱电极9a。在图9中，柱电极9a比电极焊盘32细很多。这是假定原样使用了具有将焊线连接起来的电极焊盘的IC等的制造工艺。在IC等之中，为了连接导电性焊线，电极焊盘形成为1边80～100μm左右的四角形。因此，在实施例中，该电极焊盘32上设置了柱电极9a。另一个办法是将使用确定的IC工艺流程形成的电极焊盘32用作形成柱电极9a所需的布线部分。但是，在本发明中并不限于此，也可以在面积很小的布线部分形成柱电极9a。
图10和图11是在电极焊盘32上形成了与电极焊盘32直径大小相同的柱电极9a的实例(变形例)。
图10的结构是在形成多层布线部7a的较早阶段形成填充电极12的实例。在半导体衬底6a的第1面一侧形成了第1层和第2层绝缘层30之后，在这2层绝缘层30及半导体衬底6a上形成孔33，接着在孔33中填充电镀膜形成填充电极12。
图11的结构是在形成多层布线部7a的较晚阶段形成填充电极12的实例。在半导体衬底6a的第1面一侧形成了第1层至第4层绝缘层30之后，在这4层绝缘层30及半导体衬底6a上形成孔33，接着在孔33中填充电镀膜形成填充电极12。
如图7、图10及图11所示，孔33可以自由选择在所期望的多层布线部7a的形成阶段而形成，可以与多层布线部7a的预定布线(布线层31)电连接。此外，在图9至图10中，省略了图7及图9中已经详细说明了结构的一部分符号。
接着，如图12所示，将第1绝缘层8a的表面去除预定厚度。
例如，研磨第1绝缘层8a的表面，使柱电极9a的顶端显露出来。研磨量多的话，柱电极9a的长度变短，第1绝缘层8a的厚度变薄。在本实施例中，后文叙述的半导体衬底6a的薄型化之后，第1绝缘层8a被用作支撑半导体衬底6a的强度构件，因此，将第1绝缘层8a的厚度定为例如50μm左右。在半导体衬底6a的处理中，如果没有强度方面的问题，第1绝缘层8a也可以进一步变薄。这有助于第1半导体装置2的薄型化、层叠型半导体装置1的薄型化。
接着，如图13所示，研磨半导体衬底6a的第2主面使填充电极12的顶端显露出来，利用填充电极12形成贯通电极12a(S16)。由此，半导体衬底6a成为25μm左右的厚度。即使半导体衬底6a变得如此之薄，因为第1绝缘层8a较厚，能够防止半导体衬底6a在处理时出现裂纹或折断等损伤。
接着，如图14所示，将半导体衬底6a的第2主面一侧刻蚀预定厚度。刻蚀是利用氢氟酸系列刻蚀液进行的潮湿刻蚀，贯通电极12a不刻蚀。由此，贯通电极12a的顶端就从厚度为20μm左右的半导体衬底6a的表面突出5μm左右(S17)。
接着，如图15所示，在半导体衬底6a的第2主面一侧的硅表面上形成第2绝缘层11a。此时形成的第2绝缘层11a使贯通电极12a的顶端显露出来(S18)。第2绝缘层11a的形成既可以利用例如旋涂器涂敷，也可以利用刮板印刷或者通过热处理或绝缘性粘合剂粘贴胶片状物质而形成。第2绝缘层11a的厚度为能够实现最低限度的电绝缘的厚度。另外，在形成该第2绝缘层11a时，也可以涂敷对Cu的贯通电极12a来说呈疏水性而对Si来说呈亲水性的绝缘材料来形成。即，通过将第2绝缘层11a设置为贯通电极12a的突出高度左右，使贯通电极12a的顶端从第2绝缘层11a显露出来。
接着，如图16所示，在显露到第2绝缘层11a的表面一侧的柱电极9a的顶端以及显露到半导体衬底6a的第2主面一侧的贯通电极12a的顶端分别形成凸起电极10a、13a(S19)。凸起电极10a、13a是由例如焊料球、金球、表面以金电镀的铜球等构成的凸块电极或通过丝网印刷和加热形成的凸起电极。当难以在柱电极及贯通电极上直接形成凸起电极时，可以预先在柱电极或贯通电极的露出面上形成用来改善连接的电镀膜。
接着，将半导体晶片纵横分割，形成单片(S20)。图中不是以半导体晶片的状态、而是以单一产品形成部的状态进行说明的。因此，分割形成的第1半导体装置2也成为图16所示的截面结构。在实施例中，在形成凸块电极之后进行单片化，但也可以在单片化之后形成凸块电极。
图16是以半导体衬底6a为上表面一侧、使第1绝缘层8a成为下表面一侧，图17是以半导体衬底6a为下表面一侧、使第1绝缘层8a成为上表面一侧。第1半导体装置2在层叠固定时被用作最下级侧的半导体装置，此时，如图16所示凸起电极10a被用作外部电极端子，或者如图17所示，凸起电极13a被用作外部电极端子。
接着，在形成单片芯片即第1半导体装置2之后，实施通常的测试(电特性检查)。此时，如图18所示，在托盘40的上表面呈矩阵状设置的收容坑41中容纳各个芯片(第1半导体装置2)。第1半导体装置2的上表面、背面分别以绝缘材料被覆，因此，能够借助于探测检查同时实施并行测试。不合格品被排除。图18中示意性地显示了第1半导体装置2的凸起电极13a。通过使用这种托盘40，能够将产品排列成阵列状，既可以实施统一测试，又使产品容易处理，提高了测试效率。
此外，一般说来，在半导体装置的制造过程中，半导体晶片的各个产品形成部的产品(电路)的电特性检查是在半导体晶片的状态下执行的。即，将探针接触半导体晶片的各个产品形成部所显露出来的电极来执行电特性检查；在本实施例中也可以在分割前执行同样的探测检查，测定、检查各产品形成部的产品(电路)是否合格。
通过以上方法制造出第1半导体装置2。
层叠固定在第1半导体装置2上的第3半导体装置4借助于与第1半导体装置2相同的工艺流程即图4所示的S11-S21的各个工序制造出来。此时，第3半导体装置4也可以在图16或图17所示的状态下使用，即凸起电极10a位于下方或凸起电极13a位于下方。虽然可以自由选择，但必须形成为第3半导体装置4下面的凸起电极10a或凸起电极13a能够与第1半导体装置2上表面的凸起电极10a或凸起电极13a相对并连接。此外，由于与连接相关的凸块电极设置在下级侧的第1半导体装置2及上级侧的第2半导体装置3，因此位于中间的第3半导体装置4可以不设置凸块电极。因此，第3半导体装置4也可以如图19的中间所示那样以不设置凸块电极的状态层叠固定。进一步，中间的第3半导体装置4的上表面或下表面之一可以设置凸起电极。这种情况下，与设置了凸起电极的面相对的半导体装置的表面上可以不设置凸起电极，设置在中间的第3半导体装置4上的凸起电极发挥接合体的作用。
另外，层叠固定在第3半导体装置4上表面的第2半导体装置3的结构是在上述第1半导体装置2的制造过程中形成贯通电极12a和柱电极9a之一。即，由于是最上级，其上表面上不需要外部电极端子。
如图4所示，在本实施例1中所说明的实例是在第2半导体装置3中不形成柱电极而是形成贯通电极12a。在第2半导体衬底3的制造过程中，半导体衬底上的电路元件形成(S11)相同，但(S12)中只形成多层布线部形成阶段的填充电极。其后进入(S14)。在该(S14)只形成第1绝缘层8a。另外，在(S15)，由于不存在柱电极，因此无需考虑与柱电极的关联，确保第1绝缘层8a的厚度。其后的(S16)、(S17)、(S18)是相同的处理加工。在(S19)，只在贯通电极12a的顶端形成凸起电极13b。此外，执行(S20)的分割以及(S21)的特性检查，形成图19的最上级所示的第2半导体装置3。
图19是将在实施例1中形成的3种半导体装置(第1半导体装置2、第3半导体装置4、第2半导体装置3)按照层叠顺序分离开加以表示的示意图。将这3个半导体装置2、4、3对齐使其连接部分重合，穿过炉体对连接部分的凸起电极暂时加热融化后连接起来。此外，连接部分的连接也可以是通过对连接部分进行局部加热而形成连接。在实施例1中，第1半导体装置2与第3半导体装置4之间的连接部分是凸起电极10a和贯通电极12c，第3半导体装置4与第2半导体装置3之间的连接部分是柱电极9c和凸起电极13b。它们形成接合体。借助于该层叠固定，能够制造出图1至图3所示的层叠型半导体装置1。最下级侧的第1半导体装置2的下表面的凸起电极13a成为外部电极端子5(参照图1)。
图20是表示利用本实施例1的层叠型半导体装置的制造方法所制造的层叠型半导体装置1的安装状态的示意性剖视图。由多层布线衬底构成的子板45上面搭载了层叠型半导体装置1。子板45的下表面具有多个凸块电极46，上表面形成了没有图示出来的焊接区。层叠型半导体装置1的外部电极端子5的配置图形与上述焊接区的配置图形吻合。因此，借助于外部电极端子5的回流(Reflow)，就能够将层叠型半导体装置1搭载到子板45上。
在本实施例1中说明了层叠型半导体装置1的制造技术，在将其作为单一产品加以考察时，第1半导体装置2及第3半导体装置4可以分别作为单一产品出厂。借助于本发明，这些半导体装置2、4的特征在于，使贯通电极和柱电极从半导体装置的上下表面突出出来分别成为电极。
本实施例1具有以下效果。
(1)借助于第1、第2、第3半导体装置2、3、4的层叠固定而形成的层叠型半导体装置1在其制造过程中，各半导体装置2、3、4在半导体衬底6a、6b、6c的第1主面一侧形成第1绝缘层8a、8b、8c之后将半导体衬底6a、6b、6c的第2主面去除预定厚度；由于上述第1绝缘层8a、8b、8c发挥了强度构件的作用，因此半导体衬底6a、6b、6c的厚度可以变薄至5～50μm左右。另外，绝缘层8a、8b、8c的厚度也可以变薄至20～100μm左右。因此，层叠固定的层叠型半导体装置1在球形凸块电极的情况下其高度(厚度)为200～380μm左右，在印刷而成的凸起电极的情况下其高度(厚度)能够变薄至150～330μm左右。因此，能够实现多层层叠结构的半导体装置(集成电路装置：三维集成电路装置)的薄型化。
(2)在第1和第3及第2层叠型半导体装置中，位于下级侧的半导体装置与位于上级侧的半导体装置的连接是利用贯通第1绝缘层而设置的呈柱状的柱电极或贯通半导体衬底而设置的呈柱状的贯通电极相连接的，因此，电流路径短，能够减小阻抗，使层叠型半导体装置1具有良好的电特性。第1绝缘层或半导体衬底上设置的柱电极或贯通电极长度很短，其长度(厚度)为20～100μm或5～50μm左右；与用于连接的焊线的数百μm以上的长度相比足够短。由此，可以实现层叠型半导体装置1的高速动作。
(3)设置在半导体衬底上的贯通电极虽然受到必须形成在远离形成了电路元件的区域的区域这样的限制，但可以比较自由地选择布线区域等配置位置。另外，多层布线部的预定的布线上连接的柱电极能够通过布线的调整比较自由地决定配置位置。因此，通过选择贯通电极和柱电极的设置位置，能够提高2维方向的集成密度。
(4)本实施例1的层叠型半导体装置1可以不使用中介层而将位于下级侧的半导体装置与位于上级侧的半导体装置电连接起来。其结果是，实现了组合部件数目的减少，同时，也实现了层叠型半导体装置的薄型化。中介层的使用导致半导体芯片之间或半导体装置之间的连接路径(电流通路)变长，不使用中介层就可以缩短电流通路，提高电特性。
(5)在本实施例1的层叠型半导体装置1的制造过程中，第1和第3及第2半导体装置2、4、3的制造使用半导体衬底6a、6b、6c，在最终阶段与绝缘层一起切断半导体衬底6a、6b、6c制造出第1和第3及第2半导体装置2、4、3。因此，除了第1和第3及第2半导体装置2、4、3的层叠固定以外的必要的工艺流程在晶片级实施，因此，整个工序中的处理性能提高，减少了作业浪费。其结果是降低了生产成本。
(6)在本实施例1的层叠型半导体装置1的制造过程中，在将3个半导体装置2、4、3层叠固定起来之前的阶段，全部都在晶片级进行处理加工，因此，工艺流程得到简化，能够提高生产效率，降低层叠型半导体装置1的制造成本。
(7)借助于本实施例1的层叠型半导体装置的制造方法，只要使上下重合的半导体装置的连接部分达到吻合，就能够将更多层半导体装置层叠起来，因此，能够制造出集成度更高的层叠型半导体装置1。
(8)本实施例1的层叠型半导体装置1在结构上除了上述(7)所述的保持上下重合的半导体装置的连接部分吻合的制约之外，在各半导体装置中形成的电路可以自由设计。即，只要将上述制约作为设计规则之一，就能够像设计1个芯片那样设计层叠型半导体装置1。目前的设计规则只有以1个芯片LSI(与本实施例1的各半导体装置相对应)为前提的设计规则。
因此，在进行系统级封装设计时，根据性能、成本、测试难易等进行判断，对在各个半导体装置中适合形成什么样的电路作出模拟，基于该模拟结果分配各个半导体装置，就能够制造出成本低廉的、体积小厚度薄的、电特性和高速动作性能优异的层叠型半导体装置1。
(9)单一产品的第1半导体装置2及第3半导体装置4的结构是使贯通电极和柱电极从半导体装置的上下表面突出出来分别成为电极。此外，借助于从该特征派生出来的上述(1)至(3)、(5)至(6)，并借助于工艺流程的简单化，即使是单一半导体装置也能够在实现薄型化、高速动作、提高2维方向的集成度的同时，通过在其制造过程中的晶片状态下的制造实现成本的降低。
实施例2
图21是示意性地表示本发明的实施例2的层叠型半导体装置的剖视图。本实施例2在实施例1的层叠型半导体装置1中的第1半导体装置2与第3半导体装置4之间的空隙中以及在第3半导体装置4与第2半导体装置3之间的空隙中填充绝缘性树脂形成底部填充层50、51。空隙被该底部填充层50、51掩埋，因此，能够防止异物混入等导致的短路故障。在真空环境下将例如聚酰亚胺树脂作为绝缘树脂填充到空隙中，然后进行烘烤处理使其固化。
实施例3
图22(a)、(b)是本发明的实施例3的2级层叠固定型的层叠型半导体装置1的示意性剖视图。图22(a)、(b)都是将半导体衬底6a、6b置于上方、将第1绝缘层8a、8b置于下方进行层叠固定的。两者都是第1半导体装置2的下表面的凸起电极10a成为外部电极端子5。另外，第1半导体装置2的上表面的凸起电极13a成为接合体，将第2半导体装置3层叠固定起来。即，安装到第1半导体装置2的上表面一侧的贯通电极12a上的凸起电极13a与第2半导体装置3的下表面的柱状电极9a相连接。
此外，在图22(a)中，第2半导体装置3的上表面一侧不露出电极，即半导体衬底6b上不设置贯通电极12b。
与此相对，在图22(b)中，第2半导体装置3的上表面一侧的半导体衬底6b上设置了贯通电极12b。贯通电极12b的结构包括与实施例1的情况下同样的相同直径的贯通电极12b以及图两端所示的粗贯通电极12b。粗贯通电极12b如图10所说明那样具有与电极焊盘相同大小的直径，例如能够连接焊线。即，能够将与子板的焊盘子之间的距离通过导电性焊线连接起来。
与此相对，与实施例1同样粗细的多个贯通电极12b则与例如连接到子板的地线的电极板55的一端连接起来。借助于本实施例，上级侧的第2半导体装置3的上表面上显露出贯通电极12b，由于这种结构，包含子板在内的电路设计(实施设计)灵活性增大。
另外，在本实施例中，也可以在第2半导体装置3的上表面一侧搭载芯片电容、芯片电感等有源元件(有源部件)。此外，各个有源元件的电极电连接到贯通电极12b。借助于这种结构，集成度进一步提高。
实施例4
图23及图24是与本发明的实施例4的层叠型半导体装置的制造方法相关的图。在本实施例4中，大致与实施例1相同，通过S11-S22的阶段制造层叠型半导体装置1；但第1半导体装置2与第3半导体装置4的连接不使用凸起电极，而是使用由超声波振动形成的金属间接合。因此，其制造在一定程度上不同。
如图图23(a)所示，在第1半导体装置2的制造过程中，半导体衬底6a的第1主面一侧设置的柱电极9a在以第1绝缘层8a覆盖之后，在第1绝缘层8a的固化处理(固化)时，执行树脂的固化处理并不充分的第1次固化处理。
接着，如图23(b)所示，通过研磨去除第1绝缘层8a表面的预定厚度，使柱电极9a显露出来。
接着，如图23(c)所示，执行伴随着第1绝缘层8a的固化收缩的第2次固化处理(固化)，使柱电极9a的顶端突出到第1绝缘层8a的表面上。例如，突出长度为10μm左右。该突出长度是借助于超声波振动能够使有效形成金属间接合所必需的长度。
接着，决定第1半导体装置2、第3半导体装置4、第2半导体装置3的位置，使它们重合。图24(a)表示层叠顺序，第1半导体装置2位于最小层，其上方是第3半导体装置4，再上方是第2半导体装置3。
因此，虽然没有特意图示出来，在第1半导体装置2的上方定位并放置第3半导体装置4，将第1半导体装置2上表面的由Cu构成的柱电极9a与第3半导体装置4的下表面的由Cu构成的贯通电极12c在相对的超声波振动的基础上贴近，并通过金属间接合(金属接合)将柱电极9a与贯通电极12c的贴近面连接起来。其后，利用实施例1同样的方法将第2半导体装置3层叠固定到第3半导体装置4上方，制造出图24(b)所示的层叠型半导体装置1。
在本例中，与实施例2同样地在第1半导体装置2与第3半导体装置4之间的空隙填充绝缘性底部填充层50，在第3半导体装置4与第2半导体装置3之间的空隙填充绝缘性底部填充层51。
借助于本实施例，在第1半导体装置2与第3半导体装置4的层叠固定中不使用凸起电极，因此，具有进一步薄型化的特征。
实施例5
图25(a)、(b)是表示本发明的实施例5的层叠型半导体装置的制造方法的一部分的各工序的剖视图。本实施例5是与实施例4同样地利用金属接合进行层叠固定的实例。在该实例中，利用金属接合将第3半导体装置4层叠固定到第1半导体装置2上之后，再利用金属接合将第3半导体装置4层叠固定到第3半导体装置4上。在本实施例中，与实施例4同样地在制造第2半导体装置3及第3半导体装置4时，使第1半导体装置2及第3半导体装置4的柱电极9a、9c的顶端从第1绝缘层8a、8c的表面突出10μm左右。
图25(a)表示层叠顺序，第1半导体装置2位于最下层，其上方是第3半导体装置4，再上方是第2半导体装置3。
因此，虽然没有特意图示出来，在第1半导体装置2的上方定位并放置第3半导体装置4，将第1半导体装置2上表面的由Cu构成的柱电极9a与第3半导体装置4的下表面的由Cu构成的贯通电极12c在相对的超声波振动的基础上贴近，并通过金属间接合(金属接合)将柱电极9a与贯通电极12c的贴近面连接起来。
接着，同样地，虽然没有特意图示出来，在第3半导体装置4的上方定位并放置第2半导体装置3，将第3半导体装置4上表面的由Cu构成的柱电极9c与第2半导体装置3的下表面的由Cu构成的贯通电极12b在相对的超声波振动的基础上贴近，并通过金属间接合(金属接合)将柱电极9c与贯通电极12b的贴近面连接起来。
另外，在本例中，与实施例2同样地在第1半导体装置2与第3半导体装置4之间的空隙填充绝缘性底部填充层50，在第3半导体装置4与第2半导体装置3之间的空隙填充绝缘性底部填充层51。
借助于本实施例，在第1半导体装置2与第3半导体装置4的层叠固定以及第3半导体装置4与第2半导体装置3的层叠固定中不使用凸起电极，因此，具有进一步薄型化的特征。
实施例6
图26是将本发明的实施例6的层叠型半导体装置安装到子板上时的状态的示意性剖视图。在本实施例6中，层叠型半导体装置1的第1半导体装置2、第2半导体装置3、第3半导体装置4是在半导体衬底6a、6b、6c都位于上表面一侧而第1绝缘层8a、8b、8c都位于下表面一侧的状态下层叠固定起来的。此外，第1半导体装置2的凸起电极10a是连接到子板45的未图示的焊接区而搭载的。
实施例7
图27是将本发明的实施例7的层叠型半导体装置安装到子板上时的状态的示意性剖视图。在本实施例中，层叠型半导体装置1的第1半导体装置2与第2半导体装置3是在半导体衬底6a、6b位于上表面一侧而第1绝缘层8a、8b位于下表面一侧的状态下层叠固定起来的，而第3半导体装置4则是在半导体衬底6c位于下表面一侧而第1绝缘层8c位于上表面一侧的状态下层叠固定起来的。此外，第1半导体装置2的凸起电极10a是连接到子板45的未图示的焊接区而搭载的。
实施例8
图28是将本发明的实施例8的层叠型半导体装置安装到子板上时的状态的示意性剖视图。在本实施例8中，在第1半导体装置2上方并列配置固定比第1半导体装置2小的作为中间的第3半导体装置4的半导体装置4A、4B，并在这些半导体装置4A、4B上分别层叠固定成为第2半导体装置3的半导体装置3A、3B。即，本实施例8在面积最大的第1半导体装置2上并列配置多个位于中间的第3半导体装置4，并进一步在这些第3半导体装置4上面分别层叠固定位于上级侧的第2半导体装置3。位于中间的第3半导体装置也可以在位于下级侧的第1半导体装置和位于上级侧的第2半导体装置中间层叠固定成多级，以进一步提高集成度。
在本实施例8中，上述第1至第3半导体装置之中的一个半导体装置的上述半导体衬底是硅衬底，另一个半导体装置的上述半导体衬底是化合物半导体衬底。此外，形成了与各个半导体衬底相适应的电路元件。例如，第1半导体装置2的半导体衬底6a是硅衬底，半导体装置3A的半导体衬底6cA是化合物半导体(例如GaAs衬底)。对于位于中间和上级侧的半导体装置，省略了大部分符号。但是，在说明时有必要的话，对于位于中间的第3半导体装置4A、4B，在其末尾附加A或B。另外，对于上级侧的第2半导体装置3A、3B，在其末尾附加A或B。
此外，在实施例8中，层叠型半导体装置1中装配的部件全部使用了半导体装置，但也可以是其他电子器件的层叠固定。例如，也可以层叠固定电阻、电容等芯片部件、MEMS(Micro electro MechanicalSystem：微电子机械系统)、另外，硅衬底的半导体衬底或化合物半导体衬底的半导体衬底也可以更多。
借助于本实施例8，进一步实现了高集成度。
实施例9
图29是将本发明的实施例9的层叠型半导体装置安装到子板上时的状态的示意性剖视图。本实施例9是在实施例8的第1半导体装置2与其上级侧的半导体装置4B之间夹着金属板60并在半导体装置4B与半导体装置3B之间夹着金属板60的实例。在电路方面，其结构是例如金属板70呈地电位，金属板60呈Vcc等电源电位(基准电位)。
即，第1半导体装置2与半导体装置4B之间加入具有绝缘穴61的金属板60。在绝缘穴61的部分，半导体装置4B下级侧的柱电极9cB经由凸起电极13a及凸起电极10cB在不接触金属板60的状态下与第1半导体装置2上表面的贯通电极12a电连接。
另外，半导体装置4B下表面的柱电极9cB经由凸起电极13a及凸起电极10cB电连接到与第1半导体装置2及半导体装置4B的金属板60相对的贯通电极12a。借助于夹在中间的金属板60使贯通电极12a与柱电极9cB之间的距离变长，因此，在绝缘穴61部分的连接所使用的凸起电极13a和凸起电极10cB比连接到金属板60的凸起电极13a和凸起电极10cB大。
另外，半导体装置4B与半导体装置3B之间也加入了具有绝缘穴71的金属板70。在绝缘71的部分，半导体装置3B的下表面的柱电极9cB经由凸起电极13cB及凸起电极10bB在不接触金属板70的状态下与半导体装置4B上表面的贯通电极12bB电连接。另外，与半导体装置4B及半导体装置3B的金属板70相对的贯通电极12cB与柱电极9bB经由凸起电极13cB及凸起电极10bB电连接。借助于夹在中间的金属板70使贯通电极12cB与柱电极9bB之间的距离变长，因此，在绝缘71部分的连接所使用的凸起电极13cB和凸起电极10bB 比连接到金属板70的凸起电极13cB和凸起电极10bB大。
另外，第1半导体装置2与半导体装置4B之间的空隙用底部填充层80填塞，半导体装置4B与半导体装置3B之间的空隙用底部填充层81填塞。
借助于本实施例9，利用呈地电位的金属板70、呈Vcc等电源电位(基准电位)的金属板60，层叠型半导体装置1的电源及地电位达到稳定，其结果是，能够实现动作稳定并获得良好的电特性。
以上基于实施例具体说明了本发明人所作的发明；但本发明并不限定于上述实施例，在不脱离其主旨的范围内，当然可以有各种各样的变化。在实施实例中柱电极是以电镀形成的，但也可以利用植球(stud bump)形成。植球法是一种将金线以热压接法(球焊法，ballbonding)连接到电极焊盘形成钉头，然后将在该钉头根部切断焊线形成的凸起电极重叠若干层的方式。
如上所述，本发明的层叠型半导体装置可以用作体积薄并且适合高速动作的三维集成电路装置。另外，本发明的层叠型半导体装置在进行系统级封装设计时，能够基于性能、成本、测试难易等的判断作出模拟，由此进行层叠型半导体装置中各个半导体装置的分配。因此，借助于本发明，能够提供成本低廉的、体积小厚度薄的、电特性和高速动作性能优异的层叠型半导体装置。

Claims (46)

1.一种层叠型半导体装置，包括：第1半导体装置，在下表面具有外部电极端子；以及第2半导体装置，电连接到上述第1半导体装置上并固定在上述第1半导体装置上，其特征在于，
上述第1半导体装置具有：
半导体衬底；
在上述半导体衬底的第1主面一侧形成的多个电路元件和包含连接到上述电路元件上的布线的多层布线部；
第1绝缘层，覆盖上述多层布线部；
第2绝缘层，覆盖上述半导体衬底的第1主面的相反面即第2主面；
多个柱电极，在上述多层布线部的各个预定布线上形成并在上述第1绝缘层表面露出；
多个贯通电极，从上述多层布线部的预定深度贯通上述半导体衬底及上述第2绝缘层而设置，经由绝缘膜与上述半导体衬底接触并连接到上述多层布线部的各个预定的布线上；以及
上述外部电极端子，连接到上述贯通电极上，
上述第2半导体装置至少具有：
半导体衬底；
在上述半导体衬底的第1主面一侧形成的多个电路元件和包含连接到上述电路元件上的布线的多层布线部；
第1绝缘层，覆盖上述多层布线部；
第2绝缘层，覆盖上述半导体衬底的第1主面的相反面即第2主面；以及
柱电极或者多个贯通电极，其中，上述柱电极在上述多层布线部的各个预定布线上形成并在上述第1绝缘层表面露出；上述多个贯通电极从上述多层布线部的预定深度贯通上述半导体衬底及上述第2绝缘层而设置，经由绝缘膜与上述半导体衬底接触并连接到上述多层布线部的各个预定的布线上，
上述柱电极或上述贯通电极位于上述第1半导体装置的下表面，在该下表面的上述柱电极或上述贯通电极上设置上述外部电极端子，上述第2半导体装置的下表面的上述贯通电极或上述柱电极经由接合体而电连接到上述第1半导体装置的上表面的上述柱电极或上述贯通电极上。
2.如权利要求1所述的层叠型半导体装置，其特征在于，
在上述第1半导体装置和上述第2半导体装置之间具有层叠固定成1至多级的第3半导体装置，
上述第3半导体装置具有：
半导体衬底；
在上述半导体衬底的第1主面一侧形成的多个电路元件和包含连接到上述电路元件上的布线的多层布线部；
第1绝缘层，覆盖上述多层布线部；
第2绝缘层，覆盖上述半导体衬底的第1主面的相反面即第2主面；
多个柱电极，在上述多层布线部的各个预定布线上形成并在上述第1绝缘层表面露出；以及
多个贯通电极，从上述多层布线部的预定深度贯通上述半导体衬底及上述第2绝缘层而设置，经由绝缘膜与上述半导体衬底接触并连接到上述多层布线部的各个预定的布线上，
上述第3半导体装置的上下表面的柱电极或贯通电极经由接合体电连接到上级侧的半导体装置及下级侧的半导体装置的柱电极或贯通电极上。
3.如权利要求1所述的层叠型半导体装置，其特征在于，上述各级半导体装置是单体，各半导体装置是同一尺寸并一致地重合起来。
4.如权利要求1所述的层叠型半导体装置，其特征在于，在上述第1半导体装置上并列配置固定了多个比上述第1半导体装置小的第2半导体装置。
5.如权利要求1所述的层叠型半导体装置，其特征在于，上述第1半导体装置的上表面的各贯通电极或各柱电极与上述第2半导体装置的下表面的各贯通电极或各柱电极相对应，并分别经由上述接合体电连接。
6.如权利要求1所述的层叠型半导体装置，其特征在于，上述第1半导体装置的上表面的各贯通电极或各柱电极与上述第2半导体装置的下表面的各贯通电极或各柱电极的接合不使用上述接合体，
与上述一个半导体装置的上述接合相关的上述柱电极或上述贯通电极突出出来，该突出部分通过金属接合与对面的半导体装置的上述柱电极或上述贯通电极连接起来。
7.如权利要求1所述的层叠型半导体装置，其特征在于，上述柱电极利用电镀膜、植球电极或CVD膜形成。
8.如权利要求1所述的层叠型半导体装置，其特征在于，在上述第1半导体装置与上述第2半导体装置之间隔着具有绝缘穴的金属板，在上述绝缘穴部分，上述第2半导体装置的下表面的上述贯通电极或上述柱电极经由上述接合体在不接触上述金属板的状态下与上述第1半导体装置的上表面的上述贯通电极或上述柱电极电连接起来，与上述第1半导体装置及上述第2半导体装置的上述金属板相面对的上述贯通电极及上述柱电极经由上述接合体电连接到上述金属板上。
9.如权利要求8所述的层叠型半导体装置，其特征在于，成为上述半导体装置的电源电位或地电位的上述贯通电极或上述柱电极连接到上述金属板上。
10.如权利要求1所述的层叠型半导体装置，其特征在于，上述第1及第2半导体装置之中，一个半导体装置的上述半导体衬底是硅衬底，另一个半导体装置的上述半导体衬底是化合物半导体衬底。
11.如权利要求1所述的层叠型半导体装置，其特征在于，上述贯通电极及上述柱电极由铜、钨、钛、镍、铝或它们的合金形成。
12.如权利要求1所述的层叠型半导体装置，其特征在于，在上述第1半导体装置与上述第2半导体装置之间的空隙中填充绝缘性树脂。
13.如权利要求1所述的层叠型半导体装置，其特征在于，上述第2半导体装置具有：多个柱电极，与上述第1半导体装置同样地在上述第1绝缘层的表面露出；以及多个贯通电极，在上述第2绝缘层的表面露出，
在位于上表面的预定的上述柱电极或上述贯通电极的露出端上形成有凸起电极。
14.如权利要求1所述的层叠型半导体装置，其特征在于，上述柱电极的直径比上述贯通电极的直径大。
15.如权利要求1所述的层叠型半导体装置，其特征在于，上述电路元件是有源元件和无源元件。
16.如权利要求1所述的层叠型半导体装置，其特征在于，上述各半导体装置的上述半导体衬底为5～50μm左右的厚度，上述第1绝缘层的厚度为20～100μm左右的厚度。
17.一种半导体装置，其特征在于，具有：
半导体衬底；
在上述半导体衬底的第1主面一侧形成的多个电路元件和包含连接到上述电路元件上的布线的多层布线部；
第1绝缘层，覆盖上述多层布线部；
第2绝缘层，覆盖上述半导体衬底的第1主面的相反面即第2主面；
多个柱电极，在上述多层布线部的各个预定布线上形成并在上述第1绝缘层表面露出；以及
多个贯通电极，从上述多层布线部的预定深度贯通上述半导体衬底及上述第2绝缘层而设置，经由绝缘膜与上述半导体衬底接触并连接到上述多层布线部的各个预定的布线上。
18.如权利要求17所述的半导体装置，其特征在于，在预定的上述柱电极或上述贯通电极的露出端上形成有凸起电极。
19.如权利要求17所述的半导体装置，其特征在于，上述柱电极的直径比上述贯通电极的直径大。
20.如权利要求17所述的半导体装置，其特征在于，上述柱电极利用电镀膜、植球电极或CVD膜形成。
21.如权利要求17所述的半导体装置，其特征在于，上述贯通电极及上述柱电极由铜、钨、钛、镍、铝或它们的合金形成。
22.如权利要求17所述的半导体装置，其特征在于，上述电路元件是有源元件和无源元件。
23.如权利要求17所述的半导体装置，其特征在于，上述各半导体装置的上述半导体衬底为5～50μm左右的厚度，上述第1绝缘层的厚度为20～100μm左右的厚度。
24.一种层叠型半导体装置的制造方法，该层叠型半导体装置具有：第1半导体装置，在下表面具有外部电极端子；第2半导体装置，层叠固定到上述第1半导体装置上，上述两半导体装置被电连接起来，其特征在于，具有下述工序：
(a)在半导体衬底的第1主面上，整齐配置形成多个包含预定电路元件的产品形成部；
(b)在上述各产品形成部上按照预定图形依次层叠形成与上述电路元件电连接的布线和绝缘层以形成多层布线部；
(c)在形成上述多层布线部的阶段，形成多个从上述多层布线部的预定深度朝向上述半导体衬底的上述第1主面的相反面即第2主面并在表面具有绝缘膜的孔的同时，在这些孔中填充导体以形成与上述多层布线部的预定布线电连接起来的填充电极；
(d)在上述多层布线部的各个预定布线上形成柱电极；
(e)在上述半导体衬底的第1主面上形成覆盖上述柱电极的第1绝缘层；
(f)将上述第1绝缘层的表面去除预定厚度以露出上述柱电极；
(g)将上述半导体衬底的第2主面从其表面去除预定厚度以露出上述填充电极从而形成贯通电极；
(h)将上述半导体衬底的第2主面刻蚀去除预定厚度以使上述贯通电极突出预定长度；
(i)在使上述贯通电极的顶端露出的状态下，在上述半导体衬底的第2主面上形成具有预定厚度的第2绝缘层；
(j)将上述半导体衬底包含着上述第1及第2绝缘层沿纵横方向截断后分割出上述各产品形成部；以及
(k)在上述工序(i)之后或上述工序(j)之后，在上述贯通电极或上述柱电极之中预定的露出端形成凸起电极，
通过上述工序(a)至工序(k)形成上述第1半导体装置，
通过选择上述工序(a)至工序(k)中的工序，形成至少具有上述贯通电极或上述柱电极的上述第2半导体装置，
接着，使上述贯通电极或上述柱电极位于上述第1半导体装置的下表面并将其作为上述外部电极端子，然后，借助于上述凸起电极的暂时的熔融处理将上述第1半导体装置的上表面的上述贯通电极或上述柱电极与上述第2半导体装置的下表面的上述贯通电极或上述柱电极电连接起来，从而制造出层叠型半导体装置。
25.如权利要求24所述的层叠型半导体装置的制造方法，其特征在于，只具有上述贯通电极的上述第2半导体装置通过以下工序形成：
在上述半导体衬底的第1主面上，整齐配置形成多个包含预定电路元件的产品形成部；
在上述各产品形成部上按照预定图形依次层叠形成与上述电路元件电连接的布线和绝缘层以形成多层布线部；
在形成上述多层布线部的阶段，形成多个从上述多层布线部的预定深度朝向上述半导体衬底的上述第1主面的相反面即第2主面并在表面上具有绝缘膜的孔的同时，在这些孔中填充导体以形成与上述多层布线部的预定布线电连接起来的填充电极；
在上述半导体衬底的第1主面上形成第1绝缘层；
将上述半导体衬底的第2主面从其表面去除预定厚度以露出上述填充电极从而形成贯通电极；
将上述半导体衬底的第2主面刻蚀去除预定厚度以使上述贯通电极突出预定长度；
在使上述贯通电极的顶端露出的状态下，在上述半导体衬底的第2主面上形成具有预定厚度的第2绝缘层；
在上述贯通电极的露出部分形成凸起电极；以及
将上述半导体衬底包含着上述第1及第2绝缘层沿纵横方向截断后分割出上述各产品形成部。
26.如权利要求24所述的层叠型半导体装置的制造方法，其特征在于，只具有上述柱电极的上述第2半导体装置通过以下工序形成：
在半导体衬底的第1主面上，整齐配置形成多个包含预定电路元件的产品形成部；
在上述各产品形成部上按照预定图形依次层叠形成与上述电路元件电连接的布线和绝缘层以形成多层布线部；
在上述多层布线部的各个预定布线上形成柱电极；
在上述半导体衬底的第1主面上形成覆盖上述柱电极的第1绝缘层；
将上述第1绝缘层的表面去除预定厚度以露出上述柱电极；
将上述半导体衬底的第2主面从其表面去除预定厚度以使上述半导体衬底变薄；
在上述半导体衬底的第2主面上形成具有预定厚度的第2绝缘层；
在上述柱电极的露出部分形成凸起电极；以及
将上述半导体衬底包含着上述第1及第2绝缘层沿纵横方向截断后分割出上述各产品形成部。
27.如权利要求24所述的层叠型半导体装置的制造方法，其特征在于，具有对借助于上述工序(a)至工序(k)而层叠固定在上述第1半导体装置与上述第2半导体装置之间的1至多个第3半导体装置进行层叠固定的工序，
上述第3半导体装置的一个面上设置的填充电极与对面的半导体装置的填充电极或柱电极相对应地形成，
上述第3半导体装置的另一个面上设置的柱电极与对面的半导体装置的填充电极或柱电极相对应地形成。
28.如权利要求24所述的层叠型半导体装置的制造方法，其特征在于，在上述第1半导体装置上面并列配置固定了多个比上述第1半导体装置小的第2半导体装置。
29.如权利要求24所述的层叠型半导体装置的制造方法，其特征在于，上述第1半导体装置的上表面的各个填充电极或各个柱电极与上述第2半导体装置的下表面的各个填充电极或各个柱电极相对应地形成。
30.如权利要求24所述的层叠型半导体装置的制造方法，其特征在于，在上述工序(e)中，在形成上述第1绝缘层时，将树脂的固化处理作为不充分的第1次固化处理；
在上述工序(f)中，在使上述柱电极在上述第1绝缘层的表面露出后，进行伴随上述第1绝缘层的固化收缩的第2次固化处理，使上述柱电极的顶端在上述第1绝缘层的表面突出；
在将上述第2半导体装置层叠固定到上述第1半导体装置上时，对上述柱电极的突出部分施加超声波振动，使其通过金属接合与对面的上述填充电极或上述柱电极连接起来。
31.如权利要求24所述的层叠型半导体装置的制造方法，其特征在于，利用电镀膜、植球电极或CVD膜形成上述柱电极。
32.如权利要求24所述的层叠型半导体装置的制造方法，其特征在于，在上述第1半导体装置与上述第2半导体装置之间隔着具有绝缘穴的金属板，
在上述绝缘穴部分，借助于上述凸起电极的暂时的熔融处理将上述第2半导体装置的下表面的上述填充电极或上述柱电极在不接触上述金属板的状态下与上述第1半导体装置的上表面的上述填充电极或上述柱电极电连接起来，借助于上述凸起电极的暂时的熔融处理将与上述第1半导体装置及上述第2半导体装置的上述金属板相面对的上述贯通电极及上述柱电极电连接到上述金属板上。
33.如权利要求32所述的层叠型半导体装置的制造方法，其特征在于，将成为上述半导体装置的电源电位或地电位的上述填充电极或上述柱电极连接到上述金属板上。
34.如权利要求24所述的层叠型半导体装置的制造方法，其特征在于，在上述第1半导体装置与上述第2半导体装置之间的空隙中填充绝缘性树脂并使其固化。
35.如权利要求24所述的层叠型半导体装置的制造方法，其特征在于，上述第1及第2半导体装置之中，一个半导体装置使用硅衬底作为上述半导体衬底来形成上述电路元件，另一个半导体装置使用化合物半导体衬底作为上述半导体衬底来形成上述电路元件。
36.如权利要求24所述的层叠型半导体装置的制造方法，其特征在于，在上述第2半导体装置的制造中，形成与上述第1半导体装置同样地在上述第1绝缘层的表面露出的多个柱电极和在上述第2绝缘层表面露出的多个贯通电极，并在位于上方的上述柱电极或上述贯通电极的预定的露出端上设置凸起电极。
37.如权利要求24所述的层叠型半导体装置的制造方法，其特征在于，将上述柱电极形成为其直径比上述贯通电极的直径大。
38.如权利要求24所述的层叠型半导体装置的制造方法，其特征在于，形成有源元件及无源元件作为上述电路元件。
39.如权利要求24所述的层叠型半导体装置的制造方法，其特征在于，在上述工序(e)中，形成厚度为20～100μm左右的上述第1绝缘层，
在上述工序(c)中，形成深约5～50μm左右的上述孔，
在上述工序(f)中，形成厚度为20～100μm左右的上述柱电极，
在上述工序(g)中，形成厚度为5～50μm左右的贯通电极。
40.一种半导体装置的制造方法，其特征在于，具有下述工序：
(a)在半导体衬底的第1主面上整齐配置形成多个包含预定电路元件的产品形成部；
(b)在上述各产品形成部上按照预定图形依次层叠形成与上述电路元件电连接的布线和绝缘层以形成多层布线部；
(c)在形成上述多层布线部的阶段，形成多个从上述多层布线部的预定深度朝向上述半导体衬底的上述第1主面的相反面即第2主面并在表面具有绝缘膜的孔的同时，在这些孔中填充导体以形成与上述多层布线部的预定布线电连接起来的填充电极；
(d)在上述多层布线部的各个预定布线上形成柱电极；
(e)在上述半导体衬底的第1主面上形成覆盖上述柱电极的第1绝缘层；
(f)将上述第1绝缘层的表面去除预定厚度以露出上述柱电极；
(g)将上述半导体衬底的第2主面从其表面去除预定厚度以露出上述填充电极从而形成贯通电极；
(h)将上述半导体衬底的第2主面刻蚀去除预定厚度以使上述贯通电极突出预定长度；
(i)在上述半导体衬底的第2主面上形成具有预定厚度的第2绝缘层后使上述贯通电极的顶端露出；以及
(j)将上述半导体衬底包含着上述第1及第2绝缘层沿纵横方向截断后分割出上述各产品形成部。
41.如权利要求40所述的半导体装置的制造方法，其特征在于，在上述工序(e)中，在形成上述第1绝缘层时，将树脂的固化处理作为不充分的第1次固化处理；
在上述工序(f)中，在使上述柱电极在上述第1绝缘层的表面露出后，进行伴随上述第1绝缘层的固化收缩的第2次固化处理，使上述柱电极的顶端在上述第1绝缘层的表面突出。
42.如权利要求40所述的半导体装置的制造方法，其特征在于，在上述工序(i)之后或上述工序(j)之后在上述贯通电极及上述柱电极的预定的露出部分形成凸起电极。
43.如权利要求40所述的半导体装置的制造方法，其特征在于，将上述柱电极形成为其直径比上述贯通电极的直径大。
44.如权利要求40所述的半导体装置的制造方法，其特征在于，利用电镀膜、植球电极或CVD膜形成上述柱电极。
45.如权利要求40所述的半导体装置的制造方法，其特征在于，上述电路元件是有源元件和无源元件。
46.如权利要求40所述的半导体装置的制造方法，其特征在于，在上述工序(e)中，形成厚度为20～100μm左右的上述第1绝缘层，
在上述工序(c)中，形成深约5～50μm左右的上述孔，
在上述工序(f)中，形成厚度为20～100μm左右的上述柱电极，
在上述工序(g)中，形成厚度为5～50μm左右的贯通电极。
CN2004800324876A 2003-10-30 2004-08-10 半导体装置及其制造方法 Active CN1875481B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003370651A JP4340517B2 (ja) 2003-10-30 2003-10-30 半導体装置及びその製造方法
JP370651/2003 2003-10-30
PCT/JP2004/011454 WO2005043622A1 (ja) 2003-10-30 2004-08-10 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN1875481A true CN1875481A (zh) 2006-12-06
CN1875481B CN1875481B (zh) 2010-04-28

Family

ID=34543886

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2004800324876A Active CN1875481B (zh) 2003-10-30 2004-08-10 半导体装置及其制造方法

Country Status (7)

Country Link
US (8) US7944058B2 (zh)
EP (1) EP1686623B1 (zh)
JP (1) JP4340517B2 (zh)
KR (1) KR100814177B1 (zh)
CN (1) CN1875481B (zh)
TW (1) TWI408795B (zh)
WO (1) WO2005043622A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103748683A (zh) * 2011-08-24 2014-04-23 住友电木株式会社 半导体装置的制造方法、块状层叠体和依次层叠体
CN107799423A (zh) * 2016-08-29 2018-03-13 英飞凌科技股份有限公司 用于生产具有至少一个过孔的金属陶瓷衬底的方法
CN108243379A (zh) * 2016-12-26 2018-07-03 精工爱普生株式会社 超声波器件以及超声波装置

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7576413B2 (en) * 2004-11-30 2009-08-18 Kyushu Institute Of Technology Packaged stacked semiconductor device and method for manufacturing the same
KR100818088B1 (ko) 2006-06-29 2008-03-31 주식회사 하이닉스반도체 반도체 패키지 및 그 제조 방법
KR100761468B1 (ko) 2006-07-13 2007-09-27 삼성전자주식회사 반도체 장치 및 그 형성 방법
US7544605B2 (en) * 2006-11-21 2009-06-09 Freescale Semiconductor, Inc. Method of making a contact on a backside of a die
WO2008083284A2 (en) * 2006-12-29 2008-07-10 Cufer Asset Ltd. L.L.C. Front-end processed wafer having through-chip connections
JP5143451B2 (ja) * 2007-03-15 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US8367471B2 (en) * 2007-06-15 2013-02-05 Micron Technology, Inc. Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices
JP2009010178A (ja) 2007-06-28 2009-01-15 Disco Abrasive Syst Ltd ウェーハの加工方法
JP2009021462A (ja) 2007-07-13 2009-01-29 Disco Abrasive Syst Ltd ウェーハの加工方法
JP2009049051A (ja) 2007-08-14 2009-03-05 Elpida Memory Inc 半導体基板の接合方法及びそれにより製造された積層体
JP2009071095A (ja) 2007-09-14 2009-04-02 Spansion Llc 半導体装置の製造方法
JP5044353B2 (ja) * 2007-10-10 2012-10-10 株式会社テラミクロス 半導体装置の製造方法
JP2008113045A (ja) * 2008-02-04 2008-05-15 Texas Instr Japan Ltd 半導体装置の製造方法
EP2096115A1 (en) * 2008-02-26 2009-09-02 Nestec S.A. Oligosaccharide ingredient
US20090224410A1 (en) * 2008-03-07 2009-09-10 Advanced Inquiry Systems, Inc. Wafer translator having a silicon core fabricated with printed circuit board manufacturing techniques
US7791174B2 (en) * 2008-03-07 2010-09-07 Advanced Inquiry Systems, Inc. Wafer translator having a silicon core isolated from signal paths by a ground plane
JP5688289B2 (ja) 2008-05-09 2015-03-25 インヴェンサス・コーポレイション チップサイズ両面接続パッケージの製造方法
US8298914B2 (en) * 2008-08-19 2012-10-30 International Business Machines Corporation 3D integrated circuit device fabrication using interface wafer as permanent carrier
JP4766143B2 (ja) 2008-09-15 2011-09-07 株式会社デンソー 半導体装置およびその製造方法
JPWO2010035379A1 (ja) 2008-09-26 2012-02-16 パナソニック株式会社 半導体装置及びその製造方法
JP5331427B2 (ja) * 2008-09-29 2013-10-30 株式会社日立製作所 半導体装置
US7998860B2 (en) * 2009-03-12 2011-08-16 Micron Technology, Inc. Method for fabricating semiconductor components using maskless back side alignment to conductive vias
US8329578B2 (en) 2009-03-27 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure and via etching process of forming the same
US8456856B2 (en) * 2009-03-30 2013-06-04 Megica Corporation Integrated circuit chip using top post-passivation technology and bottom structure technology
IN2012DN00452A (zh) 2009-07-30 2015-05-15 Megica Corp
JP2011040511A (ja) * 2009-08-10 2011-02-24 Disco Abrasive Syst Ltd ウエーハの研削方法
JP2011043377A (ja) * 2009-08-20 2011-03-03 Tokyo Electron Ltd 検査用接触構造体
US8252665B2 (en) * 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
US8907457B2 (en) 2010-02-08 2014-12-09 Micron Technology, Inc. Microelectronic devices with through-substrate interconnects and associated methods of manufacturing
EP2539933B1 (de) * 2010-02-22 2016-02-17 Interposers GmbH Verfahren zum herstellen eines halbleitermoduls
JP5601079B2 (ja) 2010-08-09 2014-10-08 三菱電機株式会社 半導体装置、半導体回路基板および半導体回路基板の製造方法
JP2012064891A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置及びその製造方法
US8441112B2 (en) * 2010-10-01 2013-05-14 Headway Technologies, Inc. Method of manufacturing layered chip package
JP2012209497A (ja) 2011-03-30 2012-10-25 Elpida Memory Inc 半導体装置
KR101243304B1 (ko) * 2011-07-20 2013-03-13 전자부품연구원 인터포저 및 그의 제조 방법
JP5912616B2 (ja) * 2012-02-08 2016-04-27 株式会社ジェイデバイス 半導体装置及びその製造方法
JP2013183120A (ja) 2012-03-05 2013-09-12 Elpida Memory Inc 半導体装置
JP5874481B2 (ja) * 2012-03-22 2016-03-02 富士通株式会社 貫通電極の形成方法
JP2014022652A (ja) 2012-07-20 2014-02-03 Elpida Memory Inc 半導体装置及びそのテスト装置、並びに、半導体装置のテスト方法
USD759022S1 (en) * 2013-03-13 2016-06-14 Nagrastar Llc Smart card interface
USD758372S1 (en) * 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
JP5827277B2 (ja) * 2013-08-02 2015-12-02 株式会社岡本工作機械製作所 半導体装置の製造方法
US9443758B2 (en) 2013-12-11 2016-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Connecting techniques for stacked CMOS devices
WO2015198865A1 (ja) * 2014-06-23 2015-12-30 株式会社村田製作所 樹脂基板組合せ構造体
KR102298728B1 (ko) 2014-08-19 2021-09-08 삼성전자주식회사 반도체 패키지
KR102254104B1 (ko) * 2014-09-29 2021-05-20 삼성전자주식회사 반도체 패키지
US10199358B2 (en) 2015-01-13 2019-02-05 Dexerials Corporation Multilayer substrate
KR102094725B1 (ko) * 2015-01-13 2020-03-31 데쿠세리아루즈 가부시키가이샤 다층 기판
USD864968S1 (en) 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface
WO2017039275A1 (ko) * 2015-08-31 2017-03-09 한양대학교 산학협력단 반도체 패키지 구조체, 및 그 제조 방법
KR102497205B1 (ko) * 2016-03-03 2023-02-09 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
JP6707291B2 (ja) 2016-10-14 2020-06-10 株式会社ディスコ ウェーハの加工方法
CN108123142B (zh) 2016-11-28 2022-01-04 财团法人工业技术研究院 抗腐蚀结构及包含其抗腐蚀结构的燃料电池
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
US11101840B1 (en) * 2020-02-05 2021-08-24 Samsung Electro-Mechanics Co., Ltd. Chip radio frequency package and radio frequency module
US11183765B2 (en) 2020-02-05 2021-11-23 Samsung Electro-Mechanics Co., Ltd. Chip radio frequency package and radio frequency module
TWI733331B (zh) * 2020-02-11 2021-07-11 華邦電子股份有限公司 半導體元件及其製造方法
JP2021136514A (ja) * 2020-02-25 2021-09-13 株式会社村田製作所 高周波モジュール及び通信装置
JP7357288B2 (ja) 2020-03-06 2023-10-06 本田技研工業株式会社 半導体装置の製造方法
US11309267B2 (en) 2020-07-15 2022-04-19 Winbond Electronics Corp. Semiconductor device including uneven contact in passivation layer and method of manufacturing the same

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3746934A (en) * 1971-05-06 1973-07-17 Siemens Ag Stack arrangement of semiconductor chips
US4661202A (en) * 1984-02-14 1987-04-28 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US5382827A (en) * 1992-08-07 1995-01-17 Fujitsu Limited Functional substrates for packaging semiconductor chips
DE4314907C1 (de) * 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
US5627106A (en) * 1994-05-06 1997-05-06 United Microelectronics Corporation Trench method for three dimensional chip connecting during IC fabrication
US5783870A (en) * 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
JPH1027824A (ja) * 1996-02-23 1998-01-27 Matsushita Electric Ind Co Ltd 突起電極を有する半導体装置及びその製造方法
EP0791960A3 (en) * 1996-02-23 1998-02-18 Matsushita Electric Industrial Co., Ltd. Semiconductor devices having protruding contacts and method for making the same
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JP4011695B2 (ja) * 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
JPH11307689A (ja) * 1998-02-17 1999-11-05 Seiko Epson Corp 半導体装置、半導体装置用基板及びこれらの製造方法並びに電子機器
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
DE19853703A1 (de) * 1998-11-20 2000-05-25 Giesecke & Devrient Gmbh Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises
EP1041624A1 (en) * 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultra-thin substrates and application of the method to the manufacture of a multilayer thin film device
JP2001102523A (ja) 1999-09-28 2001-04-13 Sony Corp 薄膜デバイスおよびその製造方法
JP2001127243A (ja) * 1999-10-26 2001-05-11 Sharp Corp 積層半導体装置
JP2001177051A (ja) * 1999-12-20 2001-06-29 Toshiba Corp 半導体装置及びシステム装置
JP2001250913A (ja) 1999-12-28 2001-09-14 Mitsumasa Koyanagi ３次元半導体集積回路装置及びその製造方法
JP3548082B2 (ja) * 2000-03-30 2004-07-28 三洋電機株式会社 半導体装置及びその製造方法
JP3736789B2 (ja) * 2000-04-10 2006-01-18 Ｎｅｃトーキン栃木株式会社 密閉型電池
KR100364635B1 (ko) * 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
JP2002305282A (ja) * 2001-04-06 2002-10-18 Shinko Electric Ind Co Ltd 半導体素子とその接続構造及び半導体素子を積層した半導体装置
JP2003004657A (ja) 2001-06-25 2003-01-08 Hitachi Ltd 観察作業支援システム
WO2003004210A1 (en) * 2001-07-02 2003-01-16 Virtek Laser Systems, Inc. Method of ablating an opening in a hard, non-metallic substrate
JP3725453B2 (ja) 2001-07-27 2005-12-14 株式会社東芝 半導体装置
JP4917225B2 (ja) * 2001-09-28 2012-04-18 ローム株式会社 半導体装置
JP3655242B2 (ja) * 2002-01-04 2005-06-02 株式会社東芝 半導体パッケージ及び半導体実装装置
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
JP4005813B2 (ja) * 2002-01-28 2007-11-14 株式会社東芝 半導体装置
US20030183943A1 (en) * 2002-03-28 2003-10-02 Swan Johanna M. Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
JP2003297956A (ja) * 2002-04-04 2003-10-17 Toshiba Corp 半導体記憶装置及びその製造方法
JP4212293B2 (ja) * 2002-04-15 2009-01-21 三洋電機株式会社 半導体装置の製造方法
JP2003318178A (ja) * 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP3908147B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置及びその製造方法
JP4035034B2 (ja) * 2002-11-29 2008-01-16 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP4181893B2 (ja) 2003-02-24 2008-11-19 株式会社神戸製鋼所 溶銑の精錬方法
JP4248928B2 (ja) * 2003-05-13 2009-04-02 ローム株式会社 半導体チップの製造方法、半導体装置の製造方法、半導体チップ、および半導体装置
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
JP4120562B2 (ja) * 2003-10-31 2008-07-16 沖電気工業株式会社 受動素子チップ、高集積モジュール、受動素子チップの製造方法、及び高集積モジュールの製造方法。
KR100621992B1 (ko) * 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
JP3990347B2 (ja) * 2003-12-04 2007-10-10 ローム株式会社 半導体チップおよびその製造方法、ならびに半導体装置
JP4074862B2 (ja) * 2004-03-24 2008-04-16 ローム株式会社 半導体装置の製造方法、半導体装置、および半導体チップ
JP4441328B2 (ja) * 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US7825026B2 (en) * 2004-06-07 2010-11-02 Kyushu Institute Of Technology Method for processing copper surface, method for forming copper pattern wiring and semiconductor device manufactured using such method
JP4365750B2 (ja) * 2004-08-20 2009-11-18 ローム株式会社 半導体チップの製造方法、および半導体装置の製造方法
JP4813035B2 (ja) * 2004-10-01 2011-11-09 新光電気工業株式会社 貫通電極付基板の製造方法
JPWO2006043388A1 (ja) * 2004-10-21 2008-05-22 松下電器産業株式会社 半導体内蔵モジュール及びその製造方法
US7576413B2 (en) * 2004-11-30 2009-08-18 Kyushu Institute Of Technology Packaged stacked semiconductor device and method for manufacturing the same
JP4504798B2 (ja) * 2004-12-16 2010-07-14 パナソニック株式会社 多段構成半導体モジュール
JP4507101B2 (ja) * 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
JP4553813B2 (ja) * 2005-08-29 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
KR100621438B1 (ko) * 2005-08-31 2006-09-08 삼성전자주식회사 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
US20070126085A1 (en) * 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
JP2007234881A (ja) * 2006-03-01 2007-09-13 Oki Electric Ind Co Ltd 半導体チップを積層した半導体装置及びその製造方法
KR100753415B1 (ko) * 2006-03-17 2007-08-30 주식회사 하이닉스반도체 스택 패키지
US8124429B2 (en) * 2006-12-15 2012-02-28 Richard Norman Reprogrammable circuit board with alignment-insensitive support for multiple component contact types
JP5143451B2 (ja) * 2007-03-15 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
KR100874926B1 (ko) * 2007-06-07 2008-12-19 삼성전자주식회사 스택 모듈, 이를 포함하는 카드 및 이를 포함하는 시스템
TWI422009B (zh) * 2010-07-08 2014-01-01 Nat Univ Tsing Hua 多晶片堆疊結構

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103748683A (zh) * 2011-08-24 2014-04-23 住友电木株式会社 半导体装置的制造方法、块状层叠体和依次层叠体
CN107799423A (zh) * 2016-08-29 2018-03-13 英飞凌科技股份有限公司 用于生产具有至少一个过孔的金属陶瓷衬底的方法
US10796929B2 (en) 2016-08-29 2020-10-06 Infineon Technologies Ag Method for producing a metal-ceramic substrate with at least one via
US11557490B2 (en) 2016-08-29 2023-01-17 Infineon Technologies Ag Method for producing a metal-ceramic substrate with at least one via
US11804383B2 (en) 2016-08-29 2023-10-31 Infineon Technologies Ag Method for producing a metal-ceramic substrate with electrically conductive vias
CN108243379A (zh) * 2016-12-26 2018-07-03 精工爱普生株式会社 超声波器件以及超声波装置

Also Published As

Publication number Publication date
EP1686623A4 (en) 2007-07-11
US20140131891A1 (en) 2014-05-15
US20150287663A1 (en) 2015-10-08
JP2005136187A (ja) 2005-05-26
US11127657B2 (en) 2021-09-21
US20080265430A1 (en) 2008-10-30
KR100814177B1 (ko) 2008-03-14
JP4340517B2 (ja) 2009-10-07
US8664666B2 (en) 2014-03-04
TWI408795B (zh) 2013-09-11
US7944058B2 (en) 2011-05-17
KR20060069525A (ko) 2006-06-21
US20200161223A1 (en) 2020-05-21
WO2005043622A1 (ja) 2005-05-12
CN1875481B (zh) 2010-04-28
US10559521B2 (en) 2020-02-11
EP1686623A1 (en) 2006-08-02
TW200515586A (en) 2005-05-01
US9887147B2 (en) 2018-02-06
US20190122961A1 (en) 2019-04-25
US20170103938A1 (en) 2017-04-13
EP1686623B1 (en) 2020-02-19
US10199310B2 (en) 2019-02-05
US20110201178A1 (en) 2011-08-18
US20180122722A1 (en) 2018-05-03
US9559041B2 (en) 2017-01-31
US9093431B2 (en) 2015-07-28

Similar Documents

Publication Publication Date Title
CN1875481A (zh) 半导体装置及其制造方法
CN1264207C (zh) 半导体器件及其制造方法
CN1210792C (zh) 半导体器件及其制造方法
CN1275312C (zh) 半导体器件及其制造方法、层叠型半导体器件和电路基板
CN1216419C (zh) 布线基板、具有布线基板的半导体装置及其制造和安装方法
CN1551312A (zh) 半导体芯片的制造方法、半导体装置的制造方法、半导体芯片及半导体装置
CN1244139C (zh) 半导体器件和半导体组件
CN1185702C (zh) 半导体封装的制造方法和集合电路基板
CN1495893A (zh) 半导体器件及其制造方法
CN1601727A (zh) 中间芯片模块、半导体器件、电路基板、电子设备
CN101055857A (zh) 半导体器件及其制造方法
CN1638076A (zh) 半导体芯片及其制造方法、和半导体装置
CN1697148A (zh) 半导体器件及制造该半导体器件的方法
CN1893051A (zh) 半导体器件
CN101048868A (zh) 具有三维层叠结构的半导体器件的制造方法
CN1728379A (zh) 半导体器件及其制造方法
CN1649145A (zh) 部件内置模块和配备部件内置模块的电子设备
CN1320964A (zh) 半导体器件及其制造方法
CN101079410A (zh) 半导体器件及其制造方法
CN1441489A (zh) 半导体装置及其制造方法、电路板和电子仪器
CN1773698A (zh) 芯片向下的球栅阵列封装及其制造方法
CN1977384A (zh) 用于封装集成电路器件的方法和设备
CN1993001A (zh) 半导体器件
CN1822364A (zh) 半导体器件
CN1527370A (zh) 半导体器件的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: ISHIHARA MATSURIGOTO MICHI

Free format text: FORMER OWNER: INDEPENDENT ADMINISTRATIVE LEGAL PERSON'S SCIENCE AND TECHNOLOGY DEVELOPMENT ORGANIZATION

Effective date: 20071214

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20071214

Address after: Fukuoka Prefecture

Applicant after: Ishihara Masamichi

Address before: Saitama Prefecture, Japan

Applicant before: JAPAN SCIENCE AND TECHNOLOGY AGENCY

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20081212

Address after: Tokyo, Japan

Applicant after: Oki Semiconductor Co.,Ltd.

Address before: Fukuoka Prefecture

Applicant before: Ishihara Masamichi

ASS Succession or assignment of patent right

Owner name: OKI SEMICONDUCTOR CO., LTD.

Free format text: FORMER OWNER: SHIYUAN ZHENGDAO

Effective date: 20081212

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP03 Change of name, title or address

Address after: Kanagawa

Patentee after: LAPIS SEMICONDUCTOR Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Oki Semiconductor Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220705

Address after: Ontario

Patentee after: Achilles technologies

Address before: Kanagawa

Patentee before: LAPIS SEMICONDUCTOR Co.,Ltd.

TR01 Transfer of patent right

Effective date of registration: 20230901

Address after: Taiwan, Hsinchu, China Science Industry Park, Hsinchu Road, force six, No. eight

Patentee after: Taiwan Semiconductor Manufacturing Co.,Ltd.

Address before: Ontario

Patentee before: Achilles technologies

TR01 Transfer of patent right