KR100814177B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

박형이면서 또한 고속동작에 적합한 적층형 반도체 장치이다. 반도체 기판의 일면에 소정 회로를 복수 정렬배치 형성하고, 회로에 전기적으로 연결되는 배선 및 절연층을 순차 소정 패턴으로 적층 형성해 다층배선부를 형성하고, 다층배선부를 형성하는 단계에서 반도체 기판에 표면이 절연막으로 피복되는 충전전극을 형성하고,
다층배선부의 소정의 배선상에 포스트전극을 형성하고, 반도체 기판의 일면에 제1의 절연층을 형성하고, 제1의 절연층의 표면을 소정 두께 제거해 포스트전극을 노출시키고, 반도체 기판의 다른 일면을 연삭해 충전전극을 노출시켜서 관통전극을 형성하고, 반도체 기판의 일면을 에칭해 관통전극의 선단을 돌출시키고, 관통전극의 선단을 노출시키는 상태에서 반도체 기판의 일면에 제2의 절연층을 형성하고, 양전극에 돌기전극을 형성하고, 반도체 기판을 분할해서 반도체 장치를 형성한다. 이 방법에서 얻은 복수의 반도체 장치를 돌기전극으로 적층 고정해 적층형 반도체 장치를 제조한다.
Figure R1020067008477
적층형 반도체 장치, 박형화, 고속동작, 3차원 적층형, 고집적화

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND PROCESS FOR FABRICATING THE SAME}
본 발명은 박형화 및 고속동작화가 꾀해지는 반도체 장치 및 그 제조방법에 관하며, 특히 복수의 반도체 장치를 순차 적층하는 적층형 반도체 장치의 제조기술에 적용해 유효한 기술에 관한다.
각종 전자장치의 다기능·소형화에 수반해, 전자장치에 끼워지는 반도체 장치도 소형 중에도 많은 회로소자를 내장하는 구조로 되고 있다. 반도체 장치(집적회로장치)의 집적밀도를 향상시키는 방법으로서 3차원 적층형 반도체 장치가 알려지고 있다.
예를 들면, 인터포저(interposer)상에 복수단(複數段)에 걸쳐서 관통전극을 가지는 LSI칩을 적층 고정해서 고집적화를 꾀하는 구조가 제안되고 있다(예를 들면, 특허문헌 1, 비특허문헌 1).
또한 집적회로를 형성한 제1 내지 제3의 반도체 기판을 적층한 3차원 반도체 장치가 알려지고 있다. 이 3차원 반도체 장치에 있어서는 제3의 반도체 장치는 SOI 기판을 사용하고 있다(예를 들면, 특허문헌 2).
또한 3차원 적층 LSI의 제조에 필수의 기술로서, 반도체 기판에 관통전극을 형성하는 기술이 있다. 실리콘(Si) 웨이퍼에 관통전극을 형성하는 현재의 프로세스는 아직 공정수가 많다(예를 들면 특허문헌 2).
특허문헌 1: 일본국 특허공개 2003-46057호 공보
특허문헌 2: 일본국 특허공개 2001-250913호 공보
비특허문헌 1: 전기학회 전자재료 연구회 자료, VOL, EFM-02-6, No. 1-8, P31-35
비특허문헌 2: 표면기술, VOL. 52, No. 7, 2001, P479-483
종래의 3차원 적층형 반도체 장치에서는 이하와 같은 문제가 있다.
(1)LSI칩을 다층으로 적층(예를 들면, 3칩 이상)하는 구조에서는 주로 개별적으로 인터포저를 설치해, 그 인터포저를 개재해서 적층하는 일이 많다. 이 경우, 특성면에서 개별 플립칩 공법이 채용되는 일이 많다. 플리칩 실장은 비용이 높아진다. 또한 개별적으로 인터포저를 개재하기 때문에 칩 사이의 접속경로가 길어지며 특성면에서도 열화한다.
(2)플립칩을 대신하는 본딩와이어에 의한 접속은 3층 혹은 4층 정도까지 가능하다. 그러나 와이어 개수의 증가와 함께 공정수가 많아진다. 또한 와이어 때문에 접속경로가 길어지며, 임피던스의 증가에 의해서 특성 열화(고속동작화)로 이어진다. 나아가 박형 베어칩의 핸드링에 문제가 있고, 전체의 박형화에는 한계가 있다.
(3)완성품의 비율을 높이기 위해서는 실장(적층) 전에 베어칩에서 최종 테스트를 실시해 두지 않으면 안 되지만, 베어칩에서의 최종 테스트, 소위 KGD(Known Good Die)에서의 최종 테스트의 비용은 현재로서는 핸드링의 어려움이 매우 높다.
(4)1칩상에 복수 개소에서 적층할 경우는 기껏해야 2단까지가 한계이며, 또한 이 경우에도 접속경로가 길이지며 특성에 영향을 주기 쉽다.
시스템·인·패키지(SiP)는 시스템·온·칩(SoC)에 비해서 개발비용, 개발기간이 압도적으로 작고, 지금부터 고성능 반도체의 일각을 담당하는 기술이다. SiP는 이미 휴대전화나 디지털카메라 등으로 사용되고 있지만, 나아가 고집적화의 요구가 높아지고 있다. 이 때문에 가까운 장래는 4층, 5층의 적층의 요구도 나올 것으로 예상되며, 나아가 그 조합은 융통성이 요구되는 것으로 상정된다.
본 발명의 하나의 목적은 반도체 장치 사이의 접속경로을 짧게 할 수 있는 특성이 뛰어난 적층형 반도체 장치를 제공하는 것에 있다.
본 발명의 하나의 목적을 구성이 다른 다종의 반도체 장치를 복수단에 걸쳐서 적층 가능한 박형의 적층형 반도체 장치를 제공하는 것에 있다.
본 발명의 하나의 목적은 생산성이 양호하면서 신뢰성이 높은 박형의 적층형 반도체 장치를 저가로 제조할 수 있는 반도체 장치의 제조방법을 제공하는 것에 있다.
본 발명의 하나의 목적은 구성이 다른 다종의 반도체 장치를 포함하는 전자부품을 복수단에 걸쳐서 용이하게 적층할 수 있는 적층형 반도체 장치의 제조방법을 제공하는 것에 있다.
본 발명의 하나의 목적은 외부와의 접속경로를 짧게 할 수 있고, 박형이면서 또한 제조비용이 저가인 반도체 장치를 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규의 특징은 본 명세서의 기술 및 첨부도면으로부터 명백하게 될 것이다.
본 발명에 있어서, 개시되는 발명 중 대표적인 것으로 개요를 간단하게 설명하면 하기와 같다.
(1)본 발명의 적층형 반도체 장치는, 하면에 외부전극단자를 가지는 제1의 반도체 장치와, 상기 제1의 반도체 장치와 접합체를 통해서 전기적으로 접속되어 상기 제1의 반도체 장치상에 고정되는 제2의 반도체 장치와, 상기 제1의 반도체 장치와 제2의 반도체 장치의 사이에 접합체를 개재해서 순자 적층 고정되는 제3의 반도체 장치를 가지는 적층형 반도체 장치이며,
상기 제1의 반도체 장치는
반도체 기판과,
상기 반도체 기판의 제1의 주면측에 형성된 복수의 회로소자 및 상기 회로소자에 접속하는 배선을 포함하는 다층배선부와,
상기 다층배선부를 피복하는 제1의 절연층과,
상기 반도체 기판의 제1의 주면의 반대면이 되는 제2의 주면을 피복하는 제2의 절연층과,
상기 다층배선부의 각각 소정의 배선상에 형성되어 상기 제1의 절연층의 표면에 노출하는 복수의 포스트전극과,
상기 다층배선부의 소정 깊이에서 상기 반도체 기판 및 상기 제2의 절연층을 관통해 설치되며, 상기 반도체 기판에 절연막을 개재해서 접촉하고, 또한 다층배선부의 각각 소정의 배선에 접속되는 복수의 관통전극을 가지고,
상기 제2의 반도체 장치는
반도체 기판과,
상기 반도체 기판의 제1의 주면측에 형성된 복수의 회로소자 및 상기 회로소자에 접속하는 배선을 포함하는 다층배선부와,
상기 다층배선부를 피복하는 제1의 절연층과,
상기 반도체 기판의 제1의 주면의 반대면이 되는 제2의 주면을 피복하는 제2의 절연층과,
상기 다층배선부의 각각 소정의 배선상에 형성되어 상기 제1의 절연층의 표면에 노출하는 포스트전극, 또는 상기 다층배선부의 소정 깊이에서 상기 반도체 기판 및 상기 제2의 절연층을 관통해 설치되며, 상기 반도체 기판에 절연막을 개재해서 접촉하고, 또한 상기 다층배선부의 각각 소정의 배선에 접속되는 복수의 관통전극을 적어도 가지고,
상기 제3의 반도체 장치는
반도체 기판과,
상기 반도체 기판의 제1의 주면측에 형성된 복수의 회로소자 및 상기 회로소자에 접속하는 배선을 포함하는 다층배선부와,
상기 다층배선부를 피복하는 제1의 절연층과,
상기 반도체 기판의 제1의 주면의 반대면이 되는 제2의 주면을 피복하는 제2의 절연층과,
상기 다층배선부의 각각 소정의 배선상에 형성되어 상기 제1의 절연층의 표면에 노출하는 복수의 포스트전극과,
상기 다층배선부의 소정 깊이에서 상기 반도체 기판 및 상기 제2의 절연층을 관통해 설치되며, 상기 반도체 기판에 절연막을 개재해서 접촉하고, 또한 상기 다층배선부의 각각 소정의 배선에 접속되는 복수의 관통전극을 가지고,
상기 제1의 반도체 장치는 상기 포스트전극 또는 상기 관통전극이 하면이 되며, 상기 하면의 포스트전극 또는 관통전극에는 상기 외부전극단자가 설치되며,
상기 제1의 반도체 장치의 상면의 상기 포스트전극 또는 상기 관통전극에, 상기 제3의 반도체 장치의 하면의 상기 관통전극 또는 상기 포스트전극이 상기 접합체를 통해서 전기적으로 접속되며,
상기 제3의 반도체 장치의 상면의 상기 포스트전극 또는 상기 관통전극상에, 상기 제2의 반도체 장치의 하면의 상기 포스트전극 또는 상기 관통전극이 상기 관통전극을 통해서 전기적으로 접속되어 있다.
이와 같은 적층형 반도체 장치는
(a)반도체 기판의 제1의 주면에 소정 회로소자를 포함하는 제품형성부를 복수 정렬배치 형성하는 공정과,
(b)상기 각 제품형성부에 상기 회로소자에 전기적으로 연결되는 배선 및 절연층을 순차 소정 패턴으로 적층 형성해 다층배선부를 형성하는 공정과,
(c)상기 다층배선부를 형성하는 단계에 있어서, 상기 다층배선부의 소정 깊이에서 상기 반도체 기판의 상기 제1의 주면의 반대면이 되는 제2의 주면을 향해, 또한 표면에 절연막을 가지는 구멍을 형성하는 동시에, 이 구멍에 도체를 충전해 상기 다층배선부의 소정의 배선에 전기적으로 접속되는 충전전극을 형성하는 공정과,
(d)상기 다층배선부의 각각 소정의 배선상에 포스트전극을 형성하는 공정과,
(e)상기 반도체 기판의 제1의 주면에 상기 포스트전극을 피복하는 제1의 절연층을 형성하는 공정과,
(f)상기 제1의 절연층의 표면을 소정 두께 제거해 상기 포스트전극을 노출시키는 공정과,
(g)상기 반도체 기판의 제2의 주면을 그 표면에서 소정 두께 제거해 상기 충전전극을 노출시켜서 관통전극을 형성하는 공정과,
(h)상기 반도체 기판의 제2의 주면을 소정 두께 에칭 제거해 상기 관통전극을 소정의 깊이 돌출시키는 공정과,
(i)상기 관통전극의 선단을 노출시킨 상태에서 상기 반도체 기판의 제2의 주면에 소정의 두께의 제2의 절연층을 형성하는 공정과,
(j)상기 반도체 기판을 상기 제1 및 제2의 절연층을 포함시켜 종횡(縱橫)으로 절단해 상기 각 제품형성부를 분할하는 공정을 가지고,
(k)상기 공정(i) 후, 또한 상기 공정(j) 후에, 상기 관통전극 및 상기 포스트전극 중의 소정의 노출단에 돌기전극을 형성하는 공정을 가지고,
상기 공정(a) 내지 공정(k)에 의해서 상기 제1의 반도체 장치 및 제3의 반도체 장치를 형성하고,
상기 공정(a) 내지 공정(k)에 있어서의 공정의 선택에 의해서 상기 관통전극만 또는 상기 포스트전극만을 하면에 가지는 제2의 반도체 장치를 형성하고,
다음으로, 상기 제1의 반도체 장치를 상기 관통전극 또는 상기 포스트전극이 하면이 되게끔 해서 하면의 상기 전극을 상기 외부전극단자로 하고, 그 후, 상기 제3의 반도체 장치의 하면의 상기 관통전극 또는 상기 포스트전극을 상기 제1의 반도체 장치의 상면의 상기 관통전극 또는 상기 포스트전극에 겹쳐서 상기 돌기전극의 일시적 가열처리에 의해서 접속하고,
다음으로, 상기 제2의 반도체 장치의 하면의 상기 관통전극 또는 상기 포스트전극을 상기 제3의 반도체 장치의 상면의 상기 관통전극 또는 상기 포스트전극에 겹쳐서 상기 돌기전극의 일시적 가열처리에 의해서 접속해 적층형 반도체 장치를 제조한다.
상기 관통전극만을 가지는 상기 제2의 반도체 장치는
상기 반도체 기판의 제1의 주면에 소정 회로소자를 포함하는 제품형성부를 복수 정렬배치 형성하는 공정과,
상기 각 제품형성부에 상기 회로소자에 전기적으로 연결되는 배선 및 절연층을 순차 소정 패턴으로 적층 형성해 다층배선부를 형성하는 공정과,
상기 다층배선부를 형성하는 단계에 있어서, 상기 다층배선부의 소정 깊이에서 상기 반도체 기판의 상기 제1의 주면의 반대면이 되는 제2의 주면을 향해, 또한 표면에 절연막을 가지는 구멍을 복수 형성하는 동시에, 이 구멍은 도체를 충전해 상기 다층배선부의 소정의 배선에 전기적으로 접속되는 충전전극을 형성하는 공정과,
상기 반도체 기판의 제1의 절연층을 형성하는 공정과,
상기 반도체 기판의 제2의 주면을 그 표면에서 소정 두께 제거해 상기 충전전극을 노출시켜서 관통전극을 형성하는 공정과,
상기 반도체 기판의 제2의 주면을 소정 두께 에칭 제거해 상기 관통전극을 소정의 길이 돌출시키는 공정과,
상기 반도체 기판의 제2의 주면에 소정의 두께의 제2의 절연층을 형성해 상기 관통전극의 선단을 노출시키는 공정과,
상기 반도체 기판을 상기 제1 및 제2의 절연층을 포함시켜 종횡으로 절단해 상기 각 제품형성부를 분할하는 공정과,
상기 분할하는 공정의 전후에 상기 관통전극의 노출부분에 돌기전극을 형성하는 공정에 의해서 형성한다.
상기 포스트전극만을 가지는 상기 제2의 반도체 장치는
반도체 기판의 제1의 주면에 소정 회로소자를 포함하는 제품형성부를 복수 정렬배치 형성하는 공정과,
상기 각 제품형성부에 상기 회로소자에 전기적으로 연결되는 배선 및 절연층을 순차 소정 패턴으로 적층 형성해 다층배선부를 형성하는 공정과,
상기 다층배선부의 각각 소정의 배선상에 포스트전극을 형성하는 공정과,
상기 반도체 기판의 제1의 주면에 상기 포스트전극을 피복하는 제1의 절연층을 형성하는 공정과,
상기 제1의 절연층의 표면을 소정 두께 제거해 상기 포스트전극을 노출시키는 공정과,
상기 반도체 기판의 제2의 주면을 그 표면에서 소정 두께 제거해 상기 반도체 기판을 얇게 하는 공정과,
상기 반도체 기판의 제2의 주면에 소정의 두께의 제2의 절연층을 형성하는 공정과,
상기 반도체 기판을 상기 제1 및 제2의 절연층을 포함시켜 종횡으로 절단해 상기 각 제품형성부를 분할하는 공정과,
상기 분할하는 공정의 전후에 상기 포스트전극의 노출부분에 돌기전극을 형성하는 공정에 의해서 형성한다.
(2)상기 (1)의 구성에 의해서 상기 제1의 반도체 장치상에 상기 제1의 반도체 장치보다도 작은 제2의 반도체 장치가 복수개 병렬배치 고정되어 있는 것을 특징으로 한다.
<발명의 효과>
본원에 있어서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단하게 설명하면, 다음과 같다.
상기 (1)의 수단에 따르면, (a)제1 및 제3 및 제2의 반도체 장치는 그 제조에 있어서, 반도체 기판의 제1의 주면측에 제1의 절연층을 형성한 후, 반도체 기판의 제2의 주면을 소정 두께 제거하는데, 상기 제1의 절연층이 강도부재로서 작용하는 점에서, 반도체 기판을 5~50㎛정도로 얇게 할 수가 있다. 또한 절연층의 두께도 20~100㎛정도로 얇게 할 수 있는 점에서 돌기전극의 두께를 고려하지 않는 상태에서는 각 반도체 장치는 예를 들면 40~100㎛정도의 두께로 할 수가 있고, 적층형 반도체 장치의 박형화를 달성할 수 있다. 반도체 기판 및 절연층의 두께를 하한의 수치로 하면 더욱 박형화를 꾀할 수 있다.
(b)제1 및 제3 및 제2의 반도체 장치에 있어서, 하단측의 반도체 장치와 상단측의 반도체 장치의 접속은 제1의 절연층에 관통해 설치되는 주형상(柱狀)이 되는 포스트전극이나 반도체 기판에 관통해 설치되는 주형상이 되는 관통전극을 이용해서 접속되기 때문에 전극경로가 짧아지며, 인덕턴스의 저감이 달성되며, 적층형 반도체 장치의 전기특성이 양호하게 된다. 제1의 절연층이나 반도체 기판에 설치되는 포스트전극이나 관통전극은 그 길이가 5~50㎛정도로 짧고, 와이어 접속에 의한 본딩와이어의 수백㎛이상의 길이에 비교해서 충분히 짧아진다. 이것에 의해 적층형 반도체 장치의 고속동작이 가능하게 된다.
(c)반도체 기판에 설치하는 관통전극은 회로소자를 형성하는 영역에서 벗어난 영역에 형성하는 제약은 있지만 배선영역 등 비교적 자유로이 배치위치를 선택할 수 있다. 또한 다층배선부의 소정의 배선에 접속하는 포스트전극은 배선의 리딩(leading)에 의해서 비교적 자유롭게 배치위치를 결정할 수 있다. 따라서 관통전극 및 포스트전극을 설치하는 위치를 선택함으로써 2차원 방향의 집적밀도 향상을 꾀할 수 있다.
(d)본 발명의 적층형 반도체 장치는 인터포저를 사용하지 않고 하단측의 반도체 장치와 상단측의 반도체 장치의 전기적 접속이 가능하게 된다. 이 결과, 조립부품 점수의 저감을 꾀할 수 있는 동시에, 적층형 반도체 장치의 박형화가 꾀해진다. 인터포저의 사용은 반도체 칩 사이 또는 반도체 장치 사이의 접속경로(전류경로)를 길어지게 하지만, 인터포저를 사용하지 않음으로써 전류경로의 단축이 가능해지며, 전기특성의 향상이 꾀해지게 된다.
(e)본 발명의 적층형 반도체 장치의 제조에 있어서, 제1 및 제3 및 제2의 반도체 장치는 그 제조에 있어서, 반도체 웨이퍼를 사용해서 제조하고, 최종단계에서 절연층과 함께 절단해 제1 및 제 3 및 제2의 반도체 장치를 제조한다. 따라서 제1 및 제3 및 제2의 반도체 장치의 적층 고정 이외의 필요한 프로세스는 웨이퍼 레벨에서 실시되기 때문에, 공정을 통해서 핸드링성이 좋고 쓸데없는 작업이 적어지게 된다. 이 결과, 생산비용의 저감을 꾀힐 수 있다.
(2)상기 구성(1)에 의해서 상기 제1의 반도체 장치상에 상기 제1의 반도체 장치보다도 작은 제2의 반도체 장치의 복수개 병렬배치 고정하는 점에서 더 나은 집적도 향상을 꾀할 수 있다.
도 1은 본 발명의 실시예 1인 적층형 반도체 장치를 모식적 단면도이다.
도 2는 상기 적층형 반도체 장치의 외관을 나타내는 모식적 사시도이다.
도 3은 상기 적층형 반도체 장치의 모식적 저면도이다.
도 4는 실시예 1의 적층형 반도체 장치의 제조방법을 나타내는 플로우차트이다.
도 5는 상기 제조방법에 있어서, IC 등을 형성한 반도체 기판에 충전전극을 형성한 모식적 단면도이다.
도 6은 상기 충전전극 및 다층배선부이 하층부분을 반도체 기판의 일부의 모식적 확대 단면도이다.
도 7은 상기 충전전극 및 다층배선부 등을 나타내는 일부의 모식적 확대 단면도이다.
도 8은 상기 반도체 기판의 제1의 주면에 포스트전극 및 제1의 절연층을 형성한 상태를 나타내는 단면도이다.
도 9는 상기 포스트전극 및 제1의 절연층을 형성한 반도체 기판의 일부의 모식적 확대 단면도이다.
도 10은 실시예 1의 변형예인 충전전극 구조를 나타내는 일부의 모식적 확대단면도이다.
도 11은 실시예 1의 다른 변형예인 충전전극 구조를 나타내는 일부의 모식적 확대 단면도이다.
도 12는 상기 제1의 절연층의 표면을 소정 두께 제거해 포스트전극을 노출시킨 상태를 나타내는 모식적 단면도이다.
도 13은 상기 반도체 기판의 제2의 주면을 소정 두께로 제거해 충전전극을 노출시켜서 관통전극으로 한 상태를 나타내는 모식적 단면도이다.
도 14는 상기 반도체 기판의 제2의 주면을 소정 두께 에칭해 관통전극의 선단을 돌출시킨 상태를 나타내는 모식적 단면도이다.
도 15는 상기 반도체 기판의 제2의 주면에 관통전극의 선단을 노출시키게끔 제2의 절연층을 형성한 상태를 나타내는 모식적 단면도이다.
도 16은 상기 관통전극 및 포스트전극의 선단에 돌기전극을 형성한 상태를 나타내는 모식적 단면도이다.
도 17은 상기 반도체 기판을 하면측으로 하고, 제1의 절연층이 상면측이 되게끔 한 반도체 기판(반도체 웨이퍼)의 모식적 단면도이다.
도 18은 실시예 1에 의한 적층형 반도체 장치를 트레이에 재치 수용한 모식적 평면도이다.
도 19는 실시예 1에서 형성한 3종류의 반도체 장치(제1의 반도체 장치, 제3의 반도체 장치 및 제2의 반도체 장치)를 적층순으로 각각 이격시켜 나타낸 모식도이다.
도 20은 실시예 1에 의한 적층형 반도체 장치를 부속보드(daughter board)에 실장한 상태의 모식적 단면도이다.
도 21은 본 발명의 실시예 2인 적층형 반도체 장치의 모식적 단면도이다.
도 22는 본 발명의 실시예 3인 2층 적층의 적층형 반도체 장치의 모식적 단면도이다.
도 23은 본 발명의 실시예 4인 적층형 반도체 장치의 제조방법의 일부를 나타내는 공정의 단면도이다.
도 24는 본 발명의 실시예 4인 적층형 반도체 장치의 제조방법의 일부를 나타내는 각 공정의 단면도이다.
도 25는 본 발명의 실시예 5인 적층형 반도체 장치의 제조방법의 일부를 나타내는 각 공정의 단면도이다.
도 26은 본 발명의 실시예 6인 적층형 반도체 장치를 부속보드에 실장한 상태의 모식적 단면도이다.
도 27은 본 발명의 실시예 7인 적층형 반도체 장치를 부속보도에 실장한 상태의 모식적 단면도이다.
도 28은 본 발명의 실시예 8인 적층형 반도체 장치를 부속보도에 실장한 상태의 모식적 단면도이다.
도 29는 본 발명의 실시에 9인 적층형 반도체 장치를 부속보도에 실장한 상태의 모식적 단면도이다.
<부호의 간단한 설명>
1: 적층형 반도체 장치 2: 제1의 반도체 장치
3: 제2의 반도체 장치 4: 제3의 반도체 장치
5: 외부전극단자 6a, 6b, 6c: 반도체 기판
7a, 7b, 7c: 다층배선부 8a, 8b, 8c: 제1의 절연층,
9a, 9b, 9c: 포스트전극 10a, 10b, 10c: 돌기전극
11a, 11b, 11c: 제2의 절연층 12: 충전전극
12a, 12b, 12c: 관통전극 13a, 13b, 13c: 돌기전극
21: 제1의 웰 22: 제2의 웰
23: 소스영역 24: 드레인영역
25: 절연게이트막 26:게이트전극
27, 28: 전극 29: 두꺼운 산화막
30: 절연층 31: 배선층(배선)
32: 전극패드 33: 구멍
34: 절연막 40: 트레이
41: 수용홈 45: 부속보드
46: 범프전극 50, 51, 80, 81:언더필층
60, 70: 금속판 61, 71: 절연용 구멍
이하 도면을 참조하여 본 발명의 실시형태를 상세하게 설명한다. 또한 발명의 실시형태를 설명하기 위한 전체도에 있어서 동일 기능을 가지는 것은 동일 부호를 부기하고, 그 반복의 설명은 생략한다.
실시예 1
도 1 내지 도 20은 본 발명의 실시예 1인 적층형 반도체 장치에 관한 도이다. 도 1 내지 도 3은 적층형 반도체 장치의 구조에 관한 도이며, 도 4 내지 도 19는 적층형 반도체 장치의 제조에 관한 도이며, 도 20은 적층형 반도체 장치의 실장상태를 나타내는 도이다.
본 발명의 제조방법에 의해서 제조된 적층형 반도체 장치(1)는 도 2에 나타내는 바와 같이, 하단이 되는 4각 형상의 제2의 반도체 장치(2)와, 이 제1의 반도체 장치(2)의 상면에 적층 고정되는 중단의 제3의 반도체 장치(4)와, 이 제3의 반 도체 장치(4)의 상면에 적층 고정되는 상단의 제2의 반도체 장치(3)로 되어 있다. 실시예 1의 적층형 반도체 장치(1)는 제1·제2·제3의 반도체 장치(2, 3, 4)는 평면적인 치수가 동일하게 되며, 또한 일치해 겹쳐 있다. 도 3은 적층형 반도체 장치(1)의 저면을 나타내는 도인데, 제1의 반도체 장치(2)의 하면에 설치된 돌기전극에 의해서 외부전극단자(5)가 형성되어 있다.
제1, 제2, 제3의 반도체 장치(2, 3, 4)에 있어서, 각 반도체 장치는 적층 고정되는 면측에 관통전극이나 포스트전극이 있는지 없는지, 또는 관통전극과 포스트전극을 접속하기 위한 접합체가 있는지 없는지의 차이인 점에서, 각 부의 명칭은 동일한 명칭으로 하고, 부호는 제1의 반도체 장치(2)에서는 숫자의 말미에 a를 부기하고, 제2의 반도체 장치(3)에서는 숫자의 말미에 b를 부기하고, 제3의 반도체 장치(4)에서는 숫자의 말미에 c를 부기해 설명하는 것으로 한다. 상기 접합체는 관통전극이나 포스트전극의 노출단에 설치한 돌기전극(펌프 전극)을 일시적으로 가열처리해서 형성되는 것이다.
제1의 반도체 장치(2)는 사각형상의 반도체 기판(6a)을 가지고 있다. 반도체 기판(6a)은 예를 들면, 실리콘(Si)으로 이루어지며, 그 제1의 주면(IC 등의 회로가 형성되는 면이며, 도 1에서는 상면)측에서는 다층배선부(7a)가 형성되며, 또한 이 다층배선부(7a)상에는 절연성 수지로부터 이루어지는 제1의 절연층(8a)이 설치되어 있다. 절연층은 일반적으로 반도체 장치의 제조에 사용되는 수지, 예를 들면, 폴리이미드 수지, 에폭시 수지 등의 절연성의 유기수지로 형성되어 있다. 반도체 기판(6a)은 예를 들면, 20㎛정도의 두께로 되어 있다. 반도체 기판(6a)은 5~50㎛정도의 두께로 해도 좋다. 절연층은 반도체 장치를 제조할 때의 강도부재가 되는 점에서 비교적 두껍고, 예를 들면, 50㎛정도이다. 또한 절연층은 20~100㎛정도라도 좋다.
또한 제1의 절연층(8a)을 관통하고, 다층배선부(7a)의 소정의 배선에 전기적으로 접속되는 주상의 동(Cu)으로부터 이루어지는 포스트전극(9a)이 설치되어 있다. 포스트전극(9a)은 제1의 절연층(8a)의 표면에 노출하고 있다. 포스트전극(9a)의 노출부분에는 돌기전극(10a)이 설치되어 있다. 돌기전극(10a)은 예를 들면, 솔더볼, 금볼, 표면이 금도금된 동볼 등으로 이루어지는 범프전극이다.
반도체 기판(6a)의 제1의 주면에는, 각종 구조의 트랜지스터나 다이오드 등의 능동소자나, 저항소자, 용량소자, 인덕터층 등의 수동소자가 필요에 따라서 형성되어 있다. 포스트전극(9a)의 직경은 10㎛정도이며, 두께는 50㎛이다. 포스트전극(9a)은 직경이 10~50㎛정도로 하고, 두께가 20~100㎛정도로 해도 좋다. 또한 돌기전극(10a)은 접속 전의 크기에서, 예를 들면, 60㎛정도의 직경의 볼로 형성되며, 두께는 40㎛정도가 된다. 돌기전극(10a)은 직경이 40~80㎛정도의 볼을 사용해 형성해도 좋다.
반도체 기판(6a)의 상기 제1의 주면의 이면측이 되는 제2의 주면(도 1에서는 하면)에는 절연성 수지로 이루어지는 제2의 절연층(11a)이 설치되어 있다. 제2의 절연층(11a)은 예를 들면, 폴리이미드 수지로 형성되어 있다. 제2의 절연층(11a)은 전기적 절연성을 확보할 수 있으면 좋은 두께이며, 예를 들어 수㎛~10㎛정도이다. 본 실시예에서는 5㎛정도로 되어 있다.
또한 다층배선부(7a)의 소정 깊이에서 반도체 기판(6a) 및 제2의 절연층 (11a)을 관통하는 관통전극(12a)이 설치되어 있다. 이 관통전극(12a)은 다층배선부(7a)의 소정의 배선에 전기적으로 접속되어 있다. 관통전극(12a)은 주상의 동도금으로 형성되어 있다. 관통전극(12a)은 예를 들면, 직경 10㎛정도이다. 관통전극(12a)은 직경수 ㎛~30㎛정도라도 좋다. 관통전극(12a)은 후술하지만, 그 주면을 절연막을 개재해서 반도체 기판(6a)에 접하고, 반도체 기판(6a)에서 전기적으로 독립하고 있다.
또한 관통전극(12a)은 제2의 절연층(11a)의 표면에 노출하고 있다. 이 관통전극(12a)의 노출부분에는 돌기전극(13a)이 설치되어 있다. 돌기전극(13a)은 예를 들면, 금볼, 표면이 금도금된 동볼, 솔더볼 등으로 이루어지는 볼범프 전극이다. 돌기전극(13a)도 돌기전극(10a)과 동일한 정도의 볼이다. 또한 도금이나 인쇄(스크린 인쇄)에서 돌기전극을 형성해도 좋다. 이 경우, 돌기전극의 두께를 10㎛ 전후로 할 수 있다.
실시예 1의 적층형 반도체 장치(1)에서는 제1·제2·제3의 반도체 장치(2, 3, 4)는 모두 제1의 절연층(8a, 8b, 8c)이 위가 되며, 반도체 기판(6a, 6b, 6c)이 아래가 되는 구조로 되어 있다.
중단의 제3의 반도체 장치(4)에 있어서는 포스트전극(9c) 및 관통전극(12c)의 패턴은 제1의 반도체 장치(2)와는 다르지만, 다른 부분은 제1의 반도체 장치(2)와 대략 동일한 구조로 되어 있다. 또한 제3의 반도체 장치(4)에서는 돌기전극은 설치하고 있지 않다. 이것은 적층 고정에 있어서, 적층되는 상대측의 반도체 장치의 돌기전극을 접속에 사용하는 것에 따른 것이다. 그러나 돌기전극을 포스트전극 (9c), 관통전극(12c)에 각각 설치하고, 돌기전극끼리의 접속에 의해서 적층 고정하는 방법을 채용하는 것도 가능하다.
중단의 제3의 반도체 장치(4)는 반도체 기판(6c)의 제1의 주면(상면)에 다층배선부(7c) 및 제1의 절연층(8c)을 가지고, 제2의 주면에 제2의 절연층(11a)을 가지고 있다. 그리고 제1의 절연층(8c)에는 다층배선부(7c)의 소정의 배선에 전기적으로 접속되는 복수의 포스트전극(9c)이 설치되어 있다. 또한 반도체 기판(6c)에서 제2의 절연층(11c)을 관통해 다층배선부(7c)의 소정 배선에 전기적으로 접속되는 복수의 관통전극(12c)을 가지고 있다. 이 관통전극(12c)도 그 주면에 절연막을 가지고, 반도체 기판(6c)에 대해서 절연 분리되어 있다.
중단의 제3의 반도체 장치(4)의 하면측의 관통전극(12c)과, 하단의 제1의 반도체 장치(2)의 상면측의 포스트전극(9a)은 각각 대면하고, 돌기전극(10a)을 통해서 전기적으로 접속되어 있다. 돌기전극(10a)은 일시적 가열처리에 의해서 접합체가 되며, 접속부분을 접속하게끔 된다. 이 접속에 의해서 제1의 반도체 장치(2)상에 제3의 반도체 장치(4)가 적층 고정되게 된다.
상단의 제2의 반도체 장치(3)는 제1의 반도체 장치(2)에 있어서, 상면의 포스트전극을 설치하지 않는 구성으로 되어 있다. 즉 제2의 반도체 장치(3)는 반도체 기판(6b)의 제1의 주면(상면)에 다층배선부(7b) 및 제1의 절연층(8b)을 가지고, 제2의 주면에 제2의 절연층(11b)을 가지는 구조로 되어 있다. 또한 반도체 기판(6b)에서 제2의 절연층(11b)을 관통하는 관통전극(12b)을 가지고 있다. 관통전극(12b)은 다층배선부(7b)의 소정 배선에 전기적으로 접속되어 있다. 제2의 절연층(11b)의 표면에 노출하는 관통전극(12b)에는 돌기전극(13b)이 설치되어 있다.
상단의 제2의 반도체 장치(3)의 하면측의 관통전극(12b)과, 중단의 제3의 반도체 장치(4)의 상면측의 포스트전극(9c)은 각각 대면하고, 돌기전극(13b)을 통해서 전기적으로 접속되어 있다. 이 접속에 의해서 제3의 반도체 장치(4)상에 제2의 반도체 장치(3)가 적층 고정되게 된다.
제1의 반도체 장치(2)와 제3의 반도체 장치(4)를 접속하는 돌기전극(10a)이 접합체가 되며, 제3의 반도체 장치(4)와 제2의 반도체 장치(3)를 접속하는 돌기전극(13b)이 접합체가 된다. 직경 60㎛정도의 볼로 돌기전극을 형성하며, 두께 40㎛정도의 돌기전극을 형성할 수 있다. 또한 돌기전극에서 상기 접합체를 형성하면, 접합체의 두께는 20㎛정도의 두께가 된다. 또한 포스트전극이나 관통전극에 돌기전극을 형성할 경우, 직접 돌기전극을 형성하기 어려운 때는 관통전극이나 돌기전극의 노출하는 면에 소망의 도금막을 형성해 두면 좋다.
각 반도체 장치는 실시예에서 나타내는 치수역의 소정의 치수를 각각 선택함으로써 그 두께를 40~100㎛정도로 할 수가 있는 점에서, 3단으로 적층 고정한 적층형 반도체 장치(1)는 볼범프 전극의 경우에서는 200~380㎛정도가 되며, 인쇄에 의한 돌기전극의 경우에는 150~330㎛정도로 극히 얇아진다. 이 적층형 반도체 장치(1)의 높이는 볼범프 전극이나 인쇄에 의한 돌기전극의 크기(두께)에 따라서 변화하는 것이다.
적층 고정에 의해서 제조된 적층형 반도체 장치(1)에서는 반도체 기판(6a)의 하면에 설치된 돌기전극(13a)이 외부전극단자(5)가 된다. 제1의 절연층(8a)을 하면 으로 하게끔 제1의 반도체 장치(2)를 사용할 경우에는, 돌기전극(10a)이 외부전극단자(5)가 된다.
다음으로 본 실시예 1의 적층형 반도체 장치(1)의 제조방법에 대해서 설명한다. 도 4는 적층형 반도체 장치(1)의 제조방법을 나타내는 플로우차트이다. 이 플로우차트는 스텝 11(S11)에서 스텝 21(S21)에 이르는 단계에서는 하단의 제1의 반도체 장치(2), 중단의 제3의 반도체 장치(4) 및 상단의 제2의 반도체 장치(3)의 제조단계를 개개의 플로우차트로 나타내고, S22의 단계에서 하단, 중단 및 상단의 반도체 장치를 적층 고정하는 내용으로 되어 있다.
하단의 제1의 반도체 장치(2)는 반도체 기판으로의 회로소자 형성(S11), 다층배선부 형성단계에서의 충전전극 및 전극패드 형성(S12), 포스트전극 형성(S13), 제1의 절연층 형성(포스트전극 끼워넣기: S14), 제1의 절연층 표면제거(포스트전극 노출: S15), 기판 표면제거(관통전극 노출: 16), 기판표면 에칭(관통전극 노출: S17), 제2의 절연층 형성(관통전극 노출: S18), 돌기전극 형성(관통전극/포스트전극: S19), 제2의 절연층 형성(관통전극 노출; S18), 돌기전극 형성(관통전극/포스트전극: S19), 분할(개편화:S20), 특성검사(S21)의 각 공정을 거쳐 형성된다.
중단의 제3의 반도체 장치(4)는 상기 하단의 제1의 반도체 장치(2)의 제조단계와 동일한 단계를 거쳐 제조되는데, 하면이 되는 관통전극(12c)이 하단의 제1의 반도체 장치(2)의 상면의 포스트전극(9a)과 대면하는 패턴으로 형성된다.
상단의 제2의 반도체 장치(3)는 포스트전극을 형성하지 않는 점에서, S13의 단계가 불필요해진다. 또한 포스트전극을 설치하지 않는 것에서 S14에서는 제1의 절연층 형성, S15에서는 제1의 절연층 표면제거가 되며, 포스트전극과의 관계는 생각하지 않아도 된다.
S21의 단계에서 형성된 제1·제3·제2의 반도체 장치(2, 4, 3)를, 적층 고정단계(S22)에서는 순차 겹치고, 예를 들면 플로우로를 통해서 적층 고정하고, 도 1 내지 도 3에 나타내는 적층형 반도체 장치(1)를 제조한다.
실시예 1의 적층형 반도체 장치(1) 중 모든 반도체 장치도 실리콘 기판을 사용한 반도체 장치이다. 그러나 GaAs나 InP 등의 화합물 반도체를 사용한 반도체 장치와 실리콘 기판을 사용한 반도체 장치의 조합이라도 좋다. 이 경우, 반도체 부분에는 재료에 적합한 회로소자가 형성된다.
다음으로 하단의 제1의 반도체 장치(2)에 제조에 대해서 설명한다. 도 5는 적층형 반도체 장치(1)의 제조에 있어서, IC 등을 형성한 반도체 기판(실리콘 기판)에 충전전극을 형성한 모식적 단면도이다.
반도체 장치의 제조에 있어서는 일반적으로 면적이 넓은 반도체 웨이퍼가 준비되며, 그 후의 이 웨이퍼의 제1의 주면에 소정의 회로소자를 포함하는 단위회로가 형성된다. 이 단위회로는 웨이퍼의 제1의 주면에 종횡으로 정렬배치 형성된다. 그 후, 각 처리를 거치고, 최종적으로는 종횡으로 절단 분리해 다수의 반도체 소자(반도체 칩)를 형성한다. 이 단위회로가 형성되는 사각형상의 영역(부분)을 본 명세서에서는 제품형성부라 호칭한다. 제품형성부와 제품형성부의 사이에는 분할하기 위한 스크라이브 라인 혹은 절단되는 다이싱 영역이 위치하고 있다. 최종적으로는 이 다이싱 영역에서 절단된다. 도 5 이후에서는 단일의 제품형성부만을 표시하는 것으로 한다. 따라서 특히 지장이 없는 한, 명칭의 대부분은 완성품 상태의 명칭으로 설명하는 것으로 한다.
도 5에 나타내는 바와 같이, 두께수 100㎛의 반도체 기판(6a)을 준비한 후, 이 반도체 기판(6a)의 제1의 주면에 회로(회로소자)를 형성한다(S11). 또한 반도체 기판(6a)의 제1의 주면상에는 다층배선부(7a)가 형성된다. 이 다층배선부(7a)의 형성의 단계에서 반도체 기판(6a)의 제1의 주면에 구멍을 형성한다. 그 후 구멍의 표면을 산화시키고, 다음으로 이 구멍 내에 도금막을 충전 형성한다. 이 도금막의 충전에 의해서 충전전극(12)이 형성된다. 구멍은 예를 들면, 수㎛~30㎛정도의 직경으로 5~50㎛정도의 깊이이다. 실시예에서는 예를 들면, 10㎛정도의 직경이면서 30㎛정도의 깊이이다. 예를 들면, 10㎛정도의 직경이면서 30㎛정도의 깊이로 한다. 본 실시예에서는 반도체 장치가 된 시점에서, 반도체 기판(6a)을 얇게 해서 제1의 반도체 장치(2)의 박형화를 꾀한다. 따라서 박형화를 더욱 진행시킬 경우는 상기 구멍을 더욱 얇게 할 수 있고, 구멍 가공이 용이하게 된다. 도금막은 예를 들면, 동으로 형성한다. 충전전극(12)을 형성하는 방법은 다른 방법이라도 좋다. 예를 들면, 잉크젯 방식으로 도전성 입자를 구멍 내에 불어넣어 충전시키고, 그 후 열처리에 의해서 경화시켜서 충전전극(12)을 형성하는 방법이라도 좋다. 또한 CVD(기상화학 성장법)에 의해서 예를 들면, 텅스텐, 티탄, 니켈, 알루미늄 혹은 그들의 합금을 충전시켜도 좋다.
도 6은 상기 충전전극 및 다층배선부의 하층부를 나타내는 반도체 기판의 일부의 모식적 확대 단면도이다. 반도체 기판(6a)은 제1도전형의 기판으로 되어 있 고, 제1의 주면측의 표층부분에는 제2도전형의 제1의 웰(21) 및 제1도전형의 제2의 웰(22)이 형성되어 있다. 제1의 웰(21)에는 예를 들면 소스 영역(23), 드레인 영역(24) 및 절연게이트막(25)이 형성되며, 또한 절연게이트막(25)상에 게이트전극(26)이 형성되어 전계 효과 트랜지스터(FET)가 형성되어 있다. 또한 제1 및 제2의 웰(22)의 표면에도 각각 전극(27, 28)이 형성되어 있다. 반도체 기판(6a)의 제1의 주면에는 두꺼운 산화막(29)이 선택적으로 설치되어 있다.
도 7은 상기 충전전극 및 다층배선부 등을 나타내는 일부의 모식적 확대 단면도이다. 도 7에 나타내는 바와 같이, 반도체 기판(6a)의 제1의 주면에는 절연층(30)과 배선층(배선)(31)이 소정 패턴으로 교대로 적층 형성되어 다층배선부(7a)가 형성되어 있다. 그리고 최상층의 배선층에 의해서 전극패드(32)가 형성되어 있다. 이 전극패드(32)가 형성되어 있다. 이 전극패드(32)의 일부는 노출한다. 노출하는 부분에는 포스트전극(9a)이 형성되게 된다. 따라서 노출하는 부분은 직경 10㎛정도의 구멍으로 되어 있다. 또한 도 6은 다층배선부(7a)의 최하층의 절연층(30)과 배선층(배선)(31)을 나타내는 것이다.
또한 다층배선부(7a)의 형성의 단계에서, 상기 충전전극(12)이 반도체 기판(6a)에 형성된다. 실시예에서는 회로소자를 형성하고, 두꺼운 산화막(29)을 형성한 단계에서 상용의 포토리소그래피(photolithography) 기술과 핫에칭에 의해서, 반도체 기판(6a)의 제1의 주면측에 전술의 구멍(33)을 형성한다. 그 후, 산화처리를 행하여 구멍(33)의 표면에 절연막(34)을 형성한다. 나아가 동도금을 행하여 구멍(33)을 동도금막에 의해서 충전해 충전전극(12)을 형성한다. 예를 들면, 충전전극(12) 의 직경은 10㎛정도가 되며, 깊이는 30㎛정도가 된다. 이것에 의해 충전전극 및 전극패드가 형성된다(S12). 충전전극(12)은 반도체 기판(6a)에 절연막(34)을 개재해서 접촉하기 때문에 전기적으로 절연되게 된다.
또한 상기 충전전극(12)은 잉크젯 방식으로 도전성 액체를 불어넣어 구멍(33)을 메워 형성해도 좋다. 이 경우, 불어넣은 후, 충전된 도전성 액체를 경화처리(베이크)한다. CVD(기상화학 성장법)에 따라서 다른 금속, 예를 들면 텅스텐, 티탄, 니켈, 알루미늄 혹은 그들의 합금 등에 의한 CVD막을 형성하도록 해도 좋다.
전술한 바와 같이, 충전전극(12)과 반도체 기판(6a)의 사이에는 절연막(34)이 개재되기 때문에 충전전극(12)은 반도체 기판(6a)에서 전기적으로 분리(독립)되게 된다.
또한 반도체 기판(6a)의 제1의 주면상에 순차 절연층(30)과 배선층(배선)(31)을 소정 패턴으로 교대로 적층 형성할 때, 충전전극(12)을 다층배선부(7a)의 소정의 배선에 전기적으로 접속시킨다.
다음으로 도 8에 나타내는 바와 같이, 반도체 기판(6a)의 제1의 주면의 소정 위치에 도금을 시행하고 주상의 포스트전극(9a)을 복수 형성한다(S13). 이 포스트전극(9a)도 상기 충전전극(12)과 동일하게 동, 텅스텐, 티탄, 니켈, 알루미늄 혹은 그들의 합금 등에 의한 CVD막을 형성하게끔 해도 좋다.
다음으로 반도체 기판(6a)의 제1의 주면에 제1의 절연층(8a)을 형성한다(S14). 포스트전극(9a)은 제1의 절연층(8a)에 피복된다. 제1의 절연층(8a)은 에폭시 수지나 폴리이미드 수지 등 절연성의 유기 수지가 사용된다. 제1의 절연층(8a) 은 예를 들면 트랜스퍼 몰딩법 혹은 스퀴지(squeegee) 인쇄법에 의해서 형성한다.
도 9는 상기 포스트전극 및 제1의 절연층을 형성한 반도체 기판의 일부의 모식적 확대 단면도이다. 전극패드(32)의 상면에는 포스트전극(9a)이 형성되며, 또한 제1의 절연층(8a)으로 포스트전극(9a)이 피복되어 있다. 도 9에서는 포스트전극(9a)이 전극패드(32)에 비교해서 대폭으로 좁게 형성한 도로 되어 있다. 이것을 와이어를 접속하는 전극패드를 가지는 IC 등의 제조 프로세스를 그대로 사용하는 것을 상정한 것이다. IC 등에 있어서는 도전성의 와이어를 접속하기 위해서 전극패드는, 1변이 80~100㎛정도의 사각형으로 되어 있다. 그래서 실시예에서는 이 전극패드(32)상에 포스트전극(9a)을 설치한 것이다. 확립한 IC 프로세스에 의한 전극패드(32)를 포스트전극(9a)을 형성하기 위한 배선부분으로서 사용하는 것도 하나의 수법이다. 그러나 본 발명에 있어서는 이것에 한정되는 것은 아니며, 면적이 작은 배선부분에 포스트전극(9a)을 형성하게끔 해도 좋다.
도 10 및 도 11은 전극패드(32)상에 전극패드(32)와 동일 정도의 직경의 포스트전극(9a)을 형성한 예(변형예)이다.
도 10의 구조는 다층배선부(7a)를 형성하는 비교적 초기의 단계에서 충전전극(12)을 형성한 예이다. 반도체 기판(6a)의 제1의 면측에 1층째 및 2층째의 절연층(30)을 형성한 후, 이들 2층 절연층(30) 및 반도체 기판(6a)에 구멍(33)을 형성하고, 다음으로 구멍(33)에 도금막을 충전해 충전전극(12)을 형성한다.
도 11의 구조는 다층배선부(7a)를 형성하는 비교적 후기의 단계에서 충전전극(12)을 형성한 예이다. 반도체 기판(6a)의 제1의 면측에 1층째 내지 4층째의 절 연층(30)을 형성한 후, 이들의 4층의 절연층(30) 및 반도체 기판(6a)에 구멍(33)에 형성하고, 다음으로 구멍(33)에 도금막을 충전해 충전전극(12)을 형성한다.
도 7, 도 10 및 도 11에 나타내는 바와 같이, 구멍(33)의 형성은 다층배선부(7a)의 소망형성 단계에서 자유롭게 선택할 수 있고, 다층배선부(7a)의 소정의 배선(배선층(31))과의 전기적 접속이 가능하다. 또한 도 9 내지 도 10에 있어서는 도 7 및 도 9에서 구조를 상세하게 설명하고 있는 점에서 일부의 부호는 생략한다.
다음으로, 도 12에 나타내는 바와 같이, 제1의 절연층(8a)의 표면을 소정 두께 제거한다(S15). 예를 들면, 제1의 절연층(8a)의 표면을 포스트전극(9a)의 선단이 노출하도록 연마한다. 연마량이 많으면, 포스트전극(9a)의 두께가 짧아지며, 제1의 절연층(8a)의 두께도 얇아진다. 본 실시예에서는 후술하는 반도체 기판(6a)의 박형화 후, 제1의 절연층(8a)은 반도체 기판(6a)을 지지하는 강도부재로서 사용하는 점에서, 예를 들면, 제1의 절연층(8a)의 두께를 50㎛정도의 두께로 한다. 반도체 기판(6a)의 핸드링에 있어서, 강도적으로 지장이 없는 경우에는 제1의 절연층(8a)은 더욱 얇게 해도 좋다. 이것은 제1의 반도체 장치(2)의 박형화, 적층형 반도체 장치(1)의 박형화로 이어진다.
다음으로 도 13에 나타내는 바와 같이, 반도체 기판(6a)의 제2의 주면을 연삭하고, 충전전극(12)의 선단이 얼굴을 내밀도록 하고, 충전전극(12)에 의해서 관통전극(12a)을 형성한다(S16). 이것에 의해 반도체 기판(6a)은 25㎛정도의 두께가된다. 반도체 기판(6a)이 이와 같이 얇아도 제1의 절연층(8a)이 두껍고, 이것에 의해서 반도체 기판(6a)은 핸드링 시에 클럭이 생기거나, 깨지거나 하는 손상이 방지 된다.
다음으로 도 14에 나타내는 바와 같이, 반도체 기판(6a)의 제2의 주면측을 소정 두께 에칭한다. 에칭은 불산계의 에칭액에 의한 웨트에칭으로 행하고, 관통전극(12a)은 에칭하지 않는다. 이것에 의해 두께 20㎛정도의 반도체 기판(6a)의 표면에서 관통전극(12a)의 선단이 5㎛정도 돌출하게 된다(S17).
다음으로 도 15에 나타내는 바와 같이, 반도체 기판(6a)의 제2의 주면측의 실리콘 표면상에 제2의 절연층(11a)을 형성한다. 이때 관통전극(12a)의 선단을 노출시키게끔 제2의 절연층(11a)을 형성한다(S18). 제2의 절연층(11a)의 형성은 예를 들면, 스핀너(spinner) 도포이여도 좋고, 스퀴지 인쇄, 혹은 필름상의 것을 열처리에 의해 점착하거나, 절연성의 접착제로 첨착하거나 해서 형성한다. 제2의 절연층(11a)의 두께는 최저라도 전기적 절연을 꾀할 수 있는 두께로 한다. 또한 제2의 절연층(11a)의 형성에 있어서는 Cu인 관통전극(12a)에 대해서는 소수성이면서 Si에 대해서는 친수성의 절연재료를 도포함으로써도 형성할 수 있다. 즉 제2의 절연층(11a)을 관통전극(12))의 돌출높이 정도로 설치함으로써 관통전극(12a)의 선단은 제1의 절연층(11a)에서 노출한다.
다음으로 도 16에 나타내는 바와 같이, 제2의 절연층(11a)의 표면측에 노출하는 포스트전극(9a)의 선단, 및 반도체 기판(6a)의 제2의 주면측에 노출하는 관통전극(12a)의 선단에 각각 돌기전극(10a, 13a)을 형성한다(S19). 돌기전극(10a, 13a)은 예를 들면, 솔더볼, 금볼, 표면이 금도금된 동볼 등에 의한 펌프 전극, 또는 스크린 인쇄와 가열에 의한 돌기전극이다. 포스트전극 및 관통전극에 직접 돌기 전극을 형성하기 어려울 때는 포스트전극이나 관통전극의 노출면에 접속을 양호하게 하기 위한 도금악을 형성해 두면 좋다.
다음으로 반도체 웨이퍼를 종횡으로 분할해 개편화한다(S20). 도에서는 반도체 웨이퍼의 상태가 아닌, 단일의 제품형성부의 상태로 설명해 왔다. 따라서 분할되어 형성된 제1의 반도체 장치(2)도 도 16에 나타내는 단면 구조가 된다. 실시예에서는 범프전극의 형성 후에 개편화를 행하였지만, 개변화 후에 범프전극을 형성하도록 해도 좋다.
도 16은 반도체 기판(6a)을 상면측으로 하고, 제1의 절연층(8a)이 하면측이 되도록 한 것이며, 도 17은 반도체 기판(6a)을 하면측으로 하고, 제1의 절연층(8a)이 상면측이 되도록 한 것이다. 제1의 반도체 장치(2)는 적층 고정 시, 최하단의 반도체 장치로서 사용되지만, 이 때, 도 16에 나타내는 바와 같이 돌기전극(10a)이 외부전극단자로서 사용될 경우, 혹은 도 17에 나타내는 바와 같이 돌기전극(13a)이 외부전극단자로서 사용되게끔 된다.
다음으로 개편칩, 즉 제1의 반도체 장치(2)를 형성한 후, 통상의 테스트(전기특성 검사)를 실시한다. 이때, 도 18에 나타내는 바와 같이, 트레이(40)의 상면에 매트릭스형상으로 설치한 수용홈(41)에 각각 칩(제1의 반도체 장치(2))을 수용한다. 제1의 반도체 장치(2)의 상면, 이면은 각각 절연재료로 피복되어 있기 때문에, 탐침(probe) 검사에 의해서 동시 병렬적으로 테스트가 실시 가능하다. 불량이 된 제품은 배제된다. 도 18에서는 제1의 반도체 장치(2)의 돌기전극(13a)은 모식적으로 표시하고 있다. 이와 같은 트레이(40)의 사용에 의해서 제품을 어레이(array) 형상으로 배열할 수 있고, 일괄 테스트가 가능하게 되는 동시에 제품의 핸드링이 하기 쉬어져 효율이 향상한다.
또한 일반적으로 반도체 장치의 제조에 있어서는 반도체 웨이퍼의 각 제품형성부의 제품(회로)의 전기특성 검사를, 반도체 웨이퍼의 상태에서 행한다. 즉 반도체 웨이퍼의 각 제품형성부가 노출하는 전극에 탐침을 접촉시켜서 전기특성 검사를 행하는데, 본 실시예에 있어서도, 분할 전에 동일한 탐침 검사를 행하고, 각 제품형성부의 제품(회로)의 좋고 나쁨을 측정 검사하도록 해도 좋다.
이상의 방법에 의해서 제1의 반도체 장치(2)가 제조된다.
제1의 반도체 장치(2)의 위에 적층 고정되는 제3의 반도체 장치(4)는 제1의 반도체 장치(2)와 동일한 공정, 즉 도 4에서 나타내는 S11~S21의 각 공정에 의해서 제조된다. 이때, 제3의 반도체 장치(4)도, 도 16 또는 도 17에 나타내는 바와 같이 즉 돌기전극(10a)이 하면에 위치하게끔, 또는 돌기전극(13a)이 하면에 위치하게끔 해서 사용할 수 있다. 그 선택은 자유이지만, 제3의 반도체 장치(4)의 하면의 돌기전극(10a) 또는 돌기전극(13a)이, 제1의 반도체 장치(2)의 상면의 돌기전극(10a) 또는 돌기전극(13a)에 대면해 접속이 가능하도록 형성할 필요가 있다. 또한 중단이 되는 제3의 반도체 장치(4)는 접속에 관여하는 범프전극이 하단측의 제1의 반도체 장치(2) 및 상단측 제2의 반도체 장치(3)에 설치되어 있는 점에서, 억지로 범프전극은 설치하지 않아도 좋다. 따라서, 제3의 반도체 장치(4)는 도 19의 중단에 나타내는 바와 같이, 범프전극을 설치하지 않은 상태에서 적층 고정하하게끔 해도 좋다. 나아가 중단의 제3의 반도체 장치(4)의 상면 또는 하면의 일방에 돌기전극을 설치해도 좋다. 이 경우, 돌기전극을 설치한 면에 대면하는 반도체 장치의 면에는 억지로 돌기전극을 설치해 두지 않아도 좋고, 중단의 제3의 반도체 장치(4)에 설치한 돌기전극이 접합체로서 작용한다.
또한 제3의 반도체 장치(4)의 상면에 적층 고정하는 제2의 반도체 장치(3)는, 상기 제1의 반도체 장치(2)의 제조에 있어서, 관통전극(12a) 및 포스트전극(9a) 중 어느 하나를 형성하는 구조이다. 즉, 최상단이 되기 때문에, 그 상면에는 외부전극단자는 불필요하다.
본 실시예 1에서는 도 4에 나타내는 바와 같이, 제2의 반도체 장치(3)에서는 포스전극은 형성하지 않고, 관통전극(12a)을 형성하는 예로 설명한다. 제2의 반도체 장치(3)의 제조에 있어서는, 반도체 기판으로의 회로소자 형성(S11)은 동일하지만, (S12)에서는 다층배선부 형성단계에서의 충전전극만을 형성한다. 그 후, (S14)로 진행한다. 이 (S14)에서는 제1의 절연층(8a)만을 형성한다. 또한 (S15)에서는 포스트전극이 존재하지 않는 점에서 포스트전극과의 관여는 고려할 필요가 없고, 제1의 절연층(8a)의 두께를 확보하게끔 한다. 그 후의 (S16), (S17), (S18)은 동일한 처리 가공이 된다. (S19)에서는 관통전극(12a)의 선단에만 돌기전극(13b)을 형성한다. 그리고 (S20)의 분할 및 (S21)의 특성검사를 행하고, 도 19의 최상단에 나타내는 제2의 반도체 장치(3)를 형성한다.
도 19는 실시예 1에서 형성한 3종류의 반도체 장치(제1의 반도체 장치(2), 제3의 반도체 장치(4), 제2의 반도체 장치(3))를 적층순으로 각각 이격시켜 나타낸 도이다. 이들 3자의 반도체 장치(2, 4, 3)를 일렬 정렬을 행하여 접속부분이 겹치 게끔 하고, 로체를 통해서 접속부분의 돌기전극을 일시적으로 가열 융용해 접합시킨다. 또한 접속 부분의 접속은 접속부분을 국소적으로 열을 가함으로써 접속해도 좋다. 실시예 1에서는 제1의 반도체 장치(2)와 제3의 반도체 장치(4)와의 사이의 접속부분은 돌기전극(10a)과 관통전극(12c)이며, 제3의 반도체 장치(4)와 제2의 반도체 장치(3)와의 접속부분은 포스트전극(9c)와 돌기전극(13b)이다. 이들이 접합체를 형성한다. 이 적층 고정에 의해서 도 1 내지 도 4에 나타내는 적층형 반도체 장치(1)를 제조할 수 있다. 최하단의 제1의 반도체 장치(2)의 하면의 돌기전극(13a)이 외부전극단자(5)가 된다(도 1 참조).
도 20은 본 실시예 1의 적층형 반도체 장치의 제조방법으로 제조한 적층형 반도체 장치(1)의 실장상태를 나타내는 모식적 단면도이다. 다층배선기판으로 이루어지는 부속보드(45)의 상면에 적층형 반도체 장치(1)를 탑재한 것이다. 부속보드(45)는 하면에 복수의 범프전극(46)을 가지고, 상면에 특히 도시하지 않은 랜드가 형성되어 있다. 적층형 반도체 장치(1)의 외부전극단자(5)의 배치패턴과 상기 랜드의 배치패턴은 일치하고 있다. 따라서 외부전극단자(5)의 리플로우에 의해서 적층형 반도체 장치(1)를 부속보드(45)에 탑재할 수 있다.
본 실시예 1에서는 적층형 반도체 장치(1)의 제조기술에 대해서 설명하였지만, 단일 제품으로서 생각한 경우, 제1의 반도체 장치(2) 및 제3의 반도체 장치(4)는 각각 단일의 제품으로서 출하하는 것이 가능하다. 본 발명에 의하면 이들 반도체 장치(2, 4)는 반도체 장치의 상하면에서 각각 전극이 되는 관통전극 및 포스트전극을 돌출시키는 것을 특징으로 한다.
본 실시예 1에 의하면 이하의 효과를 가진다.
(1)제1, 제2, 제3의 반도체 장치(2, 3, 4)의 적층 고정에 의해서 형성된 적층형 반도체 장치(1)는 그 제조에 있어서, 각 반도체 장치(2, 3, 4)는 반도체 기판(6a, 6b, 6c)의 제1의 주면(主面) 측에 제1의 절연층(8a, 8b, 8c)을 형성한 후, 반도체 기판(6a, 6b, 6c)의 제2의 주면을 소정 두께 제거하는데, 상기 제1의 절연층(8a, 8b, 8c)이 강도부재로서 작용하기 때문에, 반도체 기판(6a, 6b, 6c)을 5~50㎛정도로 얇게 할 수 있다. 또한 절연층(8a, 8b, 8c)의 두께도 20~100㎛정도로 얇게 할 수 있다. 따라서 적층 고정한 적층형 반도에 장치(1)는 볼범프 전극의 경우에서는 그 높이(두께)가 200~380㎛정도가 되며, 인쇄에 의한 돌기전극의 경우에서는 그 높이(두께)가 150~330㎛정도로 얇게 할 수 있다. 따라서 다층적층 구조의 반도체 장치(집적회로장치: 3차원 집적회로 장치)의 박형화를 꾀할 수 있다.
(2)제1 및 제3 및 제2의 적층형 반도체 장치에 있어서, 하단측의 반도체 장치와 상단측의 반도체 장치의 접속은 제1의 절연층에 관통해 설치되는 주상(柱狀)이 되는 포스트전극이나 반도체 기판에 관통해 설치되는 주상이 되는 관통전극을 이용해서 접속되기 때문에, 전류 경로가 짧아지며, 인덕턴스의 저감이 달성 가능하며, 적층형 반도체 장치(1)의 전기특성이 양호해진다. 제1의 절연층이나 반도체 기판에 설치되는 포스트전극이나 관통전극은 그 길이(두께)가 20~100㎛ 혹은 5~50㎛정도로 짧고, 와이어 접속에 의한 본딩와이어의 수백㎛ 이상의 길이에 비교해서 충분히 짧아진다. 이것에 의해 적층형 반도체 장치(1)의 고속 동작이 가능하게 된다.
(3)반도체 기판에 설치하는 관통전극은 회로소자를 형성하는 영역에서 벗어 난 영역에 형성하는 제약은 있지만 배선영역 등 비교적 자유롭게 배치위치를 선택할 수 있다. 또한 다층배선부의 소정의 배선에 접속하는 포스트전극은 배선의 리딩에 의해서 비교적 자유롭게 배치위치를 결정할 수 있다. 따라서 관통전극 및 포스트전극을 설치하는 위치를 선택하는 것에 의해서 2차원 방향의 집적밀도 향상을 꾀할 수 있다.
(4)본 실시예 1의 적층형 반도체 장치(1)는 인터포저를 사용하지 않고, 하단측의 반도체 장치와 상단측의 반도체 장치의 전기적 접속이 가능하게 된다. 이 결과, 조립부품점의 수의 저감을 꾀할 수 있는 동시에, 적층형 반도체 장치의 박형과가 꾀해진다. 인터포저의 사용은 반도체 칩 사이 또는 반도체 장치 사이의 접속경로(전류경로)를 길어지게 하지만, 인터포저를 사용하지 않음으로써 전류경로의 단축이 가능해지며, 전기특성의 향상이 꾀해지게끔 된다.
(5)본 실시예 1의 적층형 반도체 장치(1)의 제조에 있어서, 제1 및 제3 및 제2의 반도체 장치(2, 4, 3)는 반도체 기판(6a, 6b, 6c)을 사용해 제조하고, 최종단계에서 절연층과 함께 반도체 기판(6a,6b, 6c)을 절단해서 제1 및 제3 및 제2의 반도체 장치(2, 4, 3)를 제조한다. 따라서 제1 및 제3 및 제2의 반도체 장치(2, 4, 3)의 적층 고정 이외의 필요한 프로세스는 웨이퍼 레벨에서 실시되기 때문에, 공정을 통해서 핸들링성이 양호하여 불필요한 작업이 적어진다. 이 결과, 생산 비용의 저감을 꾀할 수 있다.
(6)본 실시예 1의 적층형 반도체 장치(1)의 제조에 있어서는 3개의 반도체 장치(2, 4, 3)를 적층 고정하기 전의 단계에서는 모두 웨이퍼 레벨에서 처리 가공 을 행하기 때문에, 프로세스가 간소화되며, 생산성을 높일 수 있고, 적층형 반도체 장치(1)의 제조비용의 저감을 달성할 수 있다.
(7)본 실시예 1의 적층형 반도체 장치의 제조방법에 의하면, 상하에 서로 겹쳐지는 반도체 장치의 접속부분의 일치를 꾀하도록 하는 것만으로, 더욱 다층으로 반도체 장치를 적층 가능하게 되기 때문에, 보다 고집적화되는 적층형 반도체 장치(1)를 제조할 수 있다.
(8)본 실시예 1의 적층형 반도체 장치(1)는 그 구조상, 상기(7)와 같이, 상하로 서로 겹쳐지는 반도체 장치의 접속부분의 일치를 꾀하는 제약을 제외하면, 각 반도체 장치에 형성하는 회로는 자유롭게 설계할 수 있다. 즉 상기 제약을 설계 툴의 하나로 하면, 적층형 반도체 장치(1)를 마치 1칩과 같이 설계할 수 있다. 현재의 설계 툴은 1칩 LSI(본 실시예 1의 각 반도체 장치에 대응하는 것)를 전제로 한 설계 툴 밖에 없다.
그래서, 시스템·인·패키지의 설계에 있어서, 성능, 비용, 테스트의 용이성 등으로부터 판단하여, 각 반도체 장치에 어떠한 회로를 형성하는 것이 적절한지를 시뮬레이트하고, 그 시뮬레이트 결과에 기초하여 각 반도체 장치의 할당을 행하면, 전기특성, 고속동작성에 뛰어난 적층형 반도체 장치(1)를 소형이면서 박형으로, 그리고 저가로 제조할 수 있다.
(9)단일제품인 제1의 반도체 장치(2) 및 제3의 반도체 장치(4)는 반도체 장치의 상하면으로부터 각각 전극이 되는 관통전극 및 포스트전극을 돌출시키는 구조로 되어 있다. 그리고 이 특징으로부터 파생하는 상기 (1) 내지 (3), (5) 및 (6)에 의해, 또한 프로세스의 간소화에 의해, 단일의 반도체 장치라도 박형화, 고속동작화, 2차원 방향의 집적밀도 향상을 꾀할 수 있는 동시에, 그 제조에 있어서는 웨이퍼 상태에서의 제조에 의하기 때문에 비용의 저감을 꾀할 수 있다.
실시예 2
도 21은 본 발명의 실시예 2인 적층형 반도체 장치의 모식적 단면도이다. 본 실시예 2는 실시예 1의 적층형 반도체 장치(1)에 있어서, 제2의 반도체 장치(2)와 제3의 반도체 장치(4)의 사이의 틈새, 및 제3의 반도체 장치(4)와 제2의 반도체 장치(3)의 사이의 틈새에 절연성의 수지를 충전시켜서 언더필층(50, 51)을 형성하는 구조로 되어 있다. 이 언더필층(50, 51)에 의해서 틈새를 매우기 때문에, 이물 혼입 등에 의한 쇼트 불량을 방지할 수 있다. 절연성 수지로서는 예를 들면, 폴리이미드 수지를 진공 분위기에서 틈새에 충전시키고, 그 후, 베이크 처리해 경화시킨다.
실시예 3
도 22(a, b)는 본 발명의 실시예 3인 2단 적층 고정형의 적층형 반도체 장치(1)의 모식적 단면도이다. 도 22(a, b)는 모두 반도체 기판(6a, 6b)을 위로 하고, 제1의 절연층(8a, 8b)을 아래로 해서 적층 고정한 것이다. 모두 제1의 반도체 장치(2)의 하면의 돌기전극(10a)이 외부전극단자(5)가 된다. 또한 제1의 반도체 장치(2)의 상면의 돌기전극(13a)이 접합체가 되어 제2의 반도체 장치(3)가 적층 고정되어 있다. 즉, 제1의 반도체 장치(2)의 상면측의 관통전극(12a)에 부착된 돌기전극(13a)이 제2의 반도체 장치(3)의 하면의 포스트전극(9b)에 접속되는 구조로 되어 있다.
그리고 도 22(a)에서는 제2의 반도체 장치(3)의 상면측에는 전극이 노출하지 않는 구조, 즉 반도체 기판(6b)에 관통전극(12b)이 설치되지 않는 구조로 되어 있다.
이에 대해서 도 22(b)에서는 제2의 반도체 장치(3)의 상면측의 반도체 기판(6b)에는 관통전극(12b)이 설치되어 있다. 관통전극(12b)은 실시예 1의 경우와 마찬가지로 관통전극(12b)과 같은 정도의 직경의 것과, 도의 양단측에 나타나는 굵은 관통전극(12b)을 가지는 구조로 되어 있다. 굵은 관통전극(12b)은 도 10에서 설명한 바와 같이 전극패드와 동일한 정도의 직경의 것으로, 예를 들면, 와이어를 접속할 수 있는 것이다. 즉 부속보드의 패드와의 사이를 도전성의 와이어로 접속할 수 있다.
이에 대해서 실시예 1과 마찬가지로 가는 복수의 관통전극(12b)은 예를 들면 부속보드의 그라운드에 접속되는 전극판(55)의 일단이 접속되게끔 되어 있다. 본 실시예에 의하면, 상단의 제2의 반도체 장치(3)의 상면에 관통전극(12b)이 노출하는 구조로부터 부속보드를 포함한 회로설계(실장설계)의 여유도가 증대한다.
또한 실시예에서는 제2의 반도체 장치(3)의 상면측에 칩 저항, 칩콘덴서, 칩인덕터 등의 능동소자(능동부품)를 탑재해도 된다. 그리고 각 능동소자의 전극은 관통전극(12b)에 전기적으로 접속된다. 이와 같은 구조로 함으로써 더욱 집적도가 높아진다.
실시예 4
도 23 및 도 24는 본 발명의 실시예 4인 적층형 반도체 장치의 제조방법에 관한 도이다. 본 실시예 4에서는 실시예 1의 경우과 대략 동일하게 S11~S22의 단계를 거쳐 적층형 반도체 장치(1)를 제조하는데, 제1의 반도체 장치(2)와 제3의 반도체 장치(4)와의 접속은 돌기전극을 사용하지 않고, 초음파 진동에 의한 금속간 접합에 의한 것이다. 따라서 일부에서 그 제조가 상이하다.
도 23(a)에 나타내는 바와 같이, 제1의 반도체 장치(2)의 제조에 있어서, 반도체 기판(6a)의 제1의 주면측에 설치한 포스트전극(9a)을 제1의 절연층(8a)으로 피복한 후, 제1의 절연층(8a)의 경화처리(큐어)시, 수지의 경화처리를 불충분하게 하는 제1차 경화처리를 행한다.
다음으로 도 23(b)에 나타내는 바와 같이, 제1의 절연층(8a)의 표면을 소정 두께 연마하고 제거하여 포스트전극(9a)을 노출시킨다.
다음으로 도 23(c)에 나타내는 바와 같이, 제1의 절연층(8a)이 경화수축을 수반하는 제2차 경화처리(큐어)를 행하고, 제1의 절연층(8a)의 표면에 포스트전극(9a)의 선단을 돌출시킨다. 예를 들면, 돌출길이는 10㎛정도이다. 이 돌출길이는 초음파 진동에 의한 금속간의 접합을 효과적으로 행하는데 필요한 길이이다.
다음으로 제1의 반도체 장치(2), 제3의 반도체 장치(4), 제2의 반도체 장치(3)를 위치 결정해서 겹치게 한다. 도 24(a)는 적층순서를 나타내는 것으로, 최하층에 제1의 반도체 장치(2)가 위치하고, 그 위에 제3의 반도체 장치(4)가 위치하며, 그 위에 제2의 반도체 장치(3)가 떨어져서 위치된 도이다.
그래서 특히 도시하지는 않지만, 제1의 반도체 장치(2)상에 제3의 반도체 장 치(4)를 위치 결정해 배치하고, 제1의 반도체 장치(2)의 상면의 Cu로 이루어지는 포스트전극(9a)을 제3의 반도체 장치(4)의 하면의 Cu로 이루어지는 관통전극(12c)에 상대적으로 초음파 진동을 가해서 문질러, 포스트전극(9a)과 관통전극(12c)의 마찰면을 금속간 접합(금속접합)에 의해서 접속시킨다. 그 후, 제3의 반도체 장치(4)의 위에 제2의 반도체 장치(3)를 실시예 1과 동일한 방법에 의해 적층 고정하고, 도 24(b)에 나타내는 바와 같은 적층형 반도체 장치(1)를 제조한다.
이 예에서는 실시예 2와 마찬가지로 제1의 반도체 장치(2)와 제3의 반도체 장치(4)의 틈새에 절연성의 언더필층(50)을 충전하고, 제3의 반도체 장치(4)와 제2의 반도체 장치(3)의 틈새에 절연성의 언더필층(51)을 충전하고 있다.
본 실시예에 의하면, 제1의 반도체 장치(2)와 제3의 반도체 장치(4)와의 적층 고정에 있어서 돌기전극을 사용하지 않기 때문에 더욱 박형화가 꾀해지는 특징이 있다.
실시예 5
도 25(a, b)는 본 발명의 실시예 5인 적층형 반도체 장치의 제조방법의 일부를 나타내는 각 공정의 단면도이다. 본 실시예 5는 실시예 4와 마찬가지로 금속접합으로 적층 고정하는 예이다. 이 예에서는 제1의 반도체 장치(2)의 위에 금속접합에 의해서 제3의 반도체 장치(4)를 적층 고정한 후, 제3의 반도체 장치(4)의 위에 금속접합에 의해서 제3의 반도체 장치(4)를 적층 고정하는 것이다. 본 실시예에서는 실시예 4와 마찬가지로 제1의 반도체 장치(2) 및 제3의 반도체 장치(4)의 제조 시, 제1의 반도체 장치(2) 및 제3의 반도체 장치(4)의 포스트전극(9a, 9c)의 선단 을 제1의 절연층(8a, 8c)의 표면으로부터 10㎛정도 돌출시킨다.
도 25(a)는 적층순서를 나타내는 것으로, 최하층에 제1의 반도체 장치(2)가 위치하고, 그 위에 제3의 반도체 장치(4)가 위치하며, 그 위에 제2의 반도체 장치(3)이 떨어져서 위치된 도이다.
그래서 특히 도시는 하지 않지만, 제1의 반도체 장치(2)상에 제3의 반도체 장치(4)를 위치 결정해 배치하고, 제1의 반도체 장치(2)의 상면의 Cu로 이루어지는 포스트전극(9a)을 제3의 반도체 장치(4)의 하면의 Cu로 이루어지는 관통전극(12c)에 상대적으로 초음파 진동을 가해서 문질러, 포스트전극(9a)과 관통전극(12c)의 마찰면을 금속간 접합(금속접합)에 의해서 접속시킨다.
다음으로, 마찬가지로 도시하지는 않지만, 제3의 반도체 장치(4)상에 제2의 반도체 장치(3)를 위치 결정해 배치하고, 제3의 반도체 장치(4)의 상면의 Cu로 이루어지는 포스트전극(9c)을 제2의 반도체 장치(3)의 하면의 Cu로 이루어지는 관통전극(12b)에 상대적으로 초음파 진공을 가해서 문질러, 포스트전극(9c)과 관통전극(12b)의 마찰면을 금속간 접합(금속접합)에 의해서 접속시킨다.
또한 이 예에서는 실시예 2와 마찬가지로 제1의 반도체 장치(2)와 제3의 반도체 장치(4)의 틈새에 절연성의 언더필층(50)을 충전하고, 제3의 반도체 장치(4)와 제2의 반도체 장치(3)의 틈새에 절연성의 언더필층(51)을 충전하고 있다.
본 실시예에 의하면, 제1의 반도체 장치(2)와 제3의 반도체 장치(4)와의 적층고정, 및 제3의 반도체 장치(4)와 제2의 반도체 장치(3)와의 적층 고정에 있어서, 돌기전극을 사용하지 않기 때문에 더욱 박형화가 꾀해지는 특징이 있다.
실시예 6
도 26은 본 발명의 실시예 6인 적층형 반도체 장치를 부속 보드에 실장한 상태의 모식적 단면도이다. 본 실시예 6에서는 적층형 반도체 장치(1)의 제1의 반도체 장치(2), 제2의 반도체 장치(3), 제3의 반도체 장치(4)는 모두 반도체 기판(6a, 6b, 6c)이 상면측에 위치하고, 제1의 절연층(8a, 8b, 8c)이 하면측에 위치하는 상태로 적층 고정되어 있다. 그리고 제1의 반도체 장치(2)의 돌기전극(10a)을 부속보드(45)의 도시하지 않은 랜드에 접속해 탑재하고 있다.
실시예 7
도 27은 본 발명의 실시예 7인 적층형 반도체 장치를 부속보드에 실장한 상태의 모식적 단면도이다. 본 실시예 7에서는 적층형 반도체 장치(1)의 제1의 반도체 장치(2)와 제2의 반도체 장치(3)는 반도체 기판(6a, 6b)이 상면측에 위치하고, 제1의 절연층(8a, 8b)이 하면측에 위치하는 상태에서 적층 고정되며, 제3의 반도체 장치(4)는 반도체 기판(6c)이 하면측에 위치하고, 제1의 절연층(8c)이 상면측에 위치하는 상태에서 적층 고정된 혼재형으로 되어 있다. 그리고, 제1의 반도체 장치(2)의 돌기전극(10a)을 부속보드(45)의 도시하지 않은 랜드에 접속하여 탑재하고 있다.
실시예 8
도 28은 본 발명의 실시예 8인 적층형 반도체 장치를 부속보드에 실장한 상태의 모식적 단면도이다. 본 실시예 8에서는 제1의 반도체 장치(2)의 위에 제1의 반도체 장치(2)보다도 작은 중단(中段)의 제3의 반도체 장치(4)인 반도체 장치(4A, 4B)를 개개 병렬배치 고정하고, 또한 이들 반도체 장치(4A, 4B)상에 각각 제2의 반 도체 장치(3)로 이루어지는 반도체 장치(3A, 3B)를 적층 고정하는 구조로 되어 있다. 즉 본 실시예 8은 가장 면적이 큰 제1의 반도체 장치(2)상에 다수의 중단의 제3의 반도체 장치(4)를 복수 병렬배치하고, 나아가 이들 제3의 반도체 장치(4)상에 상단의 제2의 반도체 장치(3)를 각각 적층 고정하는 것이다. 중단의 제3의 반도체 장치는 하단의 제1의 반도체 장치와 상단의 제2의 반도체 장치와의 사이에 복수단에 걸쳐서 적층 고정하여, 집적도를 더욱 향상시키게끔 해도 좋다.
본 실시예 8에 있어서, 상기 제1 내지 제3의 반도체 장치 중, 하나의 반도체 장치의 상기 반도체 기판은 실리콘 기판이며, 다른 하나의 반도체 장치의 상기 반도체 기판은 화합물 반도체 기판이다. 그리고 각각의 반도체 기판에 적합한 회로소자가 형성되어 있다. 예를 들면, 제1의 반도체 장치(2)의 반도체 기판(6a)은 실리폰 기판이며, 반도체 장치(3A)의 반도체 기판(6cA)은 화합물 반도체(예를 들면, GaAs 기판)이다. 중단(中段) 및 상단(上段)의 반도체 장치에 있어서, 그 부호의 대부분은 생략한다. 그러나 설명이 필요한 경우에는 중단의 제3의 반도체 장치(4A, 4B)에서, 말미에 A 또는 B를 붙여서 나타낸다. 또한 상단의 제2의 반도체 장치(3A, 3B)에서는 말미에 A 또는 B를 붙여서 나타낸다.
또한 실시예 8에서는 적층형 반도체 장치(1)에 끼워넣는 부품은 전부 반도체 장치로 했지만, 다른 전자부품의 적층 고정이라도 좋다. 예를 들면, 저항, 용량 등의 칩부품, MEMS(Micro electro Mechanical System). 바이오칩 등을 적층 고정해도 좋다. 또한 반도체 기판이 실리콘 기판인 것, 또한 반도체 기판이 화합물 반도체 기판인 것은 더 많아도 좋다.
본 실시예 8에 의하면, 더 나은 고집적화가 달성된다.
실시예 9
도 29는 본 발명의 실시예 9인 적층형 반도체 장치를 부속보드에 실장한 상태의 모식적 단면도이다. 본 실시예 9에서는 실시예 8에 있어서, 제1의 반도체 장치(2)와 그 위의 반도체 장치(4B)와의 사이에 금속판(60)을 끼우고, 또한 반도체 장치(4B)와 반도체 장치(3B)와의 사이에 금속판(70)을 끼운 예이다. 회로 상의, 예를 들면, 금속판(70)은 그라운드 전위가 되며, 금속판(60)은 Vcc 등의 전원전위(기준전위)가 되게끔 구성되어 있다.
즉, 제1의 반도체 장치(2)와 반도체 장치(4B)의 사이에 절연용 구멍(61)을 가지는 금속판(60)이 개재되어 있다. 절연용 구멍(61)의 부분에서는 금속판(60)에 비접촉의 상태로 제1의 반도체 장치(2)의 상면의 관통전극(12a)과, 반도체 장치(4B)의 하면의 포스트전극(9cB)이, 돌기전극(13a) 및 돌기전극(10cB)을 통해서 전기적으로 접속되어 있다.
또한 제1의 반도체 장치(2) 및 반도체 장치(4B)의 금속판(60)에 대면하는 관통전극(12a)과, 반도체 장치(4B)의 하면의 포스트전극(9cB)이, 돌기전극(13a) 및 돌기전극(10cB)을 통해서 전기적으로 접속되어 있다. 금속판(60)의 개재에 의해서 관통전극(12a)과 포스트전극(9cB)과의 거리가 길어지기 때문에, 절연용 구멍(61)의 부분에서의 접속에 사용되는 돌기전극(13a) 및 돌기전극(10cB)은 금속판(60)에 접속되는 돌기전극(13a) 및 돌기전극(10cB)보다도 커져 있다.
또한 반도체 장치(4B)와 반도체 장치(3B)의 사이에도 절연용 구멍(71)을 가 지는 금속판(70)이 개재되어 있다. 절연용 구멍(71)의 부분에서는 금속판(70)에 비접촉의 상태로 반도체 장치(4B)의 상면의 관통전극(12bB)과, 반도체 장치(3B)의 하면의 포스트전극(9bB)이, 돌기전극(13cB) 및 돌기전극(10bB)을 통해서 전기적으로 접속되어 있다. 또한 반도체 장치(4B) 및 반도체 장치(3B)의 금속판(70)에 대면하는 관통전극(12cB)과 포스트전극(9bB)이 돌기전극(13cB) 및 돌기전극(10bB)을 통해서 전기적으로 접속되어 있다. 금속판(70)의 개재에 의해서 관통전극(12cB)과 포스트전극(9bB)의 거리가 길어지기 때문에, 절연용 구멍(71)의 부분에서의 접속에 사용되는 돌기전극(13cB) 및 돌기전극(10bB)은 금속판(70)에 접속되는 돌기전극(13cB) 및 돌기전극(10bB)보다도 커져 있다.
또한 제1의 반도체 장치(2)와 반도체 장치(4B)와의 사이의 틈새는 언더필층(80)에 의해서 막혀지고, 반도체 장치(4B)와 반도체 장치(3B)와의 사이의 틈새는 언더필층(81)에 의해서 막혀져 있다.
본 실시예 9에 의하면, 그라운드 전위가 되는 금속판(70), Vcc 등의 전원전위(기준전위)가 되는 금속판(60)의 존재에 의해서 적층형 반도체 장치(1)의 전원 및 그라운드가 안정되는데, 이 결과, 동작이 안정되고 양호한 전기특성을 얻을 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 기초해 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에서 각종 변경이 가능한 것임은 말할 필요도 없다. 실시예에서는 포스트전극을 도금으로 형성했지만, 스터드범프로 형성해도 좋다. 스터드범프법은 금와이 어를 열압착법(볼본딩법)으로 전극패드에 접속해 네일헤드를 형성하고, 그 후 이 네일헤드의 근간부분에서 와이어를 절단해 형성하는 돌기전극을 몇단이나 겹쳐서 형성하는 방식이다.
이상과 같이, 본 발명에 관한 적층형 반도체 장치는 박형이면서 또한 고속동작에 적합한 3차원 집적회로 장치로서 사용할 수 있다. 또한 본 발명에 관한 적층형 반도체 장치는 시스템·인·패키지의 설계에 있어서, 성능, 비용, 테스트의 용이성 등의 판단을 기초로 해서 시뮬레이트함으로써 적층형 반도체 장치에 있어서의 각 반도체 장치의 할당을 행할 수 있다. 따라서 본 발명에 의하면, 전기특성 및 고속동작성이 뛰어나며, 또한 소형·박형이면서 저가가 되는 적층형 반도체 장치를 제공할 수 있다.

Claims (54)

  1. 하면에 외부전극 단자를 가지는 제1의 반도체 장치와, 상기 제1의 반도체 장치와 전기적으로 접속되어 상기 제1의 반도체 장치상에 고정되는 제2의 반도체 장치로 이루어지는 적층형 반도체 장치이며,
    상기 제1의 반도체 장치는
    반도체 기판과,
    상기 반도체 기판의 제1의 주면(主面)측에 형성된 회로소자와,
    상기 회로소자상에 형성되고, 상기 회로소자에 전기적으로 접속되는 배선과 절연층이 교대로 적층되어 이루어지는 다층배선부와,
    상기 다층배선부를 구성하는 최상층의 상기 절연층을 피복하여 상기 반도체 기판전면에 설치되는 상기 반도체 기판의 보강부재가 되는 제1의 절연층과,
    상기 반도체 기판의 제1의 주면의 반대면이 되는 제2의 주면을 피복하는 제2의 절연층과,
    상기 다층배선부의 각각 소정의 배선상에 형성되어 상기 제1의 절연층의 표면에 노출하는 복수의 포스트전극과,
    상기 다층배선부의 소정 깊이에서 상기 반도체 기판 및 상기 제2의 절연층을 관통해 설치되며, 상기 반도체 기판에 절연막을 개재해서 접촉하고, 또한 상기 다층배선부의 각각 소정의 배선에 접속되는 복수의 관통전극과,
    상기 관통전극에 접속되는 상기 외부전극 단자를 가지며,
    상기 제2의 반도체 장치는
    반도체 기판과,
    상기 반도체 기판의 제1의 주면측에 형성된 회로소자와,
    상기 회로소자상에 형성되고, 상기 회로소자에 전기적으로 접속되는 배선과 절연층이 교대로 적층되어 이루어지는 다층배선부와,
    상기 다층배선부를 구성하는 최상층의 상기 절연층을 피복하여 상기 반도체 기판전면에 설치되는 상기 반도체 기판의 보강부재가 되는 제1의 절연층과,
    상기 반도체 기판의 제1의 주면의 반대면이 되는 제2의 주면을 피복하는 제2의 절연층과,
    상기 다층배선부의 각각 소정의 배선상에 형성되어 상기 제1의 절연층의 표면에 노출하는 포스트전극, 또는 상기 다층배선부의 소정 깊이에서 상기 반도체 기판 및 상기 제2의 절연층을 관통해 설치되며, 상기 반도체 기판에 절연막을 개재해서 접촉하고, 또한 상기 다층배선부의 각각 소정의 배선에 접속되는 복수의 관통전극을 적어도 가지고,
    상기 제1의 반도체 장치는 상기 포스트전극 또는 상기 관통전극이 하면이 되며, 상기 하면의 상기 포스트전극 또는 상기 관통전극에는 상기 외부전극 단자가 설치되고, 상기 제1의 반도체 장치의 상면의 상기 포스트전극 또는 상기 관통전극에 상기 제2의 반도체 장치의 하면의 상기 관통전극 또는 상기 포스트전극이 접합체를 통해서 전기적으로 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  2. 제1항에 있어서, 상기 제1의 반도체 장치와 상기 제2의 반도체 장치와의 사이에 1 내지 복수단(複數段)에 걸쳐서 적층 고정되는 제3의 반도체 장치를 가지고,
    상기 제3의 반도체 장치는
    반도체 기판과,
    상기 반도체 기판의 제1의 주면측에 형성된 복수의 회로소자 및 상기 회로소자에 접속하는 배선을 포함하는 다층배선부와,
    상기 다층배선부를 피복하는 제1의 절연층과,
    상기 반도체 기판의 제1의 주면의 반대면이 되는 제2의 주면을 피복하는 제2의 절연층과,
    상기 다층배선부의 각각 소정의 배선상에 형성되어 상기 제1의 절연층의 표면에 노출하는 복수의 포스트전극과,
    상기 다층배선부의 소정 깊이에서 상기 반도체 기판 및 상기 제2의 절연층을 관통해 설치되며, 상기 반도체 기판에 절연막을 개재해서 접촉하고, 또한 상기 다층배선부의 각각 소정의 배선에 접속되는 복수의 관통전극을 가지고,
    상기 제3의 반도체 장치의 상하면의 포스트전극 또는 관통전극은, 상단측의 반도체 장치 및 하단측의 반도체 장치의 포스트전극 또는 관통전극에 접합체를 통해서 전기적으로 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  3. 제1항에 있어서, 상기 각 단의 반도체 장치는 단체로 이루어지며, 각 반도체 장치는 동일 치수로 되어 일치하여 서로 겹쳐 있는 것을 특징으로 하는 적층형 반도체 장치.
  4. 제1항에 있어서, 상기 제1의 반도체 장치상에 상기 제1의 반도체 장치보다도 작은 제2의 반도체 장치가 복수개 병렬 배치 고정되어 있는 것을 특징으로 하는 적 층형 반도체 장치.
  5. 제1항에 있어서, 상기 제1의 반도체 장치의 상면의 각 관통전극 또는 각 포스트전극은, 상기 제2의 반도체 장치의 하면의 각 관통전극 또는 각 포스트전극에 대응하고, 상기 접합체를 통해서 각각 전기적으로 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  6. 제1항에 있어서, 상기 제1의 반도체 장치의 상면의 각 관통전극 또는 각 포스트전극과, 상기 제2의 반도체 장치의 하면의 각 관통전극 또는 각 포스트전극과의 접합은 상기 접합체는 사용되지 않고,
    상기 일방의 반도체 장치의 상기 접합에 관여하는 상기 포스트전극 또는 상기 관통전극이 돌출하고, 이 돌출부분이 금속접합에 의해서 대면하는 반도체 장치의 상기 포스트전극 또는 상기 관통전극에 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  7. 제1항에 있어서, 상기 포스트전극은 도금막 또는 스터드범프 전극 혹은 CVD막으로 형성되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  8. 제1항에 있어서, 상기 제1의 반도체 장치와 상기 제2의 반도체 장치의 사이에 절연용 구멍을 가지는 금속판이 개재되며, 상기 절연용 구멍 부분에서는 상기 금속판에 비접촉의 상태에서 상기 제1의 반도체 장치의 상면의 상기 관통전극 또는 상기 포스트전극과, 상기 제2의 반도체 장치의 하면의 상기 관통전극 또는 상기 포스트전극이 상기 접합체를 통해서 전기적으로 접속되며, 상기 제1의 반도체 장치 및 상기 제2의 반도체 장치의 상기 금속판에 대면하는 상기 관통전극 및 상기 포스트전극이 상기 금속판에 상기 접합체를 통해서 전기적으로 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  9. 제8항에 있어서, 상기 금속판에 상기 반도체 장치의 전원 전위 또는 그라운드 전위가 되는 상기 관통전극 또는 상기 포스트전극이 접속되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  10. 제1항에 있어서, 상기 제1 및 제2의 반도체 장치 중, 하나의 반도체 장치의 상기 반도체 기판은 실리콘 기판이며, 다른 하나의 반도체 장치의 상기 반도체 기판은 화합물 반도체 기판인 것을 특징으로 하는 적층형 반도체 장치.
  11. 제1항에 있어서, 상기 관통전극 및 상기 포스트전극은 동, 텅스텐, 티탄, 니켈, 알루미늄 혹은 그들의 합금으로 형성되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  12. 제1항에 있어서, 상기 제1의 반도체 장치와 상기 제2의 반도체 장치의 사이 의 틈사이에는 절연성 수지가 충전되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  13. 제1항에 있어서, 상기 제2의 반도체 장치는 상기 제1의 반도체 장치와 동일하게 상기 제1의 절연층의 표면에 노출하는 복수의 포스트전극과, 상기 제2의 절연층의 표면에 노출하는 복수의 관통전극을 가지고, 상면에 위치하는 소정의 상기 포스트전극 또는 상기 관통전극의 노출단에는 돌기전극이 형성되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  14. 제1항에 있어서, 상기 포스트전극은, 상기 관통전극보다도 직경이 큰 것을 특징으로 하는 적층형 반도체 장치.
  15. 제1항에 있어서, 상기 회로소자는 능동소자 및 수동소자인 것을 특징으로 하는 적층형 반도체 장치.
  16. 제1항에 있어서, 상기 각 반도체 장치의 상기 반도체 기판은 5~50㎛의 두께이며, 상기 제1의 절연층의 두께는 30~100㎛의 두께인 것을 특징으로 하는 적층형 반도체 장치.
  17. 반도체 기판과,
    상기 반도체 기판의 제1의 주면측에 형성된 회로소자와,
    상기 회로소자상에 형성되고, 상기 회로소자에 전기적으로 접속되는 배선과 절연층이 교대로 적층되어 이루어지는 다층배선부와,
    상기 다층배선부를 구성하는 최상층의 상기 절연층을 피복하여 상기 반도체 기판 전면에 설치되는 상기 반도체 기판의 보강부재가 되는 제1의 절연층과,
    상기 반도체 기판의 제1의 주면의 반대면이 되는 제2의 주면을 피복하는 제2의 절연층과,
    상기 다층배선부의 각각 소정의 배선상에 형성되어 상기 제1의 절연층의 표면에 노출하는 복수의 포스트전극과,
    상기 다층배선부의 소정 깊이에서 상기 반도체 기판 및 상기 제2의 절연층을 관통해 설치되며, 상기 반도체 기판에 절연막을 개재해서 접촉하고, 또한 상기 다층배선부의 각각 소정의 배선에 접속되는 복수의 관통전극을 가지는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 소정의 상기 포스트전극 및 상기 관통전극의 노출단에는 돌기전극이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서, 상기 포스트전극은 상기 관통전극의 직경보다도 큰 것을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서, 상기 포스트전극은 도금막 또는 스터드범프 전극 혹은 CVD막으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  21. 제17항에 있어서, 상기 관통전극 및 상기 포스트전극은 동, 텅스텐, 티탄, 니켈, 알루미늄 혹은 그들의 합금으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  22. 제17항에 있어서, 상기 회로소자는 능동소자 및 수동소자인 것을 특징으로 하는 반도체 장치.
  23. 제17항에 있어서, 상기 각 반도체 장치의 상기 반도체 기판은 5~50㎛의 두께이며, 상기 제1의 절연층의 두께는 30~100㎛의 두께인 것을 특징으로 하는 반도체 장치.
  24. 하면에 외부전극 단자를 가지는 제1의 반도체 장치와, 상기 제1의 반도체 장치상에 적층 고정되는 제2의 반도체 장치를 가지고, 상기 양반도체 장치가 전기적으로 접속되는 적층형 반도체 장치의 제조방법이며,
    (a)반도체 기판의 제1의 주면에 소정 회로소자를 포함하는 제품형성부를 복수 정렬배치 형성하는 공정과,
    (b)상기 각 제품형성부에 상기 회로소자에 전기적으로 연결되는 배선과 절연층을 순차 소정 패턴으로 또한 교대로 적층 형성해 다층배선부를 형성하는 공정과,
    (c)상기 다층배선부를 형성하는 단계에 있어서, 상기 다층배선부의 소정 깊이에서 상기 반도체 기판의 상기 제1의 주면의 반대면이 되는 제2의 주면을 향해, 또한 표면에 절연막을 가지는 구멍을 복수 형성하는 동시에, 이 구멍에 도체를 충전해 상기 다층배선부의 소정의 배선에 전기적으로 접속되는 충전전극을 형성하는 공정과,
    (d)상기 다층배선부의 각각 소정의 배선상에 포스트전극을 형성하는 공정과,
    (e)상기 반도체 기판의 제1의 주면 전역에 상기 포스트전극 및 상기 다층배선부를 구성하는 최상층의 상기 절연층을 피복하는 제1의 절연층을 형성하는 공정과,
    (f)상기 제1의 절연층의 표면을 소정 두께 제거해 상기 포스트전극을 노출시키는 공정과,
    (g)상기 반도체 기판의 제2의 주면을 그 표면에서 소정 두께 제거해 상기 충전전극을 노출시켜서 관통전극을 형성하는 공정과,
    (h)상기 반도체 기판의 제2의 주면을 소정 두께 에칭 제거해 상기 관통전극을 소정의 길이 돌출시키는 공정과,
    (i)상기 관통전극의 선단을 노출시키는 상태에서 상기 반도체 기판의 제2의 주면에 소정의 두께의 제2의 절연층을 형성하는 공정과,
    (j)상기 반도체 기판을 상기 제1 및 제2의 절연층을 포함시켜 종횡으로 절단해 상기 각 제품형성부를 분할하는 공정과,
    (k)상기 공정(i) 후, 또는 상기 공정(j) 후에, 상기 관통전극 및 상기 포스트전극 중의 소정의 노출단에 돌기전극을 형성하는 공정을 가지고,
    상기 공정(a) 내지 공정(k)에 의해서 상기 제1의 반도체 장치를 형성하고,
    상기 공정(a) 내지 공정(k)에 있어서의 공정의 선택에 의해서, 상기 관통전극 또는 상기 포스트전극을 적어도 가지는 상기 제2의 반도체 장치를 형성하고,
    다음으로, 상기 제1의 반도체 장치를 상기 관통전극 또는 상기 포스트전극이 하면이 되게끔 해서 상기 외부전극 단자로 한 후, 상기 제2의 반도체 장치의 하면의 상기 관통전극 또는 상기 포스트전극과, 상기 제1의 반도체 장치의 상면의 상기 관통전극 또는 상기 포스트전극을 상기 돌기전극의 일시적 용융처리에 의해서 전기적으로 접속해 적층형 반도체 장치를 제조하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  25. 제24항에 있어서, 상기 관통전극만을 가지는 상기 제2의 반도체 장치는,
    상기 반도체 기판의 제1의 주면에 소정 회로소자를 포함하는 제품형성부를 복수 정렬배치 형성하는 공정과,
    상기 각 제품형성부에 상기 회로소자에 전기적으로 연결되는 배선 및 절연층을 순차 소정 패턴으로 적층 형성해 다층배선부를 형성하는 공정과,
    상기 다층배선부를 형성하는 단계에 있어서, 상기 다층배선부의 소정 깊이에서 상기 반도체 기판의 상기 제1의 주면의 반대면이 되는 제2의 주면을 향해, 또한 표면에 절연막을 가지는 구멍을 복수 형성하는 동시에, 이 구멍에 도체를 충전해 상기 다층배선부의 소정의 배선에 전기적으로 접속되는 충전전극을 형성하는 공정과,
    상기 반도체 기판의 제1의 주면에 제1의 절연층을 형성하는 공정과,
    상기 반도체 기판의 제2의 주면을 그 표면에서 소정 두께 제거해 상기 충전전극을 노출시켜서 관통전극을 형성하는 공정과,
    상기 반도체 기판의 제2의 주면을 소정 두께 에칭 제거해 상기 관통전극을 소정의 길이 돌출시키는 공정과,
    상기 관통전극의 선단을 노출시키는 상태에서 상기 반도체 기판의 제2의 주면에 소정의 두께로 제2의 절연층을 형성하는 공정과,
    상기 관통전극의 노출부분에 돌기전극을 형성하는 공정과,
    상기 반도체 기판을 상기 제1 및 제2의 절연층을 포함시켜 종횡으로 절단해 상기 각 제품형성부를 분할하는 공정에 의해서 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  26. 제24항에 있어서, 상기 포스트전극만을 가지는 상기 제2의 반도체 장치는
    반도체 기판의 제1의 주면에 소정 회로소자를 포함하는 제품형성부를 복수 정렬배치 형성하는 공정과,
    상기 각 제품형성부에 상기 회로소자에 전기적으로 연결되는 배선 및 절연층을 순차 소정 패턴으로 적층 형성해 다층배선부를 형성하는 공정과,
    상기 다층배선부의 각각 소정의 배선상에 포스트전극을 형성하는 공정과,
    상기 반도체 기판의 제1의 주면에 상기 포스트전극을 피복하는 제1의 절연층을 형성하는 공정과,
    상기 제1의 절연층의 표면을 소정 두께 제거해 상기 포스트전극을 노출시키 는 공정과,
    상기 반도체 기판의 제2의 주면을 그 표면에서 소정 두께 제거해 상기 반도체 기판을 얇게 하는 공정과,
    상기 반도체 기판의 제2의 주면에 소정의 두께의 제2의 절연층을 형성하는 공정과,
    상기 포스트전극의 노출부분에 돌기전극을 형성하는 공정과,
    상기 반도체 기판을 상기 제1 및 제2의 절연층을 포함시켜 종횡으로 절단해 상기 각 제품형성부를 분할하는 공정에 의해서 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  27. 제24항에 있어서, 상기 공정(a) 내지 공정(k)에 의해서 상기 제1의 반도체 장치와 상기 제2의 반도체 장치와의 사이에 적층 고정되는 1 내지 복수의 제3의 반도체 장치를 적층 고정하는 공정을 가지고,
    상기 제3의 반도체 장치의 일면에 설치되는 충전전극은 대면하는 반도체 장치의 충전전극 또는 포스트전극에 대응하게끔 형성하고,
    상기 제3의 반도체 장치의 타면에 설치되는 포스트전극은 대면하는 반도체 장치의 충전전극 또는 포스트전극에 대응하게끔 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  28. 제24항에 있어서, 상기 제1의 반도체 장치상에 상기 제1의 반도체 장치보다 도 작은 제2의 반도체 장치를 복수개 병렬배치 고정하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  29. 제24항에 있어서, 상기 제1의 반도체 장치의 상면의 각 충전전극 또는 각 포스트전극이, 상기 제2의 반도체 장치의 하면의 각 충전전극 또는 각 포스트전극에 대응하게끔 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  30. 제24항에 있어서, 상기 공정(e)에 있어서, 상기 제1의 절연층을 형성할 때, 수지의 경화처리를 불충분한 제1차 경화처리로 하고,
    상기 공정(f)에 있어서, 상기 제1의 절연층의 표면에 상기 포스트전극을 노출시킨 후, 상기 제1의 절연층의 경화수축을 수반하는 제2차 경화처리를 행하고, 상기 제1의 절연층의 표면에 상기 포스트전극의 선단을 돌출시켜며,
    상기 제1의 반도체 장치상에 상기 제2의 반도체 장치를 적층 고정할 때, 상기 포스트전극의 돌출부분에 초음파 진동을 가하고, 대면하는 상기 충전전극 또는 상기 포스트전극에 금속 접합에 의해서 접속시키는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  31. 제24항에 있어서, 상기 포스트전극을 도금막 또는 스터드범프 전극 혹은 CVD막으로 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  32. 제24항에 있어서, 상기 제1의 반도체 장치와 상기 제2의 반도체 장치의 사이에 절연용 구멍을 가지는 금속판을 개재시키고,
    상기 절연용 구멍 부분에서는 상기 금속판에 비접촉의 상태에서 상기 제1의 반도체 장치의 상면의 상기 충전전극 또는 상기 포스트전극과, 상기 제2의 반도체 장치의 하면의 상기 충전전극 또는 상기 포스트전극을 상기 돌기전극의 일시적 용융처리에 의해서 전기적으로 접속하고, 상기 제1의 반도체 장치 및 상기 제2의 반도체 장치의 상기 금속판에 대면하는 상기 관통전극 및 상기 포스트전극을 상기 돌기전극의 일시적 용융처리에 의해서 상기 금속판에 전기적으로 접속하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  33. 제32항에 있어서, 상기 금속판에 상기 반도체 장치의 전원 전위 또는 그라운드 전위가 되는 상기 충전전극 또는 상기 포스트전극을 접속하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  34. 제24항에 있어서, 상기 제1의 반도체 장치와 상기 제2의 반도체 장치의 사이의 틈사이에 절연성 수지를 충전하고 또한 경화시키는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  35. 제24항에 있어서, 상기 제1 및 제2의 반도체 장치 중, 하나의 반도체 장치는 상기 반도체 기판으로서 실리콘 기판을 사용해서 상기 회로소자를 형성하고, 다른 하나의 반도체 장치는 상기 반도체 기판으로서 화합물 반도체 기판을 사용해서 상기 회로소자를 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  36. 제24항에 있어서, 상기 제2의 반도체 장치의 제조에 있어서는 상기 제1의 반도체 장치와 동일하게 상기 제1의 절연층의 표면에 노출하는 복수의 포스트전극과, 상기 제2의 절연층의 표면에 노출하는 복수의 관통전극을 형성하고, 상면이 되는 상기 포스트전극 또는 상기 관통전극의 소정의 노출단에 돌기전극을 설치하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  37. 제24항에 있어서, 상기 포스트전극을 상기 관통전극보다도 직경이 커지게끔 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  38. 제24항에 있어서, 상기 회로소자로서 능동소자 및 수동소자를 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  39. 제24항에 있어서, 상기 공정(e)에 있어서, 30~100㎛의 두께로 상기 제1의 절연층을 형성하고,
    상기 공정(c)에 있어서, 5~50㎛의 깊이의 상기 구멍을 형성하고,
    상기 공정(f)에 있어서, 30~100㎛의 두께의 상기 포스트전극을 형성하고,
    상기 공정(g)에 있어서, 5~50㎛의 두께의 관통전극을 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조방법.
  40. (a)반도체 기판의 제1의 주면에 소정 회로소자를 포함하는 제품형성부를 복수 정렬배치 형성하는 공정과,
    (b)상기 각 제품형성부에 상기 회로소자에 전기적으로 연결되는 배선과 절연층을 순차 소정 패턴으로 또한 교대로 적층 형성해 다층배선부를 형성하는 공정과,
    (c)상기 다층배선부를 형성하는 단계에 있어서, 상기 다층배선부의 소정 깊이에서 상기 반도체 기판의 상기 제1의 주면의 반대면이 되는 제2의 주면을 향해, 또한 표면에 절연막을 가지는 구멍을 복수 형성하는 동시에, 이 구멍에 도체를 충전해 상기 다층배선부의 소정의 배선에 전기적으로 접속되는 충전전극을 형성하는 공정과,
    (d)상기 다층배선부의 각각 소정의 배선상에 포스트전극을 형성하는 공정과,
    (e)상기 반도체 기판의 제1의 주면 전역에 상기 포스트전극 및 상기 다층배선부를 구성하는 최상층의 상기 절연층을 피복하는 제1의 절연층을 형성하는 공정과,
    (f)상기 제1의 절연층의 표면을 소정 두께 제거해 상기 포스트전극을 노출시키는 공정과,
    (g)상기 반도체 기판의 제2의 주면을 그 표면에서 소정 두께 제거해 상기 충전전극을 노출시켜서 관통전극을 형성하는 공정과,
    (h)상기 반도체 기판의 제2의 주면을 소정 두께 에칭 제거해 상기 관통전극을 소정의 길이 돌출시키는 공정과,
    (i)상기 반도체 기판의 제2의 주면에 소정의 두께의 제2의 절연층을 형성해 상기 관통전극의 선단을 노출시키는 공정과,
    (j)상기 반도체 기판을 상기 제1 및 제2의 절연층을 포함시켜 종횡으로 절단해 상기 각 제품형성부를 분할하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
  41. 제40항에 있어서, 상기 공정(e)에 있어서, 상기 제1의 절연층을 형성할 때, 수지의 경화처리를 불충분한 제1차 경화처리로 하고,
    상기 공정(f)에 있어서, 상기 제1의 절연층의 표면에 상기 포스트전극을 노출시킨 후, 상기 제1의 절연층의 경화수축을 수반하는 제2차 경화처리를 행하고, 상기 제1의 절연층의 표면에 상기 포스트전극의 선단을 돌출시키는 것을 특징으로 하는 반도체 장치의 제조방법.
  42. 제40항에 있어서, 상기 공정(i) 후, 또는 상기 공정(j) 후, 상기 관통전극 및 상기 포스트전극의 소정의 노출부분에 돌기전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  43. 제40항에 있어서, 상기 포스트전극을 상기 관통전극보다도 직경이 커지게끔 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  44. 제40항에 있어서, 상기 포스트전극을 도금막 또는 스터드범프 전극 혹은 CVD막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  45. 제40항에 있어서, 상기 회로소자는 능동소자 및 수동소자인 것을 특징으로 하는 반도체 장치의 제조방법.
  46. 제40항에 있어서, 상기 공정(e)에 있어서, 30~100㎛의 두께로 상기 제1의 절연층을 형성하고,
    상기 공정(c)에 있어서, 5~50㎛의 깊이의 상기 구멍을 형성하고,
    상기 공정(f)에 있어서, 30~100㎛의 두께의 상기 포스트전극을 형성하고,
    상기 공정(g)에 있어서, 5~50㎛의 두께의 관통전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  47. 회로가 형성된 반도체 기판과,
    상기 반도체 기판의 제1의 주면측에 형성된 제1의 절연층과,
    상기 반도체 기판의 제1의 주면의 반대면이 되는 제2의 주면측에 형성된 제2의 절연층과,
    상기 제1의 절연층의 표면에 노출하고, 상기 회로의 일부에 전기적으로 접속되는 제1의 전극과,
    상기 제2의 절연층의 표면에 노출하고, 상기 회로의 일부에 전기적으로 접속되는 제2의 전극을 가지는 반도체 장치이며,
    상기 반도체 기판의 상기 제1의 주면에는 상기 회로에 전기적으로 접속되는 배선과, 절연층이 교대로 적층되어 이루어지는 다층배선부가 형성되며,
    상기 제1의 절연층은 상기 다층배선부를 구성하는 최상층의 상기 절연층상에 형성되고, 또한 상기 반도체 기판의 강도를 보강하는 보강용 절연층을 구성하는 것을 특징으로 하는 반도체 장치.
  48. 제47항에 있어서, 상기 제1의 절연층은 상기 다층배선부를 구성하는 최상층의 상기 절연층보다도 두껍게 되어 있는 것을 특징으로 하는 반도체 장치.
  49. 제47항에 있어서, 상기 제1의 절연층은 상기 반도체 기판보다 두꺼운 것을 특징으로 하는 반도체 장치.
  50. 제47항에 있어서, 상기 제1의 절연층의 두께는 30~100㎛, 상기 반도체 기판의 두께는 5~50㎛인 것을 특징으로 하는 반도체 장치.
  51. 제47항에 있어서, 상기 제2의 전극은 상기 반도체 기판의 상기 제1의 주면에서 상기 제2의 주면을 관통하는 관통전극인 것을 특징으로 하는 반도체 장치.
  52. 회로가 형성된 반도체 기판과,
    상기 반도체 기판의 제1의 주면측에 형성된 제1의 절연층과,
    상기 반도체 기판의 제1의 주면의 반대면이 되는 제2의 주면측에 형성된 제2의 절연층과,
    상기 제1의 절연층의 표면에 노출하고, 상기 회로의 일부에 전기적으로 접속되는 제1의 전극과,
    상기 제2의 절연층의 표면에 노출하고, 상기 회로의 일부에 전기적으로 접속되는 제2의 전극을 가지는 반도체 장치이며,
    상기 반도체 기판의 상기 제1의 주면에는 상기 회로에 전기적으로 접속되는 배선과, 절연층이 교대로 적층되어 이루어지는 다층배선부가 형성되며,
    상기 제1의 절연층은 상기 다층배선부를 구성하는 최상층의 상기 절연층상에 형성되는 상기 반도체 기판의 강도를 보강하는 보강용 절연층인 반도체 장치의 제조방법이며,
    (a)반도체 기판의 제1의 주면에 상기 회로를 포함하는 제품형성부를 복수 정렬배치 형성하는 공정과,
    (b)상기 반도체 기판의 제1의 면의 상기 각 제품형성부에 상기 다층배선부를 형성하는 공정과,
    (c)상기 다층배선부를 형성하는 단계에 있어서, 상기 다층배선부의 소정 깊이에서 상기 반도체 기판의 제2의 주면을 향해, 또한 표면에 절연막을 가지는 구멍을 형성하는 공정과,
    (d)상기 구멍에 도체를 충전해 상기 제2의 전극을 형성하는 공정과,
    (e)상기 다층배선부를 구성하는 최상층의 절연층상에 상기 제1의 절연층을 형성하는 동시에, 상기 제1의 절연층을 관통하는 상기 제1의 전극을 형성하는 공정과,
    (f)상기 반도체 기판의 제2의 주면을 소정 두께 제거해 상기 제2의 전극을 노출시키는 공정과,
    (g)상기 제2의 전극을 노출시키는 상태에서 상기 반도체 기판의 제2의 주면을 상기 제2의 절연층으로 피복하는 공정과,
    (h)상기 반도체 기판을 상기 제1 및 제2의 절연층을 포함시켜 종횡으로 절단해 상기 각 제품형성부를 분할하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
  53. 제52항에 있어서, 상기 공정(e)에 있어서, 상기 제1의 절연층을 상기 다층배선부를 구성하는 최상층의 상기 절연층보다도 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  54. 제52항에 있어서, 상기 공정(f)에 있어서, 상기 반도체 기판을 상기 제1의 절연층보다 얇게 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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