WO2017039275A1 - 반도체 패키지 구조체, 및 그 제조 방법 - Google Patents

반도체 패키지 구조체, 및 그 제조 방법 Download PDF

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박환필
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Definitions

  • the present invention relates to a semiconductor package structure and a method of manufacturing the same, wherein the die is placed on a substrate utilizing a metal layer formed on the back side of the flip chip die and solder formed thereon in wafer-level or panel-level fan-out electronic packaging.
  • the present invention relates to a semiconductor package structure including a heat dissipating plug that discharges heat generated from a die to the outside, and a method of manufacturing the same.
  • Application processors one of the key components used in smart devices (eg smartphones, tablet PCs, etc.), are increasingly high performance and multifunctional. As a result, the clock speed for driving the chip becomes faster and the size thereof becomes smaller.
  • SOC System-on-a-chip
  • the three-dimensional electronic package is a complex structure made of a variety of materials, which is likely to cause electrical, mechanical and thermal reliability problems.
  • the mobile application processor is composed of a system-on-chip consisting of several circuits, the high temperature heat generated from the chip deteriorates the performance and reliability of the device. Accordingly, the importance of selecting a packaging technology and structure having a heat dissipation function is increasing.
  • One technical problem to be solved by the present invention is to provide a semiconductor package structure of high precision and high yield and a method of manufacturing the same through a self-alignment effect.
  • Another technical problem to be solved by the present invention is to improve the positioning accuracy of the die on the substrate during the assembly process so that the vias of the redistribution in the subsequent rewiring process and the pads of the die are aligned with each other.
  • the present invention provides a semiconductor package structure having a high heat dissipation characteristic and a manufacturing method thereof, as well as high precision and high yield by providing a method for reducing process loss occurring.
  • One technical problem to be solved by the present invention is to provide a highly reliable semiconductor package structure and its manufacturing method.
  • Another technical problem to be solved by the present invention is to provide a semiconductor package structure and a method for manufacturing the same, which simplifies the manufacturing process and reduces the manufacturing cost.
  • Another technical problem to be solved by the present invention is to provide a method for manufacturing a semiconductor package structure that can utilize the existing equipment as it is.
  • Another technical problem to be solved by the present invention is to provide a compact semiconductor package structure.
  • the technical problem to be solved by the present invention is not limited to the above.
  • the present invention provides a semiconductor package structure.
  • the semiconductor package structure may include a base substrate, a die disposed on the base substrate, a die including a semiconductor element, and a surface disposed on one surface of the die and transferring heat generated from the die to the outside. It may include a solder bump (emission) and a solder ball disposed on the other surface opposite the one surface of the die, and transmits a signal generated by the semiconductor device of the die to the external device.
  • the direction in which heat generated in the die is discharged to the outside through the solder bumps and the direction in which a signal generated in the semiconductor device in the die is transmitted to the external device through the solder balls are: It may be anti-parallel with each other.
  • the base substrate may further include a heat dissipation plug penetrating the base substrate, and the heat dissipation plug may be connected to the solder bumps.
  • the solder bump may include a first portion adjacent to the die and a second portion adjacent to the heat dissipation plug, and the width of the first portion may be smaller than the width of the second portion.
  • the heat dissipation plug may be provided in plurality, and the solder bumps may be connected to the plurality of heat dissipation plugs.
  • a bonding pattern may be disposed between the die and the solder bumps to provide an interface between the die and the solder bumps.
  • the bonding pattern may be insulated from the semiconductor device.
  • a solder mask may be further disposed between the substrate and the solder bumps to define an opening region to which the solder bumps are bonded on the substrate in a shape corresponding to the bonding pattern.
  • the base substrate may have a plate shape.
  • the base substrate may include a recess, and the die may be disposed in the recess.
  • the base substrate may further include a connecting plug, and an additional die electrically connected to the connection plug may be disposed on the die.
  • the device may further include a die neighboring the die, and the die and the neighbor die may be electrically connected to each other.
  • a semiconductor package structure may include a base substrate, a die disposed on the base substrate, a die including a semiconductor device, a heat dissipation plug disposed on one surface of the die, and dissipating heat generated from the die to the outside; It may include a solder ball disposed on the other surface opposite to one surface of the die, and transmits a signal generated by the semiconductor device of the die to the external device.
  • a direction in which heat generated in the die is discharged to the outside through the heat dissipation plug, and a direction in which a signal generated in the semiconductor device in the die is transmitted to the external device through the solder ball It may be half parallel to each other.
  • the present invention provides a method of manufacturing a semiconductor package structure.
  • a method of manufacturing a semiconductor package structure includes preparing a base substrate, preparing a die including a semiconductor device, and applying a first solder bump to the die. Providing on one surface and reflowing the first solder bump so that the die is bonded and self-aligned to the base substrate, the material including wiring electrically connected to the semiconductor device. Forming a re-distribution layer on the other surface opposite the one surface of the die, and forming a solder ball on the redistribution layer electrically connected to the wiring of the redistribution layer. It can be done by.
  • the base substrate further comprises a connecting plug, and the step of providing the first solder bumps on the heat dissipation plug, the liquid state of the second solder bumps on the connection plugs And providing an additional die connected to the connection plug on the die.
  • the base substrate further comprises a heat dissipation plug penetrating the base substrate and in contact with the first solder bump, wherein the heat generated in the die is transferred to the first solder bump and It may be released to the outside through the heat radiation plug.
  • the method may further include a removing step of removing the first solder bump and the base substrate on one surface of the die.
  • the removing may also remove a portion of the die on a surface directly contacting the first solder bump.
  • the base substrate further includes a solder mask defining an opening area for the first solder bump bonding on the base substrate, and the bonding and self-alignment.
  • the first solder bump is bonded to the opening region by the reflow, the die can be self-aligned on the base substrate.
  • a solder is disposed on a base substrate, a die disposed on the base substrate, a die including a semiconductor element, and disposed on one surface of the die and dissipating heat generated from the die to the outside. It may include a bump (solder bump) and a solder ball disposed on the other surface facing the one surface of the die, and transmits a signal generated in the semiconductor device of the die to the external device. Accordingly, the die may be self-aligned to the base substrate by the reflow process of the solder bumps.
  • a semiconductor package structure having a high heat dissipation property and a method of manufacturing the same may be provided in which a process margin is improved to improve manufacturing yield, and a manufacturing process is simplified to reduce manufacturing cost.
  • the heat generated in the die can be easily released to the outside through the solder bumps can be provided a semiconductor package structure having a high heat dissipation characteristics and a method of manufacturing the same.
  • the die may be self-aligned to the base substrate by the reflow process of the solder bumps. Accordingly, a semiconductor package structure having a high heat dissipation property and a method of manufacturing the same may be provided in which a process margin is improved to improve manufacturing yield, and a manufacturing process is simplified to reduce manufacturing cost.
  • 1 to 8 are diagrams for describing a semiconductor package structure and a method of manufacturing the same according to the first embodiment of the present invention.
  • FIG. 9 is an enlarged view of A of FIG. 2.
  • FIG. 10 is a diagram for describing a method of manufacturing a semiconductor package structure according to the first modification of the first embodiment of the present invention.
  • FIG. 11 is a diagram for describing a method of manufacturing a semiconductor package structure according to the second modified example of the first embodiment.
  • FIG. 12 is a diagram for describing a semiconductor package structure according to a third modified example of the first embodiment of the present invention.
  • FIG. 13 illustrates a semiconductor package structure according to a fourth modified example of the first embodiment of the present invention.
  • FIG. 14 illustrates a semiconductor package structure according to a fifth modified example of the first embodiment.
  • 15 to 18 are diagrams for describing a semiconductor package structure and a method of manufacturing the same according to the second embodiment of the present invention.
  • FIG. 19 is a diagram for describing a semiconductor package structure according to a modification of the second embodiment of the present invention.
  • 20 to 23 are diagrams for describing a semiconductor package structure and a method of manufacturing the same according to the third embodiment of the present invention.
  • 24 is a block diagram schematically illustrating an example of an electronic system including a semiconductor package structure according to an embodiment of the present disclosure.
  • first, second, and third are used to describe various components, but these components should not be limited by these terms. These terms are only used to distinguish one component from another. Thus, what is referred to as a first component in one embodiment may be referred to as a second component in another embodiment.
  • first component in one embodiment may be referred to as a second component in another embodiment.
  • second component in another embodiment.
  • Each embodiment described and illustrated herein also includes its complementary embodiment.
  • the term 'and / or' is used herein to include at least one of the components listed before and after.
  • connection is used herein to mean both indirectly connecting a plurality of components, and directly connecting.
  • FIG. 1 to 8 are diagrams for describing a semiconductor package structure and a method of manufacturing the same according to the first embodiment of the present invention
  • FIG. 9 is an enlarged view of A of FIG. 2.
  • the base substrate 100 may be a PCB substrate.
  • the base substrate 100 may include a heat dissipation plug 112, a first connecting plug 114, and a second connection plug 116.
  • the heat dissipation plug 112, the first connection plug 114, and the second connection plug 116 may pass through the base substrate 100. Accordingly, both ends of the heat dissipation plug 112, both ends of the first connection plug 114, and both ends of the second connection plug 116 may be exposed.
  • the heat dissipation plug 112 may be for dissipating heat generated from the die 200, which will be described later, to the outside, and the first connection plug 114 and the second connection plug 116 may include a package on package ( It may be for connection with another die stacked on the die 200 in a Package on Package (PoP) or System in Package (SiP) structure.
  • the heat dissipation plug 112, the first connection plug 114, and the second connection plug 116 may be provided in plural.
  • the plurality of first heat dissipation plugs 112 may be disposed in a central portion of the base substrate 100, and the first connection plug 114 and the second connection plug 116 may be disposed on the base substrate 100. It can be disposed within the edge portion of the).
  • the heat dissipation plug 112, the first connection plug 114, and the second connection plug 116 may be formed of the same metal.
  • the heat dissipation plug 112, the first connection plug 114, and the second connection plug 116 may be formed of copper (Cu), aluminum (Al), gold (Au), or the like. Can be.
  • Solder bumps 122 and 124 may be provided on the heat dissipation plug 112, the first connection plug 114, and the second connection plug 116. Specifically, a first solder bump 122 is provided on the heat dissipation plug 112, and a second solder bump 124 is provided on the first connection plug 114 and the second connection plug 116. Can be.
  • the solder bumps 122 and 124 may be formed of a metal having a relatively low melting point for a subsequent reflow process.
  • the solder bumps 122 and 124 may be formed of lead (Pb), tin (Sb), gold (Au), or the like.
  • a solder mask 121 may be formed between the heat dissipation plug 112 and the solder bumps 122.
  • the solder mask 121 may be formed of, for example, an insulating ink of an epoxy component.
  • the solder mask 121 may define a solder mask define area in which the heat dissipation plug 112 contacts the solder bump 122.
  • the solder mask defining region opened by the solder mask 121 may have a shape and size corresponding to the bonding pattern 204 to be described later, for example, the same shape and size.
  • the solder mask 121 defines a region in which the solder bumps 122 are directly contacted on the heat dissipation plug 112, but provides the same shape and size as the bonding pattern 204, which will be described later.
  • the self-alignment effect can be maximized.
  • solder bump when referred to as solder bump, it may be understood to mean the first solder bump 122.
  • the size of the first solder bump 122 may be smaller than the size of the second solder bump 124.
  • a die 200 including a semiconductor device is prepared.
  • the semiconductor device in the die 200 may include, for example, a transistor, a capacitor, or a memory cell (flash memory, DRAM, etc.).
  • the die 200 may be an application processor chip, a memory chip, a graphics chip, or the like.
  • the die 200 may include one surface and the other surface opposite to the one surface.
  • the one surface of the die 200 may be an active surface on which the semiconductor devices are adjacent to each other.
  • the die 200 includes a transistor formed on a silicon substrate
  • the one surface of the die 200 corresponds to an upper surface of the silicon substrate on which the transistor is formed
  • the die The other surface of the 200 may correspond to the lower surface of the silicon substrate.
  • Contact pads 202 may be disposed on the surface of the die 200.
  • the contact pads 202 may be electrically connected to the semiconductor devices in the die 200.
  • the contact pad 202 may be formed of, for example, copper (Cu), titanium (Ti), aluminum (Al), or the like.
  • Bonding patterns 204 may be disposed on the other surface of the die 200.
  • the bonding pattern 204 may be a pattern for improving an interface property between the die 200 and the first solder bumps 122.
  • the bonding pattern 204 may improve adhesion between the first solder bump 122 and the die 200.
  • the bonding pattern 204 may be formed of a metal material, for example, a double layer of titanium having excellent interfacial properties with silicon of the die 200 and copper having excellent interfacial properties with the first solder bump 122. have.
  • the junction patterns 204 may not be electrically connected to the semiconductor devices. In other words, the bonding patterns 204 may directly contact the other surface of the die 200 and may be insulated from the semiconductor devices in the die 200.
  • the die 200 may be disposed on the base substrate 100 provided with the first solder bumps 122. More specifically, the die 200 is formed on the base substrate 100 such that the bonding patterns 204 of the die 200 contact the first solder bumps 122 formed on the solder mask 121. Can be provided.
  • the first solder bumps 122 may be reflowed so that the die 200 may be easily bonded and aligned with the base substrate 100.
  • the die 200 is self-supporting on the base substrate 100. It can be self-aligned. Accordingly, by the die 200 self-aligning on the base substrate 100, the yield of the process can be improved in the semiconductor process having a fine pitch.
  • the first solder bumps 122 may include a first portion adjacent to the die 200 and a second portion adjacent to the heat dissipation plug 122. 1 and 2, after the first solder bump 122 is provided on the heat dissipation plug 122, the die 200 is disposed on the heat dissipation plug 122, and the first solder bump 122 is disposed on the heat dissipation plug 122.
  • One portion may have a width smaller than the width of the second portion.
  • a polymer resin layer 130 may be formed on the base substrate 100 and the die 200.
  • the polymer resin layer 130 may be formed of epoxy.
  • the polymer resin layer 130 may be formed to cover the die 200 and the solder bumps 122 and 124, and expose at least a portion of the contact pad 202. In other words, the polymer resin layer 130 may not cover the upper portion of the contact pad 202.
  • a contact hole 132 exposing the second solder bump 124 may be formed by patterning the polymer resin layer 130.
  • the polymer resin layer 130 may be patterned using a laser.
  • the polymer resin layer 130 may be patterned by a chemical etching method.
  • a seed layer 142 may be conformally formed on the polymer resin layer 130 having the contact hole 132.
  • the seed layer 142 may be formed along an inner surface of the contact hole 132 and may also be formed on the exposed contact pad 202.
  • the seed layer 142 may be formed of copper (Cu), zinc (Zn), nickel (Ni), or the like.
  • the seed layer 142 may be formed by an electroless plating method.
  • a metal film 144 may be formed on the polymer resin layer 130 having the contact hole 132.
  • the metal layer 144 may fill the contact hole 132.
  • the contact pads 202 may be electrically connected to each other by the metal layer 144.
  • the metal layer 144 may be formed of the same material as the seed layer 142.
  • the metal film 144 may be formed by an electroplating method.
  • a contact plug 146 may be formed in the contact hole 132 by patterning the metal layer 144, and the contact pads 202 may be spaced apart from each other. In addition, some of the contact pads 202 may be connected to the contact plug 146. For example, as shown in FIG. 7, some of the contact pads 202 may have the metal layer 144 electrically connected to the contact plugs 146 on the first connection plugs 114. Can be patterned.
  • connection relationship between the contact pads 202 and the connection relationship between the contact pad 202 and the contact plug 146 may be implemented in various forms, unlike illustrated in FIG. 7. The embodiment is not limited to that shown in FIG. 7.
  • a redistribution layer 150 may be formed on the die 200.
  • the redistribution layer 150 may include a wiring 154 and the passivation layer 152 electrically connected to the semiconductor device in the die 200.
  • the wiring 154 may be formed of copper (Cu), aluminum (Al), titanium (Ti), or the like
  • the passivation layer 152 may be formed of silicon oxide, silicon nitride, or the like. Can be. At this time, of course, the wiring 154 may be formed in a multilayer.
  • solder balls 160 electrically connected to the wires 154 of the redistribution layer 150 may be formed on the redistribution layer 150.
  • the solder ball 160 may be formed of lead (Pb), tin (Sb), gold (Au), or the like.
  • the base substrate 100 including the die 200 and the redistribution layer 150 may be inverted to connect the solder ball 160 to an external device. Accordingly, a signal generated by the semiconductor device in the die 200 may be transmitted to the external device.
  • heat generated in the die 200 may be discharged to the outside by the heat dissipation plug 112. Specifically, heat generated by the operation of the semiconductor device in the die 200 may pass through the first solder bumps 122 and the heat dissipation plug 112 in order, and may be discharged to the outside.
  • a direction in which heat generated in the die 200 is discharged to the outside and a direction in which a signal generated in the semiconductor device in the die 200 is transmitted to the external device through the solder ball 160 are provided. It can be anti-parallel with each other.
  • the package structure for dissipating heat generated from the die to the outside by using a heat sink the package structure having a thin thickness due to the thickness and size of the heat sink is used.
  • a thermal interface material TIM
  • a stable package There is a limit to implementing the structure.
  • the heat generated in the die 200 by the first solder bump 122 and the heat dissipation plug 112 are sequentially connected to the die 200 This can be efficiently released to the outside. Accordingly, the use of the TIM can be omitted, thereby simplifying the manufacturing process and manufacturing cost, and providing a semiconductor package structure having a thin thickness and high heat dissipation characteristics, and a manufacturing method thereof.
  • the first solder bumps 122 may be used after the die 200 is directly disposed on the base substrate 100 having the first solder bumps 122. Is reflowed so that the die 200 is self-aligned to the base substrate 100. In other words, even when the die 200 is disposed to one side, due to the surface tension of the first solder bumps 122 melted by reflow, the die 200 is self-supporting on the base substrate 100. It can be self-aligned.
  • a semiconductor package structure having a high wiring density in particular, a large number of input / output terminals has been required.
  • a contact pad 202 and a via, for example, provided on the other surface of the die 200 are provided.
  • alignment for connection with rewiring layers is an important design element.
  • the first solder bump 122 provides the surface tension through the reflow process, thereby 200 can provide the effect of self-aligning in place on the base substrate.
  • a first solder bump 122 is provided on a surface opposite to a surface on which the contact pad 202 of the die 200 is formed, and the first solder bump is disposed between the die 200 and the base substrate 100. Since the reflow process is performed in the state where the 122 is provided, the die 200 may be formed by the surface tension of the first solder bump 122 in the process of returning to room temperature while melting the first solder bump 122. Is self-aligned. Accordingly, the contact pad 202 of the die 200 may be positioned in place.
  • solder mask 121 provides a solder mask defining region on the heat dissipation plug 112 having the same shape and size as the bonding pattern 204, so that the solder bumps 12 are formed in the die 200 in the reflow process. ) May be self-aligned in position on the base substrate.
  • the method for manufacturing a semiconductor structure package according to an embodiment of the present invention can provide a semiconductor structure package structure having a high wiring density, in particular, a large number of input / output terminals, and can also improve yield.
  • a PCB substrate may be used as the base substrate 100. Accordingly, unlike solder bumps, a process of disposing a chip on an artificial substrate using an adhesive layer and then additionally mounting the chip on an PCB may be omitted. As a result, a semiconductor package structure having high heat dissipation characteristics, and a method of manufacturing the same, can be prevented from generating an alignment error due to the thermal expansion of the adhesive layer, and the manufacturing process is simplified to reduce the manufacturing cost.
  • the first solder bump 122 is formed on the heat dissipation plug 112 of the base substrate 100, and the die 200 is formed on the first solder bump 122.
  • positioning on) can use a conventional manufacturing facility as it is. Accordingly, a semiconductor package structure having high heat dissipation characteristics, and a method of manufacturing the same, can be provided in which changes in manufacturing facilities and investment in new facilities are minimized.
  • the first solder bump 122 is provided on the die 200 and then the base substrate 100 It may be bonded to the heat dissipation plug 112.
  • a method of manufacturing a semiconductor package structure according to modified examples of the first embodiment of the present invention will be described with reference to FIGS. 10 and 11.
  • FIG. 10 is a diagram for describing a method of manufacturing a semiconductor package structure according to the first modification of the first embodiment of the present invention.
  • the die 200 described with reference to FIG. 2 and the base substrate 100 described with reference to FIG. 1 are prepared.
  • the first solder bumps 122 described with reference to FIG. 1 may be provided on the bonding pattern 204 of the die 200.
  • the base substrate 100 is bonded to the first solder bumps 122 on the bonding pattern 204.
  • the first solder bump 122 may be bonded to the opening region defined by the solder mask 121 formed on the heat dissipation plug 112. More specifically, in the state where the die 200 is fixed, by moving the base substrate 100, the opening region defined by the solder mask 121 on the heat radiation plug 112 of the base substrate 100 and the The first solder bump 122 may be bonded to the bonding pattern 204. Thereafter, as described with reference to FIG. 2, the die 200 may be bonded and self-aligned with the base substrate 100 by reflowing the first solder bumps 122.
  • FIG. 11 is a diagram for describing a method of manufacturing a semiconductor package structure according to the second modified example of the first embodiment.
  • the die 200 described with reference to FIG. 2 and the base substrate 100 described with reference to FIG. 1 are prepared.
  • a first solder bump 122 described with reference to FIG. 1 may be provided on the bonding pattern 204 of the die 200.
  • the base substrate 100 is bonded to the first solder bumps 122 on the bonding pattern 204.
  • the first solder bump 122 may be bonded to the opening region defined by the solder mask 121 formed on the heat dissipation plug 112. More specifically, in the state where the base substrate 100 is fixed, by moving the die 200, the opening region defined by the solder mask 121 on the heat dissipation plug 112 of the base substrate 100 and the The first solder bump 122 may be bonded to the bonding pattern 204. Thereafter, as described with reference to FIG. 2, the die 200 may be bonded and self-aligned with the base substrate 100 by reflowing the first solder bumps 122.
  • the first solder bumps may be connected to a plurality of heat dissipating plugs.
  • a semiconductor package structure according to a third modified example of the first embodiment of the present invention will be described with reference to FIG. 12.
  • FIG. 12 is a diagram for describing a semiconductor package structure according to a third modified example of the first embodiment of the present invention.
  • a semiconductor package structure according to a first embodiment of the present invention described with reference to FIG. 8 is provided, and a first solder bump 123 is provided on the die 200 and the heat radiation plug 112. May be connected to a plurality of heat dissipation plugs 112.
  • the first solder bump 123 is provided in the opening region defined by the solder mask 121 on the heat dissipation plug 112 of the base substrate 100, as described with reference to FIG. 1.
  • One first solder bump 123 may be provided on the heat dissipation plug 112 to be formed.
  • the solder mask 121 may have the same shape and shape as one bonding pattern 204 on the two heat dissipating plugs 112. It is possible to define an opening area having a size.
  • first solder bumps 123 are respectively connected to the two heat dissipation plugs 112, but the present invention is not limited thereto, and the first solder bumps 123 may have three or more heat dissipations. It will be apparent to those skilled in the art that the plug 112 can be connected.
  • a semiconductor package structure having a die stacked structure may be provided.
  • a semiconductor package structure according to a fourth modified example of the first embodiment of the present invention will be described with reference to FIG. 13.
  • FIG. 13 illustrates a semiconductor package structure according to a fourth modified example of the first embodiment of the present invention.
  • a first semiconductor package structure P1a and a second semiconductor package structure P1b according to the first embodiment of the present invention described with reference to FIG. 8 are provided.
  • the second semiconductor package structure P1b may be disposed on the first semiconductor package structure P1a.
  • the first semiconductor package structure P1a and the second semiconductor package structure P1b are electrically connected to each other by the first connection plug 114a of the first semiconductor package structure P1a, and thus the first semiconductor package may be electrically connected.
  • the die 200a in the structure P1a and the die 200b in the second semiconductor package structure P1b may exchange signals with each other.
  • the second semiconductor package structure P1b may be electrically connected to the second connection plug 116a to transmit and receive signals to and from an external device through the solder balls 160a of the first semiconductor package structure P1a. have.
  • the die 200a in the first semiconductor package structure P1a and the die 200b in the second semiconductor package structure P1b may have the same or different performances.
  • the die 200a and the die 200b may be processor chips, and for another example, the die 200a ) And the die 200b may be memory chips.
  • the die 200a when the die 200a and the die 200b have heterogeneous performance, the die 200a may be a processor chip, and the die 200b may be a device that operates in conjunction with the processor chip.
  • the die 200b may be at least one of a sensor, a radio frequency device, a modem, and an image processing device. It is a matter of course that the example of the device interworking with the processor chip is not limited thereto.
  • a package on package (POP) and a system in package (SiP) may be implemented through a semiconductor package structure having a die stacked structure.
  • POP package on package
  • SiP system in package
  • the number of stacked semiconductor package structures may be three or more.
  • a semiconductor package structure in which dies have a side by side structure may be provided.
  • a semiconductor package structure according to a fifth modified example of the first embodiment of the present invention will be described with reference to FIG. 14.
  • FIG. 14 illustrates a semiconductor package structure according to a fifth modified example of the first embodiment.
  • FIG. 14 a semiconductor package structure according to the first embodiment of the present invention described with reference to FIG. 8 is provided, and the die 200a and the die 200b may be disposed adjacent to each other.
  • the die 200a and the die 200b may be electrically connected to each other in various ways.
  • the die 200a and the die 200b may be electrically connected to each other through the wiring 154 of the redistribution layer 150. That is, the contact pads of the die 200a and the contact pads of the die 200b may be connected through the wiring 154.
  • the die 200a and the die 200b may be connected through the electroplating process described with reference to FIG. 6.
  • the die 200a and the die 200b may be positioned at the correct position through the self-alignment described above, a precise process may be performed even when the contact pad of the die is fine pitch. It can provide an effect that can be done.
  • the base substrate has a plate shape
  • the die may have a shape in which the base substrate has a recess.
  • 15 to 18 are diagrams for describing a semiconductor package structure and a method of manufacturing the same according to the second embodiment of the present invention.
  • the base substrate 300 may be a PCB substrate.
  • the base substrate 300 may include a heat dissipation plug 312, a first connection plug 314, and a second connection plug 316.
  • the heat dissipation plug 312, the first connection plug 314, and the second connection plug 316 may penetrate the base substrate 300. Accordingly, both ends of the heat dissipation plug 312, both ends of the first connection plug 314, and both ends of the second connection plug 316 may be exposed.
  • the base substrate 300 may include a recess 302.
  • the heat dissipation plug 312 may be disposed under the bottom surface of the recess 302.
  • One end of the heat dissipation plug 312 may constitute the bottom surface of the recess 302.
  • the base substrate 300 may include a convex portion surrounding the concave portion 302.
  • the first connecting plug 314 and the second connecting plug 316 may be disposed in the convex portion.
  • Solder bumps 322 may be provided on the heat radiating plugs 312. As shown in FIG. 15, one solder bump 322 may be provided on a plurality of the heat radiation plugs 312. The solder bump 322 may be formed of a metal having a relatively low melting point for a subsequent reflow process, as described with reference to FIG. 1.
  • a solder mask 321 may be formed between the heat dissipation plug 312 and the solder bumps 322.
  • the solder mask 321 may be formed of, for example, an insulating ink of an epoxy component.
  • the solder mask 321 may define a solder mask define area in which the heat dissipation plug 312 contacts the solder bumps 322.
  • the solder mask defining region opened by the solder mask 321 may have a shape and size corresponding to the bonding pattern 304 to be described later, for example, the same shape and size.
  • the solder mask 321 may have the same shape and shape as one bonding pattern 304 on the two heat dissipation plugs 312. It is possible to define an opening area having a size. Accordingly, the solder mask 321 defines an area in which the solder bump 322 is provided in direct contact with the heat dissipation plug 312 on the heat dissipation plug 312, and has the same shape as that of the bonding pattern 304. By providing the size, it is possible to maximize the self-alignment effect to be described later.
  • solder bump 322 is provided on the plurality of heat dissipation plugs 312 in FIG. 15, the solder bumps 322 are not limited to each of the heat dissipation plugs 312. It is apparent that one solder bump 322 may be provided or three or more of the heat dissipating plugs 312 may be provided.
  • a die 200 including a semiconductor device is prepared.
  • the die 200 may include a contact pad 202 on one surface of the die 200 and a bonding pattern 204 on the other surface of the die 200, as described with reference to FIG. 2. .
  • the die 200 may be disposed in the recess 302 of the base substrate 300 provided with the solder bumps 322. More specifically, the die 200 may be provided on the base substrate 300 such that the bonding patterns 204 of the die 200 contact the solder bumps 322. As described with reference to FIG. 2, the solder bumps 322 may be reflowed so that the die 200 can be easily bonded and self-aligned with the base substrate 300. have.
  • the solder bumps 322 may include a first portion adjacent to the die 200 and a second portion adjacent to the heat dissipation plug 322. As shown in FIG. 16, after the solder bumps 322 are provided on the heat dissipation plugs 322, the die 200 is disposed on the heat dissipation plugs 322 so that the first portion is wide. (width) may be narrower than the width of the second portion.
  • the die 200 and the base substrate 300 may be bonded.
  • the recess 302 may be filled with the polymer resin layer 330, as described with reference to FIG. 3.
  • a redistribution layer 350 may be formed on the die 200.
  • the redistribution layer 350 may include a wiring 354 and the passivation layer 352 electrically connected to the semiconductor device in the die 200. As illustrated in FIG. 17, some of the contact pads 204 may be electrically connected to the first connection plug 314 by the wiring 354 in the redistribution layer 350. It is apparent to those skilled in the art that the electrical connection relationship by the wiring 354 in the redistribution layer 350 is not limited to that shown in FIG. 17.
  • a solder ball 360 electrically connected to the wiring 354 of the redistribution layer 350 may be formed on the redistribution layer 350.
  • the base substrate 300 including the die 200 and the redistribution layer 350 may be inverted to connect the solder ball 360 to an external device. Accordingly, a signal generated by the semiconductor device in the die 200 may be transmitted to the external device.
  • the first connection plug 314 and the second connection plug 316 are connected to the wiring 354 in the redistribution layer 350. It can be electrically connected directly. Accordingly, even if a process of forming solder bumps and contact plugs on the first connection plug 314 and the second connection plug 316 is omitted, the first connection plug 314 and the second connection plug ( 316 may be electrically connected to the solder ball 360. Accordingly, a semiconductor package structure and a method of manufacturing the same can be provided with a simplified manufacturing process and a reduced manufacturing cost.
  • a semiconductor package structure having a package on package (POP) structure may be provided.
  • POP package on package
  • 19 is for explaining a semiconductor package structure according to a modification of the second embodiment of the present invention.
  • a first semiconductor package structure P2a and a second semiconductor package structure P2b according to the second embodiment of the present invention described with reference to FIG. 18 are provided.
  • the second semiconductor package structure P2b may be disposed on the first semiconductor package structure P2a.
  • the first semiconductor package structure P2a and the second semiconductor package structure P2b are electrically connected to each other by the first connection plug 114a of the first semiconductor package structure P2a, and thus the first semiconductor package
  • the die 200a in the structure P2a and the die 200b in the second semiconductor package structure P2b may exchange signals with each other.
  • the dies 200a and 200b in the first and second semiconductor package structures P2a and P2b may be configured of the same type or different types of devices as described with reference to FIG. 13.
  • the second semiconductor package structure P2b may be electrically connected to the second connection plug 116a to transmit and receive a signal to and from an external device through the solder balls 160a of the first semiconductor package structure P2a. have.
  • FIG. 19 two semiconductor package structures are stacked, but the number of stacked semiconductor package structures may be three or more.
  • the semiconductor package structure according to the second exemplary embodiment of the present disclosure may also include at least two dies adjacent to each other.
  • the base substrate remains in the first and second embodiments described above, the base substrate can be removed according to the third embodiment of the present invention.
  • a semiconductor package structure and a manufacturing method thereof according to a third embodiment of the present invention will be described with reference to FIGS. 20 through 23.
  • the base substrate and the solder bumps of the semiconductor package structure according to the first and / or second embodiments and modifications thereof are removed, thereby removing a part of the die. Can be manufactured.
  • FIG. 20 is a diagram for describing a semiconductor package structure and a method of manufacturing the same according to the third embodiment of the present invention.
  • the semiconductor package structure according to the first embodiment described above with reference to FIGS. 1 to 8 may be prepared. have.
  • the portion indicated by the point islands of FIG. 20A may be removed.
  • a portion of the die 200, a solder bump, a solder mask, and a base substrate may be removed. More specifically, a portion of the die 200, the solder bumps, the solder mask, and the base substrate may be removed by a chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the package structure according to the third embodiment of the present invention may provide a slimmer semiconductor package structure, as shown in FIG. 20 (b). That is, the package structure according to the third embodiment of the present invention can provide a thin structure in the thickness direction.
  • the solder bumps provide an interface in forming the die on the base substrate. Easy alignment can be provided. That is, even if the die is placed on the base substrate outside the permissible error range, the die may self-align in place on the base substrate by the surface tension of the molten solder bumps by reflow.
  • the third embodiment of the present invention has been described with the assumption that a part of the die, the solder bumps, and the base substrate are all removed. However, only some of the dies may be removed. Of course.
  • the semiconductor package manufacturing method according to the third embodiment of the present invention is the semiconductor package structure according to the first modification of the first embodiment described with reference to FIG. 10 and the second modification of the first embodiment described with reference to FIG. 11. Of course, it can be made in a subsequent process of the semiconductor package structure.
  • 21 is another diagram for describing a semiconductor package structure and a method of manufacturing the same according to the third embodiment of the present invention.
  • a semiconductor package structure and a method of manufacturing the same according to the third embodiment of the present disclosure may also be applied to the semiconductor package structure and the method of manufacturing the third modified example of the first embodiment described with reference to FIG. 12. have.
  • a semiconductor package structure according to the third modified example of the first embodiment described above with reference to FIG. 12 is prepared. Can be.
  • the portion indicated by the point islands of FIG. 21A may be removed.
  • a portion of the die 200, solder bumps, and base substrate may be removed.
  • a portion of the die 200, the solder bumps and the base substrate may be removed by a chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the package structure according to the third exemplary embodiment of the present invention may provide a slimmer semiconductor package structure, as shown in FIG. 21B. That is, the package structure according to the third embodiment of the present invention can provide a thin structure in the thickness direction.
  • solder bumps provide an interface when forming a die on a base substrate, it is possible to provide easy alignment. That is, even if the die is placed on the base substrate outside the permissible error range, the die may self-align in place on the base substrate by the surface tension of the molten solder bumps by reflow.
  • a method of manufacturing a semiconductor package according to a third exemplary embodiment of the present invention may include a semiconductor package structure and a subsequent process of the manufacturing method according to the fourth modified example of the first exemplary embodiment described with reference to FIG. 13. Of course it can.
  • the thickness can be made slimmer, thereby providing a compact design. Can be.
  • a method of manufacturing a semiconductor package according to the third exemplary embodiment of the present invention may include a semiconductor package structure and a subsequent process of the manufacturing method according to the fifth modified example of the first exemplary embodiment described with reference to FIG. 14. Of course it can.
  • the semiconductor package manufacturing method according to the third exemplary embodiment of the present invention may be applied to the semiconductor package structure and the manufacturing method according to the second exemplary embodiment of the present invention described with reference to FIGS. 15 to 18 as a subsequent step.
  • the semiconductor package structure and the method of manufacturing the same according to the modified example of the second embodiment of the present invention described with reference to FIG. 19 may be applied as a subsequent process.
  • 24 is a block diagram schematically illustrating an example of an electronic system including a semiconductor package structure according to an embodiment of the present disclosure.
  • an electronic system 1100 may include a controller 1110, an input / output device 1120, an I / O, a memory device 1130, an interface 1140, and a bus ( 1150, bus).
  • the controller 1110, the input / output device 1120, the memory device 1130, and / or the interface 1140 may be coupled to each other through the bus 1150.
  • the bus 1150 corresponds to a path through which data is moved.
  • the controller 1110 may include at least one of a microprocessor, a digital signal processor, a microcontroller, and logic elements capable of performing functions similar thereto. According to an embodiment, the controller 1110 may include at least one of the semiconductor package structures according to the embodiment of the present invention.
  • the input / output device 1120 may include a keypad, a keyboard, a display device, and the like.
  • the memory device 1130 may store data and / or commands. According to an embodiment, the memory device 1130 may include at least one of the semiconductor package structures disclosed in the above-described embodiments of the present disclosure.
  • the interface 1140 may perform a function of transmitting data to or receiving data from a communication network.
  • the interface 1140 may be in a wired or wireless form.
  • the interface 1140 may include an antenna or a wired / wireless transceiver.
  • the electronic system 1100 may further include a high speed DRAM and / or an SRAM as an operation memory for improving the operation of the controller 1110.
  • the electronic system 1100 may include a personal digital assistant (PDA) portable computer, a web tablet, a wireless phone, a mobile phone, and a digital music player. It can be applied to a digital music player, a memory card, or any electronic product capable of transmitting and / or receiving information in a wireless environment.
  • PDA personal digital assistant
  • the semiconductor package structure and the method of manufacturing the same according to embodiments and modifications of the present invention may be applied to packages having various structures.
  • a semiconductor package structure and a method of manufacturing the same according to embodiments and variations of the present invention may be applied to the field of fan-out packages at wafer level and / or panel level.

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Abstract

반도체 패키지 구조체의 제조 방법이 제공된다. 베이스 기판, 상기 베이스 기판 상에 배치되며, 반도체 소자를 포함하는 다이(die), 상기 다이의 일면 상에 배치되고, 상기 다이에서 생성된 열을 외부로 방출하는 솔더 범프(solder bump) 및 상기 다이의 상기 일면에 대향하는 타면 상에 배치되고, 상기 다이의 상기 반도체 소자에서 생성된 신호를 외부 장치로 전송하는 솔더 볼(solder ball)을 포함하여 이루어질 수 있다.

Description

반도체 패키지 구조체, 및 그 제조 방법
본 발명은 반도체 패키지 구조체, 및 그 제조 방법에 관련된 것으로, 웨이퍼 레벨 또는 패널 레벨의 팬 아웃 전자 패키징에서의 플립 칩 다이의 후면 부에 형성된 금속 층과 그 위에 형성된 솔더를 활용하여 다이를 기판 위에 놓고 리플로우 시킬 때, 솔더가 녹으면서 상온으로 다시 오는 과정에서 다이와 기판면에 있는 금속 패드의 위치가 서로 자동적으로 자가 정열(Self-alignment)되는 현상을 활용하는 것으로, 기판 내 다이의 위치가 고 정밀도를 갖게 되어 수많은 입출력 단자를 요구하는 반도체 디바이스의 패키지 제조 공정에 활용할 수 있다. 추가적으로, 다이(die)에서 생성된 열을 외부로 방출하는 방열 플러그를 포함하는 반도체 패키지 구조체, 및 그 제조 방법에 관련된 것이다.
스마트 기기(예를 들어, 스마트폰, 태블릿 PC 등)에 사용되는 핵심 부품 중에 하나인 어플리케이션 프로세서는 점점 고성능화, 다기능화되고 있다. 이에 따라, 칩을 구동하기 위한 클럭 스피드가 빨라지고, 크기는 소형화 되어 가는 추세이다.
막대한 비용으로 제작된 시스템 온 칩(SOC) 반도체 칩은 후 공정인 조립 공정 중에 이미 알려진 굿 다이(KGD: Known Good Die)를 손실하지 않는 공정 및 구조를 선택하는 것은 전체 생산 비용 및 제품 수익을 결정할 수 있는 중요한 요소이다. 이러한 시스템 반도체 다이들은 수많은 입출력 단자들이 존재하기에 이를 연결하기 위해서는 높은 밀도의 패턴 형성이 필요하다. 높은 밀도의 패턴의 공정 구현을 위해서는 다이 위에 존재하는 패드와 패턴과 연결될 비아(via)의 위치가 서로 정렬(alignment)되는 것이 중요한데, 미세 패턴으로 갈수록 기판 위에서의 다이의 위치 정확도는 더욱 중요해져 패턴 수율 및 전체 제품 수율에 막대한 영향을 끼치므로 반드시 해결 해야 기본적인 사항이다. 추가적으로, 디바이스의 성능 및 소자의 특성 효율 측면에서, 어플리케이션 프로세서에서 발생되는 열이 소자의 성능에 영향을 미칠 뿐 아니라 수명을 단축시키고 신뢰성을 저하시키는 문제를 야기되고 있으며, 소자 구동 시 발생되는 열을 효과적으로 제거해주는 것이 중요한 이슈로 부상하고 있다. 특히, 모바일용 디바이스 또는 웨어러블 디바이스에 요구되는 저 전력, 고 스피드 및 고 성능 특성으로 인해, 시스템 온 칩의 형태로 개발이 진행되고 있어, 디바이스에서 발생하는 열을 효율적을 외부로 방출하는 기술에 대한 관심이 급격하게 높아지고 있다.
또한, 3 차원 구조의 전자 패키지는 다양한 재료로 이루어진 복잡한 구조로 되어 있어, 전기적, 기계적 그리고 열적 신뢰성 문제가 발생할 가능성이 높다. 그리고, 모바일 어플리케이션 프로세서의 경우 여러 개의 회로로 구성된 시스템 온 칩으로 구성되어 있어 칩에서 발생된 고온의 열은 소자의 성능 및 신뢰성을 저하시킨다. 이에 따라, 방열 기능을 갖는 패키징 기술 및 구조의 선택에 대한 중요성이 더욱 더 커지고 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 자가 정렬(self-alignment) 효과를 통하여 고 정밀도 및 고 수율의 반도체 패키지 구조체 및 그 제조 방법을 제공하는 데 있다.
보다 구체적으로, 본 발명이 해결하고자 일 다른 기술적 과제는, 조립 과정에서의 다이의 기판 위에서의 위치 정확도를 향상시켜 후속의 재 배선 공정에서의 재배선의 비아와 다이의 패드가 서로 연결시키기 위해 서로 정렬할 때 발생하는 공정 손실을 줄 일 수 있는 방법을 제공하여 고 정밀도 및 고 수율 뿐 아니라, 고 방열 특성을 갖는 반도체 패키지 구조체 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 일 기술적 과제는, 고 신뢰성의 반도체 패키지 구조체 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 제조 공정이 간소화되고 제조 비용이 감소된 반도체 패키지 구조체 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 기존 설비를 그대로 활용할 수 있는 반도체 패키지 구조체의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 컴팩트한 반도체 패키지 구조체를 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상기 기술적 과제를 해결하기 위해, 본 발명은 반도체 패키지 구조체를 제공한다.
일 실시 예에 따르면, 반도체 패키지 구조체는, 베이스 기판, 상기 베이스 기판 상에 배치되며, 반도체 소자를 포함하는 다이(die), 상기 다이의 일면 상에 배치되고, 상기 다이에서 생성된 열을 외부로 방출하는 솔더 범프(solder bump) 및 상기 다이의 상기 일면에 대향하는 타면 상에 배치되고, 상기 다이의 상기 반도체 소자에서 생성된 신호를 상기 외부 장치로 전송하는 솔더 볼(solder ball)을 포함할 수 있다.
일 실시 예에 따르면, 상기 다이에서 생성된 열이 외부로 상기 솔더 범프를 통하여 방출되는 방향과, 상기 다이 내의 상기 반도체 소자에서 생성된 신호가 상기 솔더 볼을 통하여 상기 외부 장치로 전송되는 방향은, 서로 반 평행할(anti-parallel) 수 있다.
일 실시 예에 따르면, 상기 베이스 기판은, 상기 베이스 기판을 관통하는 방열 플러그(heat dissipation plug)를 더 포함하며, 상기 방열 플러그는 상기 솔더 범프와 연결될 수 있다.
일 실시 예에 따르면, 상기 솔더 범프는, 상기 다이에 인접한 제1 부분, 및 상기 방열 플러그에 인접한 제2 부분을 포함하고, 상기 제1 부분의 폭이 상기 제2 부분의 폭보다 좁을 수 있다.
일 실시 예에 따르면, 상기 방열 플러그는 복수로 제공되고, 상기 솔더 범프는, 복수의 상기 방열 플러그와 연결될 수 있다.
일 실시 예에 따르면, 상기 다이와 상기 솔더 범프 사이에는 상기 다이와 상기 솔더 범프 간의 계면을 제공하는 접합 패턴이 배치될 수 있다.
일 실시 예에 따르면, 상기 접합 패턴은 상기 반도체 소자와 절연될 수 있다.
일 실시 예에 따르면, 상기 기판과 상기 솔더 범프 사이에는, 상기 접합 패턴과 대응하는 형상으로 상기 기판 상에 상기 솔더 범프가 접합하는 개구 영역을 정의하는 솔더 마스크가 더 배치될 수 있다.
일 실시 예에 따르면, 상기 베이스 기판은 플레이트(plate) 형상일 수 있다.
일 실시 예에 따르면, 상기 베이스 기판은, 오목부를 포함하고, 상기 다이는 상기 오목부 내에 배치될 수 있다.
일 실시 예에 따르면, 상기 베이스 기판은, 연결 플러그(connecting plug)를 더 포함하며, 상기 연결 플러그와 전기적으로 연결된 추가 다이(additional die)가 상기 다이 상에 배치될 수 있다.
일 실시 예에 따르면, 상기 다이에 이웃하는 다이를 더 포함하며, 상기 다이와 상기 이웃다이는 전기적으로 상호 연결될 수 있다.
다른 실시 예에 따른 반도체 패키지 구조체는 베이스 기판, 상기 베이스 기판 상에 배치되며, 반도체 소자를 포함하는 다이, 상기 다이의 일면 상에 배치되고, 상기 다이에서 생성된 열을 외부로 방출하는 방열 플러그 및 상기 다이의 상기 일면에 대향하는 타면 상에 배치되고, 상기 다이의 상기 반도체 소자에서 생성된 신호를 상기 외부 장치로 전송하는 솔더 볼을 포함할 수 있다.
다른 실시 예에 따르면, 상기 다이에서 생성된 열이 외부로 상기 방열 플러그를 통하여 방출되는 방향과, 상기 다이 내의 상기 반도체 소자에서 생성된 신호가 상기 솔더 볼을 통하여 상기 외부 장치로 전송되는 방향은, 서로 반 평행할 수 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 반도체 패키지 구조체의 제조 방법을 제공한다.
일 실시 예에 따른 반도체 패키지 구조체의 제조 방법은, 베이스 기판(base substrate)을 준비하는 단계, 반도체 소자를 포함하는 다이(die)를 준비하는 단계, 제1 솔더 범프(solder bump)를 상기 다이의 일면 상에 제공하고, 상기 제1 솔더 범프를 리플로우(reflow)하여, 상기 다이가 상기 베이스 기판에 접합 및 자가 정렬(self-align)되는 단계, 상기 반도체 소자와 전기적으로 연결된 배선을 포함하는 재배선층(re-distribution layer)을 상기 다이의 상기 일면에 대향하는 타면 상에 형성하는 단계 및 상기 재배선층의 상기 배선과 전기적으로 연결된 솔더 볼(solder ball)을 상기 재배선층 상에 형성하는 단계를 포함하여 이루어질 수 있다.
일 실시 예에 따르면, 상기 베이스 기판은, 연결 플러그(connecting plug)를 더 포함하고, 상기 제1 솔더 범프를 상기 방열 플러그 상에 제공하는 단계는, 액체 상태의 제2 솔더 범프를 상기 연결 플러그 상에 제공하는 단계를 포함하고, 상기 연결 플러그와 연결되는 추가 다이를 상기 다이 상에 배치하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 베이스 기판은, 상기 베이스 기판을 관통하며 상기 제1 솔더 범프와 접촉하는 방열 플러그(heat dissipation plug)를 더 포함하며, 상기 다이에서 생성된 열은 상기 제1 솔더 범프 및 상기 방열 플러그를 통하여 외부로 방출될 수 있다.
일 실시 예에 따르면, 상기 솔더 볼(solder ball)을 상기 재배선층 상에 형성하는 단계 이후에, 상기 다이의 일면 상의 제1 솔더 범프 및 상기 베이스 기판을 제거하는 제거 단계를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 제거 단계는 상기 제1 솔더 범프와 직접 접하는 면의 상기 다이 일부도 함께 제거할 수 있다.
일 실시 예에 따르면, 상기 베이스 기판을 준비하는 단계에서, 상기 베이스 기판은, 상기 베이스 기판 상에 상기 제1 솔더 범프 접합을 위한 개구 영역을 정의하는 솔더 마스크를 더 포함하고, 상기 접합 및 자가 정렬되는 단계에서, 상기 제1 솔더 범프는, 상기 리플로우에 의하여 상기 개구 영역에 접합함으로써, 상기 다이가 상기 베이스 기판 상에 자가 정렬될 수 있다.
본 발명의 실시 예에 따르면, 베이스 기판, 상기 베이스 기판 상에 배치되며, 반도체 소자를 포함하는 다이(die), 상기 다이의 일면 상에 배치되고, 상기 다이에서 생성된 열을 외부로 방출하는 솔더 범프(solder bump) 및 상기 다이의 상기 일면에 대향하는 타면 상에 배치되고, 상기 다이의 상기 반도체 소자에서 생성된 신호를 상기 외부 장치로 전송하는 솔더 볼(solder ball)을 포함할 수 있다. 이에 따라 상기 솔더 범프의 리플로우 공정에 의해, 상기 다이가 상기 베이스 기판에 자기 정렬 될 수 있다. 이에 따라, 공정 마진(margin)이 향상되어 제조 수율이 개선되고, 제조 공정이 간소화되어 제조 비용이 감소된, 고 방열 특성을 갖는 반도체 패키지 구조체 및 그 제조 방법이 제공될 수 있다. 또한, 다이에서 생성된 열은 솔더 범프를 통하여 외부로 용이하게 방출될 수 있으므로 고 방열 특성을 가지는 반도체 패키지 구조체 및 그 제조 방법이 제공될 수 있다.
또한, 상기 솔더 범프의 리플로우 공정에 의해, 상기 다이가 상기 베이스 기판에 자가 정렬될 수 있다. 이에 따라, 공정 마진(margin)이 향상되어 제조 수율이 개선되고, 제조 공정이 간소화되어 제조 비용이 감소된, 고 방열 특성을 갖는 반도체 패키지 구조체 및 그 제조 방법이 제공될 수 있다.
도 1 내지 도 8은 본 발명의 제1 실시 예에 따른 반도체 패키지 구조체, 및 그 제조 방법을 설명하기 위한 도면들이다.
도 9는 도 2의 A를 확대하여 표시한 도면이다.
도 10은 본 발명의 제1 실시 예의 제1 변형 예에 따른 반도체 패키지 구조체의 제조 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 제1 실시 예의 제2 변형 예에 따른 반도체 패키지 구조체의 제조 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 제1 실시 예의 제3 변형 예에 따른 반도체 패키지 구조체를 설명하기 위한 도면이다.
도 13은 본 발명의 제1 실시 예의 제4 변형 예에 따른 반도체 패키지 구조체를 설명하기 위한 것이다.
도 14는 본 발명의 제1 실시 예의 제5 변형 예에 따른 반도체 패키지 구조체를 설명하기 위한 것이다.
도 15 내지 도 18은 본 발명의 제2 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법을 설명하기 위한 도면들이다.
도 19는 본 발명의 제2 실시 예의 변형 예에 따른 반도체 패키지 구조체를 설명하기 위한 도면이다.
도 20 내지 도 23은 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법을 설명하기 위한 도면들이다.
도 24는 본 발명의 실시 예에 따른 반도체 패키지 구조체를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1 내지 도 8은 본 발명의 제1 실시 예에 따른 반도체 패키지 구조체, 및 그 제조 방법을 설명하기 위한 도면들이고, 도 9는 도 2의 A를 확대하여 표시한 도면이다.
도 1을 참조하면, 베이스 기판(base substrate, 100)이 준비된다. 상기 베이스 기판(100)은 PCB 기판일 수 있다. 상기 베이스 기판(100)은, 방열 플러그(heat dissipation plug, 112), 제1 연결 플러그(first connecting plug, 114), 및 제2 연결 플러그(116)를 포함할 수 있다.
상기 방열 플러그(112), 상기 제1 연결 플러그(114) 및 상기 제2 연결 플러그(116)는 상기 베이스 기판(100)을 관통할 수 있다. 이에 따라, 상기 방열 플러그(112)의 양단, 상기 제1 연결 플러그(114)의 양단, 및 상기 제2 연결 플러그(116)의 양단이 노출될 수 있다. 상기 방열 플러그(112)는 후술되는 다이(200)에서 발생되는 열을 외부로 방출하기 위한 것일 수 있고, 상기 제1 연결 플러그(114) 및 상기 제2 연결 플러그(116)는, 패키지 온 패키지(Package on Package, PoP) 또는 시스템 인 패키지(System in Package, SiP) 구조에서 상기 다이(200) 상에 적층되는 다른 다이와의 연결을 위한 것일 수 있다.
도 1에 도시된 바와 같이, 상기 방열 플러그(112), 상기 제1 연결 플러그(114), 및 상기 제2 연결 플러그(116)는 복수로 제공될 수 있다. 또한, 복수의 상기 제1 방열 플러그(112)는 상기 베이스 기판(100)의 중앙 부분 내에 배치될 수 있고, 상기 1 연결 플러그(114) 및 상기 제2 연결 플러그(116)는 상기 베이스 기판(100)의 가장자리 부분 내에 배치될 수 있다.
상기 방열 플러그(112), 상기 제1 연결 플러그(114), 및 상기 제2 연결 플러그(116)는 서로 동일한 금속으로 형성될 수 있다. 예를 들어, 상기 방열 플러그(112), 상기 제1 연결 플러그(114), 및 상기 제2 연결 플러그(116)는, 구리(Cu), 알루미늄(Al), 또는 금(Au) 등으로 형성될 수 있다.
상기 방열 플러그(112), 상기 제1 연결 플러그(114), 및 상기 제2 연결 플러그(116) 상에, 솔더 범프(solder bump, 122, 124)가 제공될 수 있다. 구체적으로, 상기 방열 플러그(112) 상에 제1 솔더 범프(122)가 제공되고, 상기 제1 연결 플러그(114) 및 상기 제2 연결 플러그(116) 상에 제2 솔더 범프(124)가 제공될 수 있다. 상기 솔더 범프(122, 124)는 후속 리플로우(reflow) 공정을 위해, 상대적으로 용융점이 낮은 금속으로 형성될 수 있다. 예를 들어, 상기 솔더 범프(122, 124)는, 납(Pb), 주석(Sb), 또는 금(Au) 등으로 형성될 수 있다.
일 실시 예에 따르면, 상기 방열 플러그(112)와 상기 솔더 범프(122) 사이에는 솔더 마스크(121)가 형성될 수 있다. 상기 솔더 마스크(121)는 예를 들어, 에폭시 성분의 절연 잉크로 형성될 수 있다. 상기 솔더 마스크(121)는 상기 방열 플러그(112)가 상기 솔더 범프(122)와 접촉하는 솔더 마스크 정의 영역(solder mask define area)을 정의할 수 있다. 상기 솔더 마스크(121)에 의하여 개구되는 솔더 마스크 정의 영역은, 후술할 접합 패턴(204)과 상응하는 형상 및 크기 예를 들어, 동일한 형상 및 크기를 가질 수 있다. 이에 따라, 솔더 마스크(121)는 방열 플러그(112) 상에 상기 솔더 범프(122)가 직접 접촉하여 제공되는 영역을 정의하되, 상기 접합 패턴(204)과 동일한 형상 및 크기를 제공함으로써, 후술할 자가 정렬 효과를 극대화할 수 있다.
본 발명의 일 실시 예를 설명함에 있어서, 솔더 범프로 호칭하는 경우 제1 솔더 범프(122)를 의미하는 것으로 이해될 수 있다.
일 실시 예에 따르면, 도 1에 도시된 바와 같이, 상기 제1 솔더 범프(122)의 사이즈가 상기 제2 솔더 범프(124)의 사이즈보다 작을 수 있다.
도 2 및 도 9를 참조하면, 반도체 소자를 포함하는 다이(die, 200)가 준비된다. 상기 다이(200) 내의 상기 반도체 소자는, 예를 들어, 트랜지스터, 커패시터, 또는 메모리 셀(플래시 메모리, DRAM 등) 등을 포함할 수 있다. 예를 들어, 상기 다이(200)는, 어플리케이션 프로세서 칩, 메모리 칩, 그래픽 칩 등일 수 있다.
상기 다이(200)는 일면 및 상기 일면에 대향하는 타면을 포함할 수 있다. 상기 다이(200)의 상기 일면은, 상기 반도체 소자들이 인접하게 배치되는 면(active surface)일 수 있다. 다시 말하면, 예를 들어, 상기 다이(200)가 실리콘 기판 상에 형성된 트랜지스터를 포함하는 경우, 상기 다이(200)의 상기 일면은, 상기 트랜지스터가 형성된 상기 실리콘 기판의 상부면에 대응되고, 상기 다이(200)의 상기 타면은 상기 실리콘 기판의 하부면에 대응될 수 있다.
상기 다이(200)의 상기 일면 상에 콘택 패드(contact pad, 202)들이 배치될 수 있다. 상기 콘택 패드(202)들은, 상기 다이(200) 내의 상기 반도체 소자들과 전기적으로 연결될 수 있다. 상기 콘택 패드(202)는 예를 들어, 구리(Cu), 티타늄(Ti), 또는 알루미늄(Al) 등으로 형성될 수 있다.
상기 다이(200)의 상기 타면 상에 접합 패턴(204)들이 배치될 수 있다. 상기 접합 패턴(204)는 상기 다이(200)와 상기 제1 솔더 범프(122) 간의 계면 특성을 개선하기 위한 패턴일 수 있다. 다시 말해, 상기 접합 패턴(204)은 상기 제1 솔더 범프(122)와 상기 다이(200) 간의 접착력을 향상시킬 수 있다. 이를 위하여, 상기 접합 패턴(204)은 금속 물질 예를 들어, 상기 다이(200)의 실리콘과 계면 특성이 우수한 티타늄과 상기 제1 솔더 범프(122)와 계면 특성이 우수한 구리의 이중층으로 형성될 수 있다.
상기 접합 패턴(204)들은 상기 반도체 소자들과 전기적으로 연결되지 않을 수 있다. 다시 말하면, 상기 접합 패턴(204)들은 상기 다이(200)의 상기 타면과 직접적으로 접촉할 뿐, 상기 다이(200) 내에 상기 반도체 소자들과 절연될 수 있다.
상기 다이(200)가 상기 제1 솔더 범프(122)가 제공된 상기 베이스 기판(100) 상에 배치될 수 있다. 보다 구체적으로, 상기 다이(200)의 상기 접합 패턴(204)들이 상기 솔더 마스크(121) 상에 형성된 제1 솔더 범프(122)와 접촉되도록, 상기 다이(200)가 상기 베이스 기판(100) 상에 제공될 수 있다.
상기 제1 솔더 범프(122)가 리플로우(reflow)되어, 상기 다이(200)가 상기 베이스 기판(100)과 용이하게 접합 및 얼라인(align)될 수 있다. 다시 말하면, 상기 다이(200)가 일측으로 치우쳐 배치되더라도, 리플로우에 의해 용융된 상기 제1 솔더 범프(122)의 표면 장력에 의해, 상기 다이(200)가 상기 베이스 기판(100) 상에 자가 정렬(self-align)될 수 있다. 이에 따라, 상기 다이(200)가 상기 베이스 기판(100) 상에 자가 정렬함으로써, 미세 피치를 가지는 반도체 공정에 있어서, 공정의 수율을 향상시킬 수 있다.
상기 제1 솔더 범프(122)는, 상기 다이(200)에 인접한 제1 부분, 및 상기 방열 플러그(122)에 인접한 제2 부분을 포함할 수 있다. 도 1 및 도 2에 도시된 바와 같이, 상기 제1 솔더 범프(122)가 상기 방열 플러그(122) 상에 제공된 후, 상기 다이(200)가 상기 방열 플러그(122) 상에 배치되어, 상기 제1 부분이 폭(width)이 상기 제2 부분의 폭보다 좁을 수 있다.
도 3을 참조하면, 상기 다이(200)가 상기 베이스 기판(100) 상에 배치된 후, 상기 베이스 기판(100) 및 상기 다이(200) 상에 고분자 수지층(130)이 형성될 수 있다. 예를 들어, 상기 고분자 수지층(130)은 에폭시(epoxy)로 형성될 수 있다. 상기 고분자 수지층(130)은, 상기 다이(200) 및 상기 솔더 범프(122, 124)를 덮되, 상기 콘택 패드(202)의 적어도 일부가 노출되도록 형성될 수 있다. 다시 말하면, 상기 고분자 수지층(130)은 상기 콘택 패드(202)의 상부(upper portion)를 덮지 않을 수 있다.
도 4를 참조하면, 상기 고분자 수지층(130)을 패터닝하여, 상기 제2 솔더 범프(124)를 노출하는 콘택 홀(contact hole, 132)이 형성될 수 있다. 일 실시 예에 따르면, 레이저를 이용하여, 상기 고분자 수지층(130)이 패터닝될 수 있다. 또는, 다른 실시 예에 따르면, 화학적 식각 방법으로 상기 고분자 수지층(130)이 패터닝될 수 있다.
도 5를 참조하면, 상기 콘택 홀(132)을 갖는 상기 고분자 수지층(130) 상에 시드층(seed layer, 142)이 콘포말하게(conformally) 형성될 수 있다. 상기 시드층(142)은, 상기 콘택 홀(132)의 내면(inner surface)을 따라 형성되고, 노출된 상기 콘택 패드(202) 상에도 형성될 수 있다. 예를 들어, 상기 시드층(142)은, 구리(Cu), 아연(Zn), 또는 니켈(Ni) 등으로 형성될 수 있다. 또한, 일 실시 예에 따르면, 상기 시드층(142)은 무전해 도금 방식으로 형성될 수 있다.
도 6을 참조하면, 상기 시드층(142)이 형성된 후, 상기 콘택 홀(132)을 갖는 상기 고분자 수지층(130) 상에 금속막(144)이 형성될 수 있다. 상기 금속막(144)은, 상기 콘택 홀(132)을 채울 수 있다. 상기 금속막(144)에 의해, 상기 콘택 패드(202)들은 서로 전기적으로 연결될 수 있다. 상기 금속막(144)은, 상기 시드층(142)과 동일한 물질로 형성될 수 있다. 또한, 일 실시 예에 따르면, 상기 금속막(144)은 전해 도금 방식으로 형성될 수 있다.
도 7을 참조하면, 상기 금속막(144)을 패터닝하여, 상기 콘택 홀(132) 내에 콘택 플러그(146)가 형성되고, 상기 콘택 패드들(202)이 서로 이격될 수 있다. 또한, 상기 콘택 패드(202)들 중 일부는, 상기 콘택 플러그(146)와 연결될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 상기 콘택 패드(202)들 중 일부는, 상기 제1 연결 플러그(114) 상의 콘택 플러그(146)와 전기적으로 연결되도록, 상기 금속막(144)이 패터닝될 수 있다.
상기 콘택 패드(202)들 사이의 연결 관계, 및 상기 콘택 패드(202)와 상기 콘택 플러그(146)의 연결 관계는, 도 7에 도시된 바와 달리, 다양한 형태로 구현될 수 있으며, 본 발명의 실시 예가 도 7에 도시된 것에 제한되는 것은 아니다.
상기 다이(200) 상에 재배선층(re-distribution layer, 150)이 형성될 수 있다. 상기 재배선층(150)은, 상기 다이(200) 내의 상기 반도체 소자와 전기적으로 연결된 배선(154) 및 상기 페시베이션층(152)을 포함할 수 있다. 예를 들어, 상기 배선(154)은, 구리(Cu), 알루미늄(Al), 또는 티타늄(Ti) 등으로 형성될 수 있고, 상기 페시베이션층(152)은 실리콘 산화물, 또는 실리콘 질화물 등으로 형성될 수 있다. 이 때, 상기 배선(154)은 다층으로 형성될 수 있음은 물론이다.
도 8을 참조하면, 상기 재배선층(150)의 상기 배선(154)과 전기적으로 연결된 솔더볼(solder ball, 160)이 상기 재배선층(150) 상에 형성될 수 있다. 예를 들어, 상기 솔더볼(160)은, 납(Pb), 주석(Sb), 또는 금(Au) 등으로 형성될 수 있다.
상기 솔더 볼(160)이 형성된 후, 상기 다이(200), 상기 재배선층(150)을 포함하는 상기 베이스 기판(100)은 뒤집어져, 상기 솔더 볼(160)이 외부 장치에 연결될 수 있다. 이에 따라, 상기 다이(200) 내의 상기 반도체 소자에서 생성된 신호는 상기 외부 장치로 전송될 수 있다. 또한, 상기 다이(200)에서 생성된 열은 상기 방열 플러그(112)에 의해 외부로 방출될 수 있다. 구체적으로, 상기 다이(200) 내의 상기 반도체 소자의 동작으로 생성된 열은, 상기 제1 솔더 범프(122) 및 상기 방열 플러그(112)를 차례로 통과하여, 외부로 방출될 수 있다. 이에 따라, 상기 다이(200)에서 생성된 열이 외부로 방출되는 방향과, 상기 다이(200) 내의 상기 반도체 소자에서 생성된 신호가 상기 솔더볼(160)을 통해 상기 외부 장치로 전송되는 방향이, 서로 반 평행(anti-parallel)할 수 있다.
만약, 상술된 본 발명의 실시 예와 달리, 히트 싱크(heat sink)를 이용하여 다이에서 생성된 열을 외부로 방출하는 패키지 구조의 경우, 히트 싱크의 두께 및 크기로 인해 얇은 두께의 패키지 구조를 구현하는데 한계가 있다. 또한, TIM(thermal interface material)을 이용하여 다이에서 생성된 열을 외부로 방출하는 패키지 구조의 경우, 열 전달 특성이 높을수록 공정성 및 신뢰도가 TIM의 특성으로 인해, 고 방열 특성을 갖는 동시에 안정적인 패키지 구조체를 구현하는데 한계가 있다.
하지만, 상술된 바와 같이, 본 발명의 실시 예에 따르면, 상기 다이(200)와 차례로 연결된 상기 제1 솔더 범프(122) 및 상기 방열 플러그(112)에 의해, 상기 다이(200)에서 발생된 열이 효율적으로 외부로 방출될 수 있다. 이에 따라, TIM의 사용이 생략될 수 있어 제조 공정 및 제조 비용이 간소화되고, 얇은 두께를 가지며, 고 방열 특성을 갖는 반도체 패키지 구조체, 및 그 제조 방법이 제공될 수 있다.
또한, 본 발명의 실시 예에 따르면, 상기 다이(200)가 상기 제1 솔더 범프(122)를 갖는 상기 베이스 기판(100) 상에 바로(directly) 배치된 후, 상기 제1 솔더 범프(122)가 리플로우되어, 상기 다이(200)가 상기 베이스 기판(100)에 자가 정렬될 수 있다. 다시 말하면, 상기 다이(200)가 일측으로 치우쳐 배치되더라도, 리플로우에 의해 용융된 상기 제1 솔더 범프(122)의 표면 장력에 의해, 상기 다이(200)가 상기 베이스 기판(100) 상에 자가 정렬(self-align)될 수 있다.
최근 고 배선 밀도, 특히 수 많은 입출력 단자를 가지는 반도체 패키지 구조체가 요구되고 있으며, 고 배선 밀도 구현을 위해서는, 상기 다이(200)의 타면에 마련되는 콘택 패드(202)와 비아(via) 예를 들어, 재 배선층과의 연결을 위한 정렬이 중요한 설계 요소에 해당한다. 이와 관련하여, 다이(200)가 베이스 기판에 형성됨에 있어서, 약 5 내지 10 마이크로 미터의 초기 오차가 발생한다 하더라도, 제1 솔더 범프(122)가 리플로우 공정을 통하여 표면 장력을 제공함으로써, 다이(200)가 베이스 기판 상의 정 위치에 자가 정렬되는 효과를 제공할 수 있다. 즉, 상기 다이(200)의 콘택 패드(202)가 형성된 면과 반대 면에 제1 솔더 범프(122)가 제공되되, 상기 다이(200)와 상기 베이스 기판(100) 사이에 상기 제1 솔더 범프(122)가 제공된 상태에서 리플로우 공정이 이루어지므로, 상기 제1 솔더 범프(122)가 녹으면서 상온으로 돌아오는 과정에서, 상기 제1 솔더 범프(122)의 표면 장력에 의하여 상기 다이(200)가 자가 정렬하게 되는 것이다. 따라서, 상기 다이(200)의 콘택 패드(202)가 정 위치에 위치하게 될 수 있다. 특히, 솔더 마스크(121)가 방열 플러그(112) 상에 상기 접합 패턴(204)과 형상 및 크기가 동일한 솔더 마스크 정의 영역을 제공함으로써, 상기 솔더 범프(12)가 리플로우 공정에서 상기 다이(200)를 상기 베이스 기판 상의 정 위치에 자가 정렬시킬 수 있다.
따라서, 본 발명의 실시 예에 따른 반도체 구조체 패키지 제조 방법은 고 배선 밀도 특히 수 많은 입출력 단자를 가지는 반도체 구조체 패키지 구조체를 제공할 수 있음은 물론, 수율을 향상시킬 수 있다.
또한, 본 발명의 실시 예에 따르면, 베이스 기판(100)으로 PCB 기판이 이용될 수 있다. 이에 따라, 솔더 범프와 달리, 접착층을 이용하여 별도의 기판(artificial substrate) 상에 칩을 배치시키고 그 후 추가적으로 PCB에 실장하는 공정이 생략될 수 있다. 이로 인해, 상기 접착층 열팽창에 따른 정렬 오차가 발생되는 것이 방지될 수 있고, 생산 공정이 간소화되어 제조 비용이 감소된, 고 방열 특성을 갖는 반도체 패키지 구조체, 및 그 제조 방법이 제공될 수 있다.
또한, 본 발명의 실시 예에 따라, 상기 베이스 기판(100)의 상기 방열 플러그(112) 상에 상기 제1 솔더 범프(122)를 형성하고, 상기 다이(200)를 상기 제1 솔더 범프(122) 상에 배치시키는 공정들은, 종래의 제조 설비를 그대로 사용할 수 있다. 이에 따라, 제조 설비의 변경 및 신규 설비 투자가 최소화된, 고 방열 특성을 갖는 반도체 패키지 구조체, 및 그 제조 방법이 제공될 수 있다.
도 1 내지 도 8을 참조하여 설명된 바와 달리, 본 발명의 제1 실시 예의 변형 예들에 따르면, 상기 제1 솔더 범프(122)는 상기 다이(200) 상에 제공된 후, 상기 베이스 기판(100)의 상기 방열 플러그(112)와 접합될 수 있다. 이하, 도 10 및 도 11을 참조하여, 본 발명의 제1 실시 예의 변형 예들에 따른 반도체 패키지 구조체의 제조 방법이 설명된다.
도 10은 본 발명의 제1 실시 예의 제1 변형 예에 따른 반도체 패키지 구조체의 제조 방법을 설명하기 위한 도면이다.
도 10을 참조하면, 도 2를 참조하여 설명된 다이(200), 및 도 1을 참조하여 설명된 베이스 기판(100)이 준비된다. 상기 다이(200)의 접합 패턴(204) 상에, 도 1을 참조하여 설명된 제1 솔더 범프(122)가 제공될 수 있다.
상기 제1 솔더 범프(122)가 상기 다이(200)의 상기 접합 패턴(204) 상에 형성된 후, 상기 베이스 기판(100)이 상기 접합 패턴(204) 상의 상기 제1 솔더 범프(122)와 접합될 수 있다. 이 때, 상기 제1 솔더 범프(122)는 상기 방열 플러그(112) 상에 형성된 솔더 마스크(121)에 의하여 정의된 개구 영역과 접합할 수 있다. 보다 구체적으로, 상기 다이(200)가 고정된 상태에서, 상기 베이스 기판(100)을 움직여, 상기 베이스 기판(100)의 방열 플러그(112) 상의 솔더 마스크(121)에 의하여 정의된 개구 영역과 상기 접합 패턴(204) 상의 상기 제1 솔더 범프(122)와 접합될 수 있다. 이후, 도 2를 참조하여 설명된 것과 같이, 상기 제1 솔더 범프(122)를 리플로우하여, 상기 다이(200)가 상기 베이스 기판(100)과 접합 및 자가 정렬될 수 있다.
이후, 도 3 내지 도 8을 참조하여 설명된 것 공정이 진행되어, 본 발명의 제1 실시 예의 제1 변형 예에 따른 반도체 패키지 구조체가 제조될 수 있다.
도 11은 본 발명의 제1 실시 예의 제2 변형 예에 따른 반도체 패키지 구조체의 제조 방법을 설명하기 위한 도면이다.
도 11을 참조하면, 도 2를 참조하여 설명된 다이(200), 및 도 1을 참조하여 설명된 베이스 기판(100)이 준비된다. 도 10을 참조하여 설명된 것과 같이, 상기 다이(200)의 접합 패턴(204) 상에, 도 1을 참조하여 설명된 제1 솔더 범프(122)가 제공될 수 있다.
상기 제1 솔더 범프(122)가 상기 다이(200)의 상기 접합 패턴(204) 상에 형성된 후, 상기 베이스 기판(100)이 상기 접합 패턴(204) 상의 상기 제1 솔더 범프(122)와 접합될 수 있다. 이 때, 상기 제1 솔더 범프(122)는 상기 방열 플러그(112) 상에 형성된 솔더 마스크(121)에 의하여 정의된 개구 영역과 접합할 수 있다. 보다 구체적으로, 상기 베이스 기판(100)이 고정된 상태에서, 상기 다이(200)를 움직여, 상기 베이스 기판(100)의 방열 플러그(112) 상의 솔더 마스크(121)에 의하여 정의된 개구 영역과 상기 접합 패턴(204) 상의 상기 제1 솔더 범프(122)와 접합될 수 있다. 이후, 도 2를 참조하여 설명된 것과 같이, 상기 제1 솔더 범프(122)를 리플로우하여, 상기 다이(200)가 상기 베이스 기판(100)과 접합 및 자가 정렬될 수 있다.
이후, 도 3 내지 도 8을 참조하여 설명된 것 공정이 진행되어, 본 발명의 제1 실시 예의 제2 변형 예에 따른 반도체 패키지 구조체가 제조될 수 있다.
상술된 본 발명의 제1 실시 예 및 그 변형 예들과 달리, 본 발명의 제1 실시 예의 제3 변형 예에 따르면, 제1 솔더 범프는 복수의 방열 플러그와 연결될 수 있다. 이하, 도 12를 참조하여 본 발명의 제1 실시 예의 제3 변형 예에 따른 반도체 패키지 구조체가 설명된다.
도 12는 본 발명의 제1 실시 예의 제3 변형 예에 따른 반도체 패키지 구조체를 설명하기 위한 도면이다.
도 12를 참조하면, 도 8을 참조하여 설명된 본 발명의 제1 실시 예에 따른 반도체 패키지 구조체가 제공되되, 다이(200) 및 방열 플러그(112) 상에 제공되는 제1 솔더 범프(123)는 복수의 상기 방열 플러그(112)와 연결될 수 있다.
상기 제1 솔더 범프(123)는, 도 1을 참조하여 설명된 것과 같이, 베이스 기판(100)의 상기 방열 플러그(112) 상의 솔더 마스크(121)에 의하여 정의된 개구 영역에 제공되되, 복수의 상기 방열 플러그(112) 상에 하나의 상기 제1 솔더 범프(123)가 제공되어, 형성될 수 있다. 예를 들어, 접합 패턴(204) 한 개가 두 개의 방열 플러그(112)에 대응되는 경우, 상기 솔더 마스크(121)는 두 개의 방열 플러그(112) 상에 한 개의 접합 패턴(204)과 동일한 형상 및 크기를 가지는 개구 영역을 정의할 수 있다.
본 발명의 제1 실시 예의 제3 변형 예에 따라 상기 제1 솔더 범프(123)가 복수의 상기 방열 플러그(112)와 연결되는 경우, 상기 다이(200)에서 상기 방열 플러그(112)로 열 전달 효율이 향상될 수 있다. 이에 따라, 고 방열 특성을 갖는 반도체 패키지 구조체가 제공될 수 있다.
또한, 도 12에서, 상기 제1 솔더 범프(123)가 각각 2개의 상기 방열 플러그(112)와 연결되는 것으로 도시하였으나, 이에 한정되지 않고, 상기 제1 솔더 범프(123)는 3개 이상의 상기 방열 플러그(112)와 연결될 수 있는 것은 당업자에게 자명하다.
상술된 본 발명의 제1 실시 예 및 그 변형 예들과 달리, 본 발명의 제1 실시 예의 제4 변형 예에 따르면, 다이가 적층된 구조의 반도체 패키지 구조체가 제공될 수 있다. 이하, 도 13을 참조하여, 본 발명의 제1 실시 예의 제4 변형 예에 따른 반도체 패키지 구조체가 설명된다.
도 13은 본 발명의 제1 실시 예의 제4 변형 예에 따른 반도체 패키지 구조체를 설명하기 위한 것이다.
도 13을 참조하면, 도 8을 참조하여 설명된 본 발명의 제1 실시 예에 따른, 제1 반도체 패키지 구조체(P1a) 및 제2 반도체 패키지 구조체(P1b)가 제공된다. 상기 제1 반도체 패키지 구조체(P1a) 상에, 상기 제2 반도체 패키지 구조체(P1b)가 배치될 수 있다.
상기 제1 반도체 패키지 구조체(P1a)와 상기 제2 반도체 패키지 구조체(P1b)는, 상기 제1 반도체 패키지 구조체(P1a)의 제1 연결 플러그(114a)에 의해 전기적으로 연결되어, 상기 제1 반도체 패키지 구조체(P1a) 내의 다이(200a)와 상기 제2 반도체 패키지 구조체(P1b) 내의 다이(200b)는 서로 신호를 주고 받을 수 있다.
또한, 상기 제2 반도체 패키지 구조체(P1b)는 제2 연결 플러그(116a)와 전기적으로 연결되어, 상기 제1 반도체 패키지 구조체(P1a)의 솔더볼(160a)을 통해, 외부 장치로 신호를 송수신할 수 있다.
일 실시 예에 따르면, 상기 제1 반도체 패키지 구조체(P1a) 내의 상기 다이(200a)와 상기 제2 반도체 패키지 구조체(P1b) 내의 상기 다이(200b)는 서로 동종 또는 이종의 성능을 가질 수 있다.
예를 들어, 상기 다이(200a)와 상기 다이(200b)가 동종의 성능을 가지는 경우, 상기 다이(200a)와 상기 다이(200b)는 프로세서 칩일 수 있고, 또 다른 예를 들어, 상기 다이(200a)와 상기 다이(200b)는 메모리 칩일 수 있다.
이와 달리, 상기 다이(200a)와 상기 다이(200b)가 이종의 성능을 가지는 경우, 상기 다이(200a)는 프로세서 칩고, 상기 다이(200b)는 프로세서 칩과 연동하여 동작하는 소자일 수 있다. 예를 들어, 상기 다이(200b)는 센서(sensor), 라디오 프리퀀시 소자, 모뎀(modem), 이미지 처리 소자 중 적어도 하나일 수 있다. 프로세서 칩과 연동하는 소자의 예가 이에 국한되는 것이 아님은 물론이다.
상술한 본 발명의 제4 변형 예에 따르면, 다이가 적층된 구조의 반도체 패키지 구조체를 통하여 패키지 온 패키지(Package on Package, POP) 및 시스템 인 패키지(System in Package, SiP)의 구현이 가능하게 된다. 이는, 본 발명의 실시 예에 따른 반도체 패키지 구조체가 다층으로의 확장성이 용이한 특유의 구조를 제공하기 때문이다.
도 13에서 2개의 반도체 패키지 구조체가 적층되는 것으로 도시되었으나, 적층되는 반도체 패키지 구조체의 개수는 3개 이상일 수 있다.
상술된 제1 실시 예 및 그 변형 예들과 달리, 본 발명의 제1 실시예의 제5 변형 예에 따르면, 다이들이 사이드 바이 사이드(side by side) 구조를 가지는 반도체 패키지 구조체가 제공될 수 있다. 이하, 도 14를 참조하여, 본 발명의 제1 실시 예의 제5 변형 예에 따른 반도체 패키지 구조체가 설명된다.
도 14는 본 발명의 제1 실시 예의 제5 변형 예에 따른 반도체 패키지 구조체를 설명하기 위한 것이다.
도 14를 참조하면, 도 8을 참조하여 설명된 본 발명의 제1 실시 예에 따른 반도체 패키지 구조체가 제공되되, 다이(200a) 및 다이(200b)가 이웃하게 배치될 수 있다.
상기 다이(200a) 및 상기 다이(200b)는 다양한 방법으로 서로 전기적으로 연결될 수 있다. 예를 들어, 상기 다이(200a)와 상기 다이(200b)는 상기 재배선층(150)의 배선(154)을 통하여 전기적으로 상호 연결될 수 있다. 즉, 상기 다이(200a)의 콘택 패드와 상기 다이(200b)의 콘택 패드는 배선(154)을 통하여 연결될 수 있다. 다른 예를 들어, 상기 다이(200a)와 상기 다이(200b)는 도 6을 참조하여 설명한 전해 도금 공정을 통하여 연결될 수도 있다.
본 발명의 제5 변형 예에 따르면, 상기 다이(200a)와 상기 다이(200b)가 상술한 자가 정렬을 통하여 정확한 위치에 포지셔닝될 수 있으므로, 다이의 콘택 패드가 미세 피치인 경우에도 정밀한 공정을 수행할 수 있는 효과를 제공할 수 있다.
상술된 본 발명의 제1 실시 예에서는 베이스 기판이 플레이트(plate) 형상인 반면, 본 발명의 제2 실시 예에 따르면, 다이는 베이스 기판이 오목부(cavity)를 가지는 형상으로 이루어질 수 있다. 이하, 도 15 내지 도 19를 참조하여 본 발명 제2 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법이 설명된다.
도 15 내지 도 18은 본 발명의 제2 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법을 설명하기 위한 도면들이다.
도 15를 참조하면, 베이스 기판(300)이 준비된다. 상기 베이스 기판(300)은 PCB 기판일 수 있다. 상기 베이스 기판(300)은 방열 플러그(312), 제1 연결 플러그(314), 및 제2 연결 플러그(316)를 포함할 수 있다.
상기 방열 플러그(312), 상기 제1 연결 플러그(314) 및 상기 제2 연결 플러그(316)는 상기 베이스 기판(300)을 관통할 수 있다. 이에 따라, 상기 방열 플러그(312)의 양단, 상기 제1 연결 플러그(314)의 양단, 및 상기 제2 연결 플러그(316)의 양단이 노출될 수 있다.
상기 베이스 기판(300)은 오목부(302)를 포함할 수 있다. 상기 오목부(302)의 바닥면 아래에 상기 방열 플러그(312)가 배치될 수 있다. 상기 방열 플러그(312)의 일단이 상기 오목부(302)의 상기 바닥면을 구성할 수 있다. 상기 베이스 기판(300)은 상기 오목부(302)를 둘러싸는 볼록부를 포함할 수 있다. 상기 볼록부 내에, 상기 제1 연결 플러그(314) 및 상기 제2 연결 플러그(316)가 배치될 수 있다.
상기 방열 플러그(312) 상에 솔더 범프(322)가 제공될 수 있다. 도 15에 도시된 바와 같이, 복수의 상기 방열 플러그(312) 상에 하나의 상기 솔더 범프(322)가 제공될 수 있다. 상기 솔더 범프(322)는 도 1을 참조하여 설명된 것과 같이, 후속 리플로우(reflow) 공정을 위해, 상대적으로 용융점이 낮은 금속으로 형성될 수 있다.
일 실시 예에 따르면, 상기 방열 플러그(312)와 상기 솔더 범프(322) 사이에는 솔더 마스크(321)가 형성될 수 있다. 상기 솔더 마스크(321)는 예를 들어, 에폭시 성분의 절연 잉크로 형성될 수 있다. 상기 솔더 마스크(321)는 상기 방열 플러그(312)가 상기 솔더 범프(322)와 접촉하는 솔더 마스크 정의 영역(solder mask define area)을 정의할 수 있다. 상기 솔더 마스크(321)에 의하여 개구되는 솔더 마스크 정의 영역은, 후술할 접합 패턴(304)과 상응하는 형상 및 크기 예를 들어, 동일한 형상 및 크기를 가질 수 있다. 예를 들어, 접합 패턴(304) 한 개가 두 개의 방열 플러그(312)에 대응되는 경우, 상기 솔더 마스크(321)는 두 개의 방열 플러그(312) 상에 한 개의 접합 패턴(304)과 동일한 형상 및 크기를 가지는 개구 영역을 정의할 수 있다. 이에 따라, 솔더 마스크(321)는 방열 플러그(312) 상에 상기 솔더 범프(322)가 상기 방열 플러그(312)와 직접 접촉하여 제공되는 영역을 정의하되, 상기 접합 패턴(304)과 동일한 형상 및 크기를 제공함으로써, 후술할 자가 정렬 효과를 극대화할 수 있다.
도 15에서 복수의 상기 방열 플러그(312) 상에 하나의 상기 솔더 범프(322)가 제공되는 것으로 도시되었으나, 이에 한정되지 않고, 각각의 상기 방열 플러그(312)들 마다 상기 솔더 범프(322)가 제공되거나, 또는 3개 이상의 상기 방열 플러그(312) 상에 하나의 상기 솔더 범프(322)가 제공될 수 있음은 자명하다.
도 16을 참조하면, 도 2를 참조하여 설명된 것과 같이, 반도체 소자를 포함하는 다이(200)가 준비된다. 상기 다이(200)는, 도 2를 참조하여 설명된 것과 같이, 상기 다이(200)의 일면 상의 콘택 패드(202), 및 상기 다이(200)의 타면 상의 접합 패턴(204)을 포함할 수 있다.
상기 다이(200)가 상기 솔더 범프(322)가 제공된 상기 베이스 기판(300)의 상기 오목부(302) 내에 배치될 수 있다. 보다 구체적으로, 상기 다이(200)의 상기 접합 패턴(204)들이 상기 솔더 범프(322)와 접촉되도록, 상기 다이(200)가 상기 베이스 기판(300) 상에 제공될 수 있다. 도 2를 참조하여 설명된 것과 같이, 상기 솔더 범프(322)가 리플로우(reflow)되어, 상기 다이(200)가 상기 베이스 기판(300)과 용이하게 접합 및 자가 정렬(self-align)될 수 있다.
상기 솔더 범프(322)는, 상기 다이(200)에 인접한 제1 부분, 및 상기 방열 플러그(322)에 인접한 제2 부분을 포함할 수 있다. 도 16에 도시된 바와 같이, 상기 솔더 범프(322)가 상기 방열 플러그(322)들 상에 제공된 후, 상기 다이(200)가 상기 방열 플러그(322) 상에 배치되어, 상기 제1 부분이 폭(width)이 상기 제2 부분의 폭보다 좁을 수 있다.
또한, 도 10 및 도 11을 참조하여 설명된 것과 같이, 상기 다이(200) 상에 상기 솔더 범프(322)가 제공된 후, 상기 다이(200)와 상기 베이스 기판(300)이 접합될 수 있다.
상기 다이(200)가 상기 오목부(302) 내에 배치된 후, 상기 오목부(302)는, 도 3을 참조하여 설명된 것과 같이, 고분자 수지층(330)으로 채워질 수 있다.
도 17을 참조하면, 상기 다이(200) 상에 재배선층(350)이 형성될 수 있다. 상기 재배선층(350)은, 상기 다이(200) 내의 상기 반도체 소자와 전기적으로 연결된 배선(354) 및 상기 페시베이션층(352)을 포함할 수 있다. 도 17에 도시된 바와 같이, 상기 재배선층(350) 내의 상기 배선(354)에 의해, 상기 콘택 패드(204)들 중의 일부가 제1 연결 플러그(314)와 전기적으로 연결될 수 있다. 상기 재배선층(350) 내의 상기 배선(354)에 의한 전기적 연결 관계는, 도 17에 도시된 것에 제한되지 않는 것은 당업자에게 자명하다.
도 18을 참조하면, 상기 재배선층(350)의 상기 배선(354)과 전기적으로 연결된 솔더볼(solder ball, 360)이 상기 재배선층(350) 상에 형성될 수 있다. 상기 솔더 볼(360)이 형성된 후, 상기 다이(200), 상기 재배선층(350)을 포함하는 상기 베이스 기판(300)은 뒤집어져, 상기 솔더 볼(360)이 외부 장치에 연결될 수 있다. 이에 따라, 상기 다이(200) 내의 상기 반도체 소자에서 생성된 신호는 상기 외부 장치로 전송될 수 있다.
본 발명의 제2 실시 예에 따르면, 본 발명의 제1 실시 예와 달리, 상기 제1 연결 플러그(314) 및 상기 제2 연결 플러그(316)가 상기 재배선층(350) 내의 상기 배선(354) 전기적으로 직접 연결될 수 있다. 이에 따라, 상기 제1 연결 플러그(314) 및 상기 제2 연결 플러그(316) 상에 솔더 범프 및 콘택 플러그를 형성하는 공정을 생략하더라도, 상기 제1 연결 플러그(314) 및 상기 제2 연결 플러그(316)가 상기 솔더 볼(360)과 전기적으로 용이하게 연결될 수 있다. 이에 따라, 제조 공정이 간소화되고, 제조 비용이 감소된 반도체 패키지 구조체 및 그 제조 방법이 제공될 수 있다.
또한, 본 발명의 제1 실시 예에서는 제2 솔더 범프(124)간의 간격이 좁아지는 경우 제2 솔더 범프(124) 간의 단락을 발생할 우려가 있으나, 본 발명의 제2 실시 예에 따르면, PCB 내에 상기 제2 솔더 범프(124)에 대응하는 배선이 마련되므로 보다 미세 피치가 가능한 반도체 패키지 구조체 및 그 제조 방법이 제공될 수 있다.
상술된 본 발명의 제2 실시 예와 달리, 본 발명의 제2 실시 예의 변형 예에 따르면, package on package(POP) 구조의 반도체 패키지 구조체가 제공될 수 있다. 이하, 도 19를 참조하여, 본 발명의 제2 실시 예의 변형 예에 따른 반도체 패키지 구조체가 설명된다.
도 19는 본 발명의 제2 실시 예의 변형 예에 따른 반도체 패키지 구조체가 설명하기 위한 것이다.
도 19를 참조하면, 도 18을 참조하여 설명된 본 발명의 제2 실시 예에 따른, 제1 반도체 패키지 구조체(P2a) 및 제2 반도체 패키지 구조체(P2b)가 제공된다. 상기 제1 반도체 패키지 구조체(P2a) 상에, 상기 제2 반도체 패키지 구조체(P2b)가 배치될 수 있다.
상기 제1 반도체 패키지 구조체(P2a)와 상기 제2 반도체 패키지 구조체(P2b)는, 상기 제1 반도체 패키지 구조체(P2a)의 제1 연결 플러그(114a)에 의해 전기적으로 연결되어, 상기 제1 반도체 패키지 구조체(P2a) 내의 다이(200a)와 상기 제2 반도체 패키지 구조체(P2b) 내의 다이(200b)는 서로 신호를 주고 받을 수 있다. 이 때, 상기 제1 및 제2 반도체 패키지 구조체(P2a, P2b) 내의 다이(200a, 200b)는 도 13을 참조하여 설명한 바와 같이 동종 또는 이종의 소자로 구성될 수 있다.
또한, 상기 제2 반도체 패키지 구조체(P2b)는 제2 연결 플러그(116a)와 전기적으로 연결되어, 상기 제1 반도체 패키지 구조체(P2a)의 솔더볼(160a)을 통해, 외부 장치로 신호를 송수신할 수 있다.
도 19에서 2개의 반도체 패키지 구조체가 적층되는 것으로 도시되었으나, 적층되는 반도체 패키지 구조체의 개수는 3개 이상일 수 있다.
또한, 본 발명의 제2 실시 예에 따른 반도체 패키지 구조체도 도 14를 참조하여 설명한 바와 같이, 적어도 두 개의 다이가 서로 이웃하여 배치될 수 있음은 물론이다.
상술된 제1 및 제2 실시 예에서는 베이스 기판이 남아 있는 반면, 본 발명의 제3 실시 예에 따르면, 베이스 기판이 제거될 수 있다. 이하 도 20 내지 도 23을 참조하여 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법이 설명된다. 참고로, 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체는 상술한 제1 및/또는 제2 실시 예 및 그 변형 예에 따른 반도체 패키지 구조체의 베이스 기판 및 솔더 범프 나아가 다이의 일부를 제거함으로써, 제조 될 수 있다.
도 20은 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법을 설명하기 위한 도면이다.
도 20(a)을 참고하면, 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체를 형성하기 위하여 먼저, 앞서 도 1 내지 도 8을 참조하여 설명한 제1 실시 예에 따른 반도체 패키지 구조체가 준비될 수 있다.
본 발명의 제1 실시 예에 따른 제조된 반도체 패키지 구조체 중, 도 20(a)의 점섬으로 표시된 부분이 제거될 수 있다. 예를 들어, 상기 다이(200)의 일부, 솔더 범프, 솔더 마스크, 베이스 기판이 제거될 수 있다. 보다 구체적으로, 상기 다이(200)의 일부, 솔더 범프, 솔더 마스크, 베이스 기판은 화학적-기계적 연마 공정(Chemical Mechanical Polising; CMP)에 의하여 제거될 수 있다. 이로써, 도 20(b)에 도시된 바와 같이, 솔더 범프와 직접 접하는 면의 다이(200)가 일부 제거된 형태의 반도체 패키지 구조체가 제공될 수 있다.
본 발명의 제3 실시 예에 따른 패키지 구조체는, 도 20(b)에 도시된 바와 같이, 보다 슬림(slim)한 반도체 패키지 구조체를 제공할 수 있다. 즉, 본 발명의 제3 실시 예에 다른 패키지 구조체는 두께 방향으로 얇은 구조체를 제공할 수 있는 것이다.
또한, 본 발명의 제3 실시 예에 따른 패키지 구조체는, 본 발명의 제1 실시 예에 따른 패키지 구조체에서 상술한 바와 같이, 다이를 베이스 기판 상에 형성함에 있어서, 솔더 범프가 계면을 제공하므로, 용이한 얼라인을 제공할 수 있다. 즉, 다이가 허용된 오차 범위 밖으로 베이스 기판 상에 배치되더라도, 리플로우에 의해 용융된 솔더 범프의 표면 장력에 의하여 다이가 베이스 기판 상에 정 위치에 자가-정렬 될 수 있다.
이상 도 20을 참조하여, 본 발명의 제3 실시 예를 설명함에 있어서, 상기 다이의 일부, 솔더 범프, 베이스 기판 모두가 제거되는 경우를 상정하여 설명하였으나, 이와 달리, 이들 중 일부만 제거될 수도 있음은 물론이다.
본 발명의 제3 실시 예에 따른 반도체 패키지 제조 방법은 도 10을 참조하여 설명한 제1 실시 예의 제1 변형 예에 따른 반도체 패키지 구조체 및 도 11을 참조하여 설명한 제1 실시 예의 제2 변형 예에 따른 반도체 패키지 구조체의 후속 공정으로 이루어질 수 있음은 물론이다.
도 21은 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법을 설명하기 위한 다른 도면이다.
도 21을 참조하면, 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법은, 도 12를 참조하여 설명한 제1 실시 예의 제3 변형 예에 따른 반도체 패키지 구조체 및 그 제조 방법에도 적용될 수 있다.
도 21(a)를 참조하면, 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체를 형성하기 위하여 먼저, 앞서 도 12를 참조하여 설명한 제1 실시 예의 제3 변형 예에 따른 반도체 패키지 구조체가 준비될 수 있다.
본 발명의 제1 실시 예에 따른 제조된 반도체 패키지 구조체 중, 도 21(a)의 점섬으로 표시된 부분이 제거될 수 있다. 예를 들어, 상기 다이(200)의 일부, 솔더 범프, 베이스 기판이 제거될 수 있다. 보다 구체적으로, 상기 다이(200)의 일부, 솔더 범프, 베이스 기판은 화학적-기계적 연마 공정(Chemical Mechanical Polising; CMP)에 의하여 제거될 수 있다. 이로써, 도 21(b)에 도시된 바와 같이, 솔더 범프와 직접 접하는 면의 다이(200)가 일부 제거된 형태의 반도체 패키지 구조체가 제공될 수 있다.
본 발명의 제3 실시 예에 따른 패키지 구조체는, 도 21(b)에 도시된 바와 같이, 보다 슬림(slim)한 반도체 패키지 구조체를 제공할 수 있다. 즉, 본 발명의 제3 실시 예에 다른 패키지 구조체는 두께 방향으로 얇은 구조체를 제공할 수 있는 것이다.
또한, 본 발명의 제3 실시 예에 따른 패키지 구조체는, 다이를 베이스 기판 상에 형성함에 있어서, 솔더 범프가 계면을 제공하므로, 용이한 얼라인을 제공할 수 있다. 즉, 다이가 허용된 오차 범위 밖으로 베이스 기판 상에 배치되더라도, 리플로우에 의해 용융된 솔더 범프의 표면 장력에 의하여 다이가 베이스 기판 상에 정 위치에 자가-정렬 될 수 있다.
이상 도 21을 참조하여, 본 발명의 제3 실시 예를 설명함에 있어서, 상기 다이의 일부, 솔더 범프, 베이스 기판 모두가 제거되는 경우를 상정하여 설명하였으나, 이와 달리, 이들 중 일부만 제거될 수도 있음은 물론이다.
또한, 도 22를 참조하면, 본 발명의 제3 실시 예에 따른 반도체 패키지 제조 방법은 도 13을 참조하여 설명한 제1 실시 예의 제4 변형 예에 따른 반도체 패키지 구조체 및 그 제조 방법의 후속 공정으로 이루어질 수 있음은 물론이다.
도 22에 도시된 바와 같이, 두께 방향으로 적층된 반도체 패키지 구조체에 본 발명의 제3 실시 예에 따른 반도체 패키지 구조체 제조 방법이 적용되는 경우, 두께를 보다 슬림하게 할 수 있으므로 컴팩트한 디자인을 제공할 수 있다.
또한, 도 23을 참조하면, 본 발명의 제3 실시 예에 따른 반도체 패키지 제조 방법은 도 14를 참조하여 설명한 제1 실시 예의 제5 변형 예에 따른 반도체 패키지 구조체 및 그 제조 방법의 후속 공정으로 이루어질 수 있음은 물론이다.
또한 도시하지는 않았으나, 본 발명의 제3 실시 예에 따른 반도체 패키지 제조 방법은, 도 15 내지 도 18을 참조하여 설명한 본 발명의 제2 실시 예에 따른 반도체 패키지 구조체 및 그 제조 방법에도 후속 공정으로 적용될 수 있으며, 도 19를 참조하여 설명한 본 발명의 제2 실시 예의 변형 예에 따른 반도체 패키지 구조체 및 그 제조 방법에도 후속 공정으로 적용될 수 있음은 물론이다.
상술된 본 발명의 실시 예들 및 변형 예들에 따른 반도체 패키지 구조체의 활용 예가 설명된다.
도 24는 본 발명의 실시 예에 따른 반도체 패키지 구조체를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 24를 참조하면, 본 발명의 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 컨트롤러(1110)는, 상술된 본 발명의 실시 예에 따른 반도체 패키지 구조체들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 일 실시 예에 따르면, 상기 기억 장치(1130)는 상술된 본 발명의 실시 예들에 개시된 반도체 패키지 구조체들 중에서 적어도 하나를 포함할 수 있다.
상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
본 발명의 실시 예들 및 변형 예들에 따른 반도체 패키지 구조체 및 그 제조 방법은, 다양한 구조의 패키지에 적용될 수 있다. 예를 들어, 본 발명의 실시 예들 및 변형 예들에 따른 반도체 패키지 구조체 및 그 제조 방법은 웨이퍼 레벨 및/또는 패널 레벨의 팬-아웃 패키지 분야에 적용될 수 있다.

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되며, 반도체 소자를 포함하는 다이(die);
    상기 다이의 일면 상에 배치되고, 상기 다이에서 생성된 열을 외부로 방출하는 솔더 범프(solder bump); 및
    상기 다이의 상기 일면에 대향하는 타면 상에 배치되고, 상기 다이의 상기 반도체 소자에서 생성된 신호를 외부 장치로 전송하는 솔더 볼(solder ball)을 포함하는 반도체 패키지 구조체.
  2. 제1 항에 있어서,
    상기 다이에서 생성된 열이 외부로 상기 솔더 범프를 통하여 방출되는 방향과, 상기 다이 내의 상기 반도체 소자에서 생성된 신호가 상기 솔더 볼을 통하여 상기 외부 장치로 전송되는 방향은, 서로 반 평행한(anti-parallel) 것을 포함하는 반도체 패키지 구조체.
  3. 제1 항에 있어서,
    상기 베이스 기판은, 상기 베이스 기판을 관통하는 방열 플러그(heat dissipation plug)를 더 포함하며, 상기 방열 플러그는 상기 솔더 범프와 연결되는 반도체 패키지 구조체.
  4. 제3 항에 있어서,
    상기 솔더 범프는, 상기 다이에 인접한 제1 부분, 및 상기 방열 플러그에 인접한 제2 부분을 포함하고, 상기 제1 부분의 폭이 상기 제2 부분의 폭보다 좁은 것을 포함하는 반도체 패키지 구조체.
  5. 제3 항에 있어서,
    상기 방열 플러그는 복수로 제공되고,
    상기 솔더 범프는, 복수의 상기 방열 플러그와 연결되는 것을 포함하는 반도체 패키지 구조체.
  6. 제1 항에 있어서,
    상기 다이와 상기 솔더 범프 사이에는 상기 다이와 상기 솔더 범프 간의 계면을 제공하는 접합 패턴이 배치된 반도체 패키지 구조체.
  7. 제6 항에 있어서,
    상기 접합 패턴은 상기 반도체 소자와 절연된 것을 포함하는 반도체 패키지 구조체.
  8. 제6 항에 있어서,
    상기 기판과 상기 솔더 범프 사이에는, 상기 접합 패턴과 대응하는 형상으로 상기 기판 상에 상기 솔더 범프가 접합하는 개구 영역을 정의하는 솔더 마스크가 더 배치되는 반도체 패키지 구조체.
  9. 제1 항에 있어서,
    상기 베이스 기판은 플레이트(plate) 형상인 반도체 패키지 구조체.
  10. 제1 항에 있어서,
    상기 베이스 기판은, 오목부를 포함하고, 상기 다이는 상기 오목부 내에 배치되는 것을 포함하는 반도체 패키지 구조체.
  11. 제1 항에 있어서,
    상기 베이스 기판은, 연결 플러그(connecting plug)를 더 포함하며,
    상기 연결 플러그와 전기적으로 연결된 추가 다이(additional die)가 상기 다이 상에 배치된 반도체 패키지 구조체.
  12. 제1 항에 있어서,
    상기 다이에 이웃하는 이웃다이를 더 포함하며,
    상기 다이와 상기 이웃다이는 전기적으로 상호 연결된 반도체 패키지 구조체.
  13. 베이스 기판;
    상기 베이스 기판 상에 배치되며, 반도체 소자를 포함하는 다이;
    상기 다이의 일면 상에 배치되고, 상기 다이에서 생성된 열을 외부로 방출하는 방열 플러그; 및
    상기 다이의 상기 일면에 대향하는 타면 상에 배치되고, 상기 다이의 상기 반도체 소자에서 생성된 신호를 상기 외부 장치로 전송하는 솔더 볼을 포함하는 반도체 패키지 구조체.
  14. 제13 항에 있어서,
    상기 다이에서 생성된 열이 외부로 상기 방열 플러그를 통하여 방출되는 방향과, 상기 다이 내의 상기 반도체 소자에서 생성된 신호가 상기 솔더 볼을 통하여 상기 외부 장치로 전송되는 방향은, 서로 반 평행한(anti-parallel) 것을 포함하는 반도체 패키지 구조체.
  15. 베이스 기판(base substrate)을 준비하는 단계;
    반도체 소자를 포함하는 다이(die)를 준비하는 단계;
    제1 솔더 범프(solder bump)를 상기 다이의 일면 상에 제공하고, 상기 제1 솔더 범프를 리플로우(reflow)하여, 상기 다이가 상기 베이스 기판에 접합 및 자가 정렬(self-align)되는 단계;
    상기 반도체 소자와 전기적으로 연결된 배선을 포함하는 재배선층(re-distribution layer)을 상기 다이의 상기 일면에 대향하는 타면 상에 형성하는 단계; 및
    상기 재배선층의 상기 배선과 전기적으로 연결된 솔더 볼(solder ball)을 상기 재배선층 상에 형성하는 단계를 포함하는 반도체 패키지 구조체의 제조 방법.
  16. 제15 항에 있어서,
    상기 베이스 기판은, 연결 플러그(connecting plug)를 더 포함하고,
    상기 제1 솔더 범프를 상기 방열 플러그 상에 제공하는 단계는, 액체 상태의 제2 솔더 범프를 상기 연결 플러그 상에 제공하는 단계를 포함하고,
    상기 연결 플러그와 연결되는 추가 다이를 상기 다이 상에 배치하는 단계를 포함하는 반도체 패키지 구조체의 제조 방법.
  17. 제15 항에 있어서,
    상기 베이스 기판은, 상기 베이스 기판을 관통하며 상기 제1 솔더 범프와 접촉하는 방열 플러그(heat dissipation plug)를 더 포함하며,
    상기 다이에서 생성된 열은 상기 제1 솔더 범프 및 상기 방열 플러그를 통하여 외부로 방출되는, 반도체 패키지 구조체의 제조 방법.
  18. 제15 항에 있어서,
    상기 솔더 볼(solder ball)을 상기 재배선층 상에 형성하는 단계 이후에, 상기 다이의 일면 상의 제1 솔더 범프 및 상기 베이스 기판을 제거하는 제거 단계를 더 포함하는, 반도체 패키지 구조체의 제조 방법.
  19. 제18 항에 있어서,
    상기 제거 단계는, 상기 제1 솔더 범프와 직접 접하는 면의 상기 다이 일부도 함께 제거하는, 반도체 패키지 구조체의 제조 방법.
  20. 제15 항에 있어서,
    상기 베이스 기판을 준비하는 단계에서, 상기 베이스 기판은, 상기 베이스 기판 상에 상기 제1 솔더 범프 접합을 위한 개구 영역을 정의하는 솔더 마스크를 더 포함하고,
    상기 접합 및 자가 정렬되는 단계에서, 상기 제1 솔더 범프는, 상기 리플로우에 의하여 상기 개구 영역에 접합함으로써, 상기 다이가 상기 베이스 기판 상에 자가 정렬되는 것인, 반도체 패키지 구조체의 제조 방법.
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