JP2002305282A - 半導体素子とその接続構造及び半導体素子を積層した半導体装置 - Google Patents

半導体素子とその接続構造及び半導体素子を積層した半導体装置

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semiconductor element
semiconductor device
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conductive
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Hiroshi Murayama
啓 村山
Mitsutoshi Azuma
光敏 東
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Shinko Electric Industries Co Ltd
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Abstract

(57)【要約】 【課題】 大容量化、小型化、薄型化の他、高速化をも
実現し得る積層用半導体素子の接続構造、及び、該半導
体素子を積層した半導体装置を提供する。 【解決手段】 導電性バンプを備える半導体素子におい
て、半導体素子を貫通して導電性バンプの背面に達する
ビアホールが形成されている。そして、ビアホールの内
壁面には、導電性バンプと連続する導電性被膜（Ａｕ又
はＣｕ被膜）が、絶縁層（ＳｉＯ2層）を介して形成さ
れていて、一方の半導体素子の導電性バンプが、他方の
半導体素子のビアホールに当接して半導体素子が接続さ
れている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の構
造、接続構造、及び、該半導体素子を積層した半導体装
置に関するものである。
【０００２】
【従来の技術】従来、半導体素子（ＬＳＩ等の半導体チ
ップ）を搭載したパッケージとして、各種のものが知ら
れているが、現在は、多ピン化、接続端子ピッチの縮
小、装置全体の薄型化・小型化に適応し得る点、また、
経済性と量産性の点から、ＴＣＰ（テープ・キャリア・
パッケージ）が普及している。
【０００３】通常、このＴＣＰに代表される半導体素子
を積層して、半導体装置の大容量化を図るが、同時に、
半導体装置に対する小型化・薄型化の要請にも応える必
要があり、半導体素子を、同じ高さでも数多く積層でき
る接続構造が求められている。ここで、図１に、従来の
積層型半導体装置における半導体素子の接続構造の一例
を示す。半導体素子１は、その回路面２にＡｌパッド３
を備え、該Ａｌパッド３には、他の半導体素子１’との
電気的接続を確保するためのＡｕバンプ４が形成されて
いる。この半導体素子は、樹脂（例えばエポキシ系樹
脂）で形成したアンダーフィル層５を介して、配線層
６、絶縁層７及びはんだバンプ８からなるインターポー
ザー９に一体化され、積層用半導体装置を構成してい
る。この積層用半導体装置は、半導体素子１のＡｕバン
プ４がインターポーザーの配線層６に接続する構造とな
っているので、はんだバンプ８が、他の積層用半導体装
置との接続端子となる。
【０００４】この積層用半導体装置を積層すると、図１
に示すように、積層用半導体装置のインターポーザー下
部空間に、他方の積層用半導体装置の半導体素子１’を
収容するとともに、はんだバンプ８が、他方の積層用半
導体装置の配線層に接触する構造となる。即ち、従来
は、半導体素子をインターポーザーに実装して、一つの
パッケージにして、このパッケージを積層して、半導体
素子間の電気的な接続を確保しつつ、大容量の積層型半
導体装置を作製していた。
【０００５】しかし、上記パッケージの積層では、半導
体装置を大容量化することが可能であっても、（１）平
面的に小さくして小型化を図る、また、（２）より多く
積層しても、小型化、薄型化を図る化を図る等の要請に
応えることは困難である。また、半導体素子の積層にイ
ンターポーザーを使うと、高速対応が難しくなり、半導
体装置の用途が限られてしまう。
【０００６】したがって、近年、積層型半導体装置にお
いては、大容量化、小型化、薄型化の他、高速化をも実
現し得る半導体素子の積層構造及び／又は接続構造が求
められている。
【０００７】
【発明が解決しようとする課題】本発明は、上記要請を
踏まえ、大容量化、小型化、薄型化の他、高速化をも実
現し得る積層用半導体素子の積層構造及び／又は接続構
造、さらに、該半導体素子を積層した半導体装置を提供
することを課題（目的）とする。
【０００８】
【課題を解決するための手段】本発明者は、上記課題を
解決する手段を検討するに当たり、先ず、図１に示す従
来の接続構造を検討した。その結果、従来の接続構造に
おいて、インターポーザーを省略できれば、従来と同じ
高さで多くの半導体素子を積層できるし、また、従来と
同じ容量で半導体装置を薄型化でき、かつ、インターポ
ーザーがない分高速化にも対応できるとの発想に至り、
該発想のもとで、インターポーザーに替わり、積層した
半導体素子を、多層間にわたり、電気的に接続すること
ができる接続構造について、鋭意検討した。
【０００９】本発明は、上記発想のもとにおける検討の
結果なされたもので、その要旨は、以下のとおりであ
る。 （１） 導電性バンプを備える半導体素子において、半
導体素子を貫通して導電性バンプの背面に達するビアホ
ールが形成されていることを特徴とする半導体素子。
【００１０】（２） 前記ビアホールの内壁面に、導電
性バンプと接続する導電性被膜が、絶縁層を介して形成
されていることを特徴とする前記（１）記載の半導体素
子。 （３） 前記導電性被膜が、Ａｕ又はＣｕからなること
を特徴とする前記（２）記載の半導体素子。 （４） 前記絶縁層が、ＳｉＯ2からなることを特徴と
する前記（２）又は（３）記載の半導体素子。
【００１１】（５） 導電性バンプを備えた一方の半導
体素子と、導電性バンプを備え、半導体素子を貫通して
導電性バンプの背面に達するビアホールが形成されてい
る他方の半導体素子とを接続する接続構造において、一
方の半導体素子の導電性バンプが、他方の半導体素子の
ビアホールに当接して接続されていることを特徴とする
半導体素子の接続構造。
【００１２】（６） 前記ビアホールの内壁面に、導電
性バンプと接続する導電性被膜が、絶縁層を介して形成
されていることを特徴とする前記（５）記載の半導体素
子の接続構造。（７） 前記導電性被膜が、Ａｕ又はＣ
ｕからなることを特徴とする前記（６）記載の半導体素
子の接続構造。
【００１３】（８） 前記絶縁層が、ＳｉＯ2の層から
なることを特徴とする前記（６）又は（７）記載の半導
体素子の接続構造。 （９） 導電性バンプを備えた一方の半導体素子と、導
電性バンプを備え、半導体素子を貫通して導電性バンプ
の背面に達するビアホールが形成されている他方の半導
体素子とを積層した半導体装置において、一方の半導体
素子の導電性バンプが、他方の半導体素子のビアホール
に当接して、複数の半導体素子が積層されていることを
特徴とする半導体装置。
【００１４】（１０） 前記ビアホールの内壁面に、導
電性バンプと接続する導電性被膜が、絶縁層を介して形
成されていることを特徴とする前記（９）記載の半導体
装置。 （１１） 前記導電性被膜が、Ａｕ又はＣｕからなるこ
とを特徴とする前記（１０）記載の半導体装置。
【００１５】（１２） 前記絶縁層が、ＳｉＯ2からな
ることを特徴とする前記（１０）又は（１１）記載の半
導体装置。
【００１６】
【発明の実施の形態】本発明を図面に基づいて説明す
る。図２に、本発明の半導体素子の一態様を示す。図２
に示す半導体素子１においては、回路面２をも貫通し、
Ａｌパッド３に形成したＡｕバンプ（導電性バンプ）４
の背面に達するビアホール１０が形成されている。これ
が、本発明の第１の特徴である。そして、このビアホー
ル１０の内面には、図３に示すように、導電性被膜１２
が、絶縁層１１を介して形成されている。
【００１７】導電性被膜１２としては、例えば、Ａｕ又
はＣｕの被膜が好ましいが、他の導電性金属、合金の被
膜でもよい。絶縁層１１としては、ＳｉＯ2の絶縁層
が、絶縁層や導電性被膜の形成、及び、導電性被膜やウ
エハーとの密着性の点で好ましいが、これらの点を満た
すものであれば、他の絶縁層でもよい。この導電性被膜
１２は、導電性バンプと連続しているので、半導体素子
を他の半導体素子に電気的に接続する際、接続端子とし
て機能する。
【００１８】半導体素子を積層した一態様を図４に示
す。図４に示すように、一方の半導体素子（図中、上の
半導体素子）の導電性バンプ４が、他方の半導体素子
（図中、下の半導体素子）のビアホール１０に当接し、
導電性被膜１２に接触するので、上下の半導体素子の導
電性バンプ４が導電性被膜１２を介して連結されて、上
下の半導体素子が、電気的に、直接、接続されることに
なる。
【００１９】このように、本発明によれば、インターポ
ーザーを用いずに、半導体素子を、電気的な接続を確保
しつつ積層することができる。これが、本発明の第２の
特徴である。次ぎに、半導体素子を作製し、該半導体素
子に、ビアホールを形成し、最後に、導電性被膜を形成
する方法について、図５及び図６に基づいて説明する。
【００２０】ウエハー１３（例えば、厚さ６５０μｍ程
度）の表面に形成した回路面２の上に、通常の方法でＡ
ｌパッド３を形成し（図５（ａ）、参照）、次いで、Ａ
ｌパッド３の上に、めっき又はバンプボンダーを用いて
Ａｕバンプ４（高さ３５μｍ程度の導電性バンプ）を形
成する（図５（ｂ）、参照）。その後、ウエハー１３の
背面を研摩して、所要の厚さにし（例えば、厚さ６５０
μｍ程度を５０μｍ程度にする）、半導体素子を完成す
る。
【００２１】次ぎに、Ａｕバンプ４を下にした状態で、
半導体素子１の上から、Ａｕバンプ４の位置に向けて、
所要強度のレーザー（例：紫外線レーザー）を照射し
て、半導体素子を貫通してＡｕバンプ４の背面に達す
る、適宜の大きさのビアホール１０（例えば、直径１０
μｍ以下）を形成する（図６（ａ）、参照）。レーザー
の照射時、Ａｕバンプ４がストッパーの役割をするの
で、レーザーによる穴あけ工程を正確に制御することが
できる。
【００２２】次いで、ＣＶＤやスピンコーターを用い
て、ビアホール１０の内面に、絶縁層１１を形成する
（図６（ｂ）、参照）。例えば、ＣＶＤでテトラエトキ
シシランを飛ばして、ＳｉＯ2の絶縁層を形成する。そ
して、その後、メッキ法やスパッタ法を用い、絶縁層１
１の表面に導電性被膜１２を形成する。このようにし
て、薄型で、積層用の本発明の半導体素子を作製するこ
とができる。
【００２３】図７に、はんだバンプ８を有する配線基板
１４の上に、本発明の半導体素子を積層して構成した半
導体装置の一態様を示す。半導体素子は、本発明の接続
構造に従って、電気的に接続されている。半導体素子と
半導体素子の間の空隙には、樹脂を充填して一体構造と
しているので、半導体素子間の電気的接続を確実に行な
うとともに、半導体装置自体の強度、耐久性、耐熱性等
を確保することができる。
【００２４】
【発明の効果】本発明によれば、同寸法、構造の半導体
素子を積層しつつ、半導体素子間を直接、電気的に接続
することができるので、半導体素子の大容量化、小型化
・薄型化を、同時に達成し、さらに、高速化にも対応す
ることができる。また、本発明によれば、同寸法、構造
の半導体素子を積層するので、半導体素子が熱膨張して
も、それぞれ同程度ですみ、半導体素子間の電気的な接
続を、常に、安定して保持することができる。
【図面の簡単な説明】
【図１】従来の積層型半導体装置における半導体素子の
接続構造の一例を示す図である。
【図２】本発明の半導体素子の一態様を示す図である。
【図３】ビアホールの態様を示す図である。
【図４】本発明の半導体素子を積層した一態様を示す図
である。
【図５】半導体素子を作製する工程を示す図である。
【図６】半導体素子に、ビアホール、絶縁層、導電性被
膜を形成する工程を示す図である。
【図７】本発明の半導体素子を積層した半導体装置の一
態様を示す図である。
【符号の説明】
１、１’…半導体素子 ２…回路面 ３…Ａｌパッド ４…Ａｕバンプ ５…アンダーフィル層 ６…インターポーザーの配線層 ７…インターポーザーの絶縁層 ８…はんだバンプ ９…インターポーザー １０…ビアホール １１…絶縁層 １２…導電性被膜 １３…ウエハー １４…配線基板 １５…樹脂
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F044 KK05 LL04 QQ04 QQ07 RR02

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 導電性バンプを備える半導体素子におい
    て、 半導体素子を貫通して導電性バンプの背面に達するビア
    ホールが形成されていることを特徴とする半導体素子。
  2. 【請求項２】 前記ビアホールの内壁面に、導電性バン
    プと接続する導電性被膜が、絶縁層を介して形成されて
    いることを特徴とする請求項１記載の半導体素子。
  3. 【請求項３】 前記導電性被膜が、Ａｕ又はＣｕからな
    ることを特徴とする請求項２記載の半導体素子。
  4. 【請求項４】 前記絶縁層が、ＳｉＯ2からなることを
    特徴とする請求項２又は３記載の半導体素子。
  5. 【請求項５】 導電性バンプを備えた一方の半導体素子
    と、導電性バンプを備え、半導体素子を貫通して導電性
    バンプの背面に達するビアホールが形成されている他方
    の半導体素子とを接続する接続構造において、 一方の半導体素子の導電性バンプが、他方の半導体素子
    のビアホールに当接して接続されていることを特徴とす
    る半導体素子の接続構造。
  6. 【請求項６】 前記ビアホールの内壁面に、導電性バン
    プと接続する導電性被膜が、絶縁層を介して形成されて
    いることを特徴とする請求項５記載の半導体素子の接続
    構造。
  7. 【請求項７】 前記導電性被膜が、Ａｕ又はＣｕからな
    ることを特徴とする請求項６記載の半導体素子の接続構
    造。
  8. 【請求項８】 前記絶縁層が、ＳｉＯ2からなることを
    特徴とする請求項６又は７記載の半導体素子の接続構
    造。
  9. 【請求項９】 導電性バンプを備えた一方の半導体素子
    と、導電性バンプを備え、半導体素子を貫通して導電性
    バンプの背面に達するビアホールが形成されている他方
    の半導体素子とを積層した半導体装置において、 一方の半導体素子の導電性バンプが、他方の半導体素子
    のビアホールに当接して、複数の半導体素子が積層され
    ていることを特徴とする半導体装置。
  10. 【請求項１０】 前記ビアホールの内壁面に、導電性バ
    ンプと接続する導電性被膜が、絶縁層を介して形成され
    ていることを特徴とする請求項９記載の半導体装置。
  11. 【請求項１１】 前記導電性被膜が、Ａｕ又はＣｕから
    なることを特徴とする請求項１０記載の半導体装置。
  12. 【請求項１２】 前記絶縁層が、ＳｉＯ2からなること
    を特徴とする請求項１０又は１１記載の半導体装置。
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