JP2001035993A - マルチチップモジュールおよびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 コストの増加を招くことなく、チップ間配線
の本数を増加させるととも、高速化および低消費電力化
を実現する。 【解決手段】 ＤＲＡＭチップ１とロジック回路チップ
２とをそれぞれ個別に製造した後、これらのＤＲＡＭチ
ップ１およびロジック回路チップ２をアイランド３上に
固着する。ＤＲＡＭチップ１とロジック回路チップ２と
の全面にＳＯＧからなる平坦化可能な層間絶縁膜４を形
成する。層間絶縁膜４の部分に接続孔４ａ〜４ｄを形成
し、Ｗプラグ５ａ〜５ｄを埋め込む。層間絶縁膜４上に
Ａｌ膜からなるチップ間配線６およびボンディングパッ
ド７を形成する。その後、パッシベーション膜８を形成
し、ボンディングパッド７の上方のパッシベーション膜
８をエッチング除去した後、ボンディングワイヤ９をボ
ンディングパッド７およびリード１０にボンディング
し、パッケージングを行って、パッケージ１１を製造す
る。
の本数を増加させるととも、高速化および低消費電力化
を実現する。 【解決手段】 ＤＲＡＭチップ１とロジック回路チップ
２とをそれぞれ個別に製造した後、これらのＤＲＡＭチ
ップ１およびロジック回路チップ２をアイランド３上に
固着する。ＤＲＡＭチップ１とロジック回路チップ２と
の全面にＳＯＧからなる平坦化可能な層間絶縁膜４を形
成する。層間絶縁膜４の部分に接続孔４ａ〜４ｄを形成
し、Ｗプラグ５ａ〜５ｄを埋め込む。層間絶縁膜４上に
Ａｌ膜からなるチップ間配線６およびボンディングパッ
ド７を形成する。その後、パッシベーション膜８を形成
し、ボンディングパッド７の上方のパッシベーション膜
８をエッチング除去した後、ボンディングワイヤ９をボ
ンディングパッド７およびリード１０にボンディング
し、パッケージングを行って、パッケージ１１を製造す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、マルチチップモ
ジュールおよびその製造方法に関し、特に、ＭＣＭ（Mu
lti Chip Module 、マルチチップモジュール）技術にお
けるチップ間配線の形成に適用して好適なものである。
ジュールおよびその製造方法に関し、特に、ＭＣＭ（Mu
lti Chip Module 、マルチチップモジュール）技術にお
けるチップ間配線の形成に適用して好適なものである。
【０００２】
【従来の技術】従来、例えばＡＳＩＣ（Application Sp
ecific Integarated Circuit）や半導体メモリなどの、
異なる能力のチップを混載する場合には、ＭＣＭ技術が
用いられてきた。
ecific Integarated Circuit）や半導体メモリなどの、
異なる能力のチップを混載する場合には、ＭＣＭ技術が
用いられてきた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＭＣＭ技術においては、チップ間配線はＴＡＢ（Tape A
utomated Bonding）技術やボンディング技術を用いて形
成されていた。そのため、多数の配線を形成することは
困難であり、半導体装置の高速化および低消費電力化に
対して不利であった。
ＭＣＭ技術においては、チップ間配線はＴＡＢ（Tape A
utomated Bonding）技術やボンディング技術を用いて形
成されていた。そのため、多数の配線を形成することは
困難であり、半導体装置の高速化および低消費電力化に
対して不利であった。
【０００４】また、上述の機能を１つのチップにおいて
設計したシステムオンチップの場合は、高速化および低
消費電力化が可能となる。ところが、工程数が増加して
しまうことから、歩留まりの低下およびコストの増加を
招いてしまう。
設計したシステムオンチップの場合は、高速化および低
消費電力化が可能となる。ところが、工程数が増加して
しまうことから、歩留まりの低下およびコストの増加を
招いてしまう。
【０００５】したがって、この発明の目的は、複数の異
なる種類のチップを混載させる際に、コストの増加を招
くことなく、チップ間配線の本数を増加させることがで
き、これによって高速化および低消費電力化を実現する
ことができる、信頼性の高いマルチチップモジュールお
よびその製造方法を提供することにある。
なる種類のチップを混載させる際に、コストの増加を招
くことなく、チップ間配線の本数を増加させることがで
き、これによって高速化および低消費電力化を実現する
ことができる、信頼性の高いマルチチップモジュールお
よびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明者は、従来技術が
有する上述の課題を解決すべく、鋭意検討を行った。以
下にその概要を説明する。
有する上述の課題を解決すべく、鋭意検討を行った。以
下にその概要を説明する。
【０００７】すなわち、本発明者の知見によれば、ＭＣ
Ｍ技術は低コストであるのみならず、例えばヒ化ガリウ
ム（ＧａＡｓ）チップ、電荷結合素子（Charge Coupled
Device 、ＣＣＤ）チップ、あるいは液晶（ＬＣＤ）チ
ップなどの複数の異なる種類のチップを混載したシステ
ムオンチップ化が可能である。ところが、従来のＭＣＭ
技術においては、１チップのシステムオンチップに比し
て高速化および低消費電力化が困難であった。
Ｍ技術は低コストであるのみならず、例えばヒ化ガリウ
ム（ＧａＡｓ）チップ、電荷結合素子（Charge Coupled
Device 、ＣＣＤ）チップ、あるいは液晶（ＬＣＤ）チ
ップなどの複数の異なる種類のチップを混載したシステ
ムオンチップ化が可能である。ところが、従来のＭＣＭ
技術においては、１チップのシステムオンチップに比し
て高速化および低消費電力化が困難であった。
【０００８】そこで、この点について本発明者が鋭意検
討を行ったところ、従来のＢＧＡ（Ball Grid Array ）
やボンディングを使用したＭＣＭ技術が、現状の１チッ
プでのシステムオンチップに比して高速化および低消費
電力化が困難であるのは、異なる種類の複数の半導体チ
ップ間を接続するワイヤの総配線本数が制限されてしま
うことに起因していることを知見するに至った。
討を行ったところ、従来のＢＧＡ（Ball Grid Array ）
やボンディングを使用したＭＣＭ技術が、現状の１チッ
プでのシステムオンチップに比して高速化および低消費
電力化が困難であるのは、異なる種類の複数の半導体チ
ップ間を接続するワイヤの総配線本数が制限されてしま
うことに起因していることを知見するに至った。
【０００９】そして、本発明者は、ＭＣＭ技術を用いた
システムオンチップにおいて、異なる種類の複数の半導
体チップを１つの半導体チップと同様に形成し、ワイヤ
の総配線本数の制限をなくすためには、異なる種類の複
数の半導体チップを同一基台上に載置する際に、これら
の半導体チップ間を、配線形成プロセスを用いて形成さ
れた配線を用いて相互に電気的に接続することが好まし
いことを想起するに至った。
システムオンチップにおいて、異なる種類の複数の半導
体チップを１つの半導体チップと同様に形成し、ワイヤ
の総配線本数の制限をなくすためには、異なる種類の複
数の半導体チップを同一基台上に載置する際に、これら
の半導体チップ間を、配線形成プロセスを用いて形成さ
れた配線を用いて相互に電気的に接続することが好まし
いことを想起するに至った。
【００１０】すなわち、この発明の第１の発明は、複数
のチップからなるマルチチップモジュールにおいて、複
数のチップが基台上に載置され、複数のチップのうちの
少なくとも２つのチップが、配線形成プロセスを用いて
形成された配線により、相互に電気的に接続されている
ことを特徴とするものである。
のチップからなるマルチチップモジュールにおいて、複
数のチップが基台上に載置され、複数のチップのうちの
少なくとも２つのチップが、配線形成プロセスを用いて
形成された配線により、相互に電気的に接続されている
ことを特徴とするものである。
【００１１】この第１の発明において、典型的には、配
線形成プロセスは、少なくとも成膜工程を有する。
線形成プロセスは、少なくとも成膜工程を有する。
【００１２】この第１の発明において、好適には、成膜
工程において、導電性の材料を含むガスを流しつつレー
ザ光を照射することにより、配線を形成する。このよう
にして配線を形成する場合において、多層配線を形成す
るときには、２層の配線の交差する部分における配線層
間に絶縁膜を設けるようにする。
工程において、導電性の材料を含むガスを流しつつレー
ザ光を照射することにより、配線を形成する。このよう
にして配線を形成する場合において、多層配線を形成す
るときには、２層の配線の交差する部分における配線層
間に絶縁膜を設けるようにする。
【００１３】この第１の発明において、好適には、配線
形成プロセスは、成膜工程、リソグラフィ工程およびエ
ッチング工程を有する。これらのうち、成膜工程におい
ては、スパッタリング法、化学気相成長（ＣＶＤ）法、
あるいは塗布法などが用いられる。また、エッチング工
程において、好適には、例えば反応性イオンエッチング
（ＲＩＥ）法などのドライエッチング法が用いられる。
形成プロセスは、成膜工程、リソグラフィ工程およびエ
ッチング工程を有する。これらのうち、成膜工程におい
ては、スパッタリング法、化学気相成長（ＣＶＤ）法、
あるいは塗布法などが用いられる。また、エッチング工
程において、好適には、例えば反応性イオンエッチング
（ＲＩＥ）法などのドライエッチング法が用いられる。
【００１４】この発明の第２の発明は、複数のチップか
らなるマルチチップモジュールの製造方法において、複
数のチップを基台上に載置する工程と、複数のチップの
うちの少なくとも２つのチップを相互に電気的に接続す
る配線を、配線形成プロセスを用いて形成するようにし
たことを特徴とするものである。
らなるマルチチップモジュールの製造方法において、複
数のチップを基台上に載置する工程と、複数のチップの
うちの少なくとも２つのチップを相互に電気的に接続す
る配線を、配線形成プロセスを用いて形成するようにし
たことを特徴とするものである。
【００１５】この第２の発明において、典型的には、配
線形成プロセスは、少なくとも成膜工程を有する。ま
た、この第２の発明において、配線形成プロセスは、成
膜工程、リソグラフィ工程およびエッチング工程を有す
る。
線形成プロセスは、少なくとも成膜工程を有する。ま
た、この第２の発明において、配線形成プロセスは、成
膜工程、リソグラフィ工程およびエッチング工程を有す
る。
【００１６】この第２の発明において、典型的には、成
膜工程により導電膜および／または絶縁膜を成膜する。
膜工程により導電膜および／または絶縁膜を成膜する。
【００１７】この発明において、典型的には、チップは
半導体チップである。
半導体チップである。
【００１８】上述のように構成されたこの発明によるマ
ルチチップモジュールおよびその製造方法によれば、複
数のチップを基台上に載置し、これらの複数のチップの
うちの少なくとも２つのチップを、配線形成プロセスを
用いて形成された配線により、相互に電気的に接続する
ようにしていることにより、ボンディングを用いること
なく、複数のチップを相互に電気的に接続することがで
きる。
ルチチップモジュールおよびその製造方法によれば、複
数のチップを基台上に載置し、これらの複数のチップの
うちの少なくとも２つのチップを、配線形成プロセスを
用いて形成された配線により、相互に電気的に接続する
ようにしていることにより、ボンディングを用いること
なく、複数のチップを相互に電気的に接続することがで
きる。
【００１９】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。なお、以下の一実施
形態の全図においては、同一または対応する部分には同
一の符号を付す。
いて図面を参照しながら説明する。なお、以下の一実施
形態の全図においては、同一または対応する部分には同
一の符号を付す。
【００２０】まず、この発明の一実施形態によるＭＣＭ
の製造方法について説明する。図１〜図３はこの一実施
形態によるＭＣＭの製造方法を示す。なお、図１Ｂは図
１ＡのＢ−Ｂ線に沿った断面図であり、図２Ｂは図２Ａ
のＢ−Ｂ線に沿った断面図である。
の製造方法について説明する。図１〜図３はこの一実施
形態によるＭＣＭの製造方法を示す。なお、図１Ｂは図
１ＡのＢ−Ｂ線に沿った断面図であり、図２Ｂは図２Ａ
のＢ−Ｂ線に沿った断面図である。
【００２１】まず、従来公知の方法によりＤＲＡＭ(Dyn
amic Random Access Memory)チップ１の製造を行う。こ
の製造の際には、図１Ａに示すように、このＤＲＡＭチ
ップ１の製造後の検査に用いられるテストパッド１ａ
と、後述するチップ間配線を接続するための配線接続用
パッド１ｂとを露出させるようにする。その後、ペレタ
イズを行い、個々のＤＲＡＭチップ１に分割する。
amic Random Access Memory)チップ１の製造を行う。こ
の製造の際には、図１Ａに示すように、このＤＲＡＭチ
ップ１の製造後の検査に用いられるテストパッド１ａ
と、後述するチップ間配線を接続するための配線接続用
パッド１ｂとを露出させるようにする。その後、ペレタ
イズを行い、個々のＤＲＡＭチップ１に分割する。
【００２２】他方、従来公知の方法によりＡＳＩＣなど
のロジック回路チップ２の製造を行う。この製造の際に
は、このロジック回路チップ２の製造後の検査に用いら
れるテストパッド２ａと、後述するチップ間配線を接続
するための配線接続用パッド２ｂとを露出させるように
する。その後、ペレタイズを行い個々のロジック回路チ
ップ２に分割する。
のロジック回路チップ２の製造を行う。この製造の際に
は、このロジック回路チップ２の製造後の検査に用いら
れるテストパッド２ａと、後述するチップ間配線を接続
するための配線接続用パッド２ｂとを露出させるように
する。その後、ペレタイズを行い個々のロジック回路チ
ップ２に分割する。
【００２３】次に、ＤＲＡＭチップ１の裏面とロジック
回路チップ２の裏面とを、リードフレーム（図示せず）
の中央に位置するアイランド３表面に接着する。これに
より、図１Ｂに示すように、ＤＲＡＭチップ１とロジッ
ク回路チップ２とが、アイランド３上に固着される。
回路チップ２の裏面とを、リードフレーム（図示せず）
の中央に位置するアイランド３表面に接着する。これに
より、図１Ｂに示すように、ＤＲＡＭチップ１とロジッ
ク回路チップ２とが、アイランド３上に固着される。
【００２４】次に、図２に示すように、例えばスピンオ
ンガラス（ＳＯＧ）などの、材料を塗布して成膜が行わ
れる電気絶縁用の膜を用いて、ＤＲＡＭチップ１および
ロジック回路チップ２の全面に平坦化可能な層間絶縁膜
４を形成する。この塗布系の絶縁膜としては、ポリイミ
ドなどを用いてもよい。
ンガラス（ＳＯＧ）などの、材料を塗布して成膜が行わ
れる電気絶縁用の膜を用いて、ＤＲＡＭチップ１および
ロジック回路チップ２の全面に平坦化可能な層間絶縁膜
４を形成する。この塗布系の絶縁膜としては、ポリイミ
ドなどを用いてもよい。
【００２５】次に、例えばリソグラフィ工程により、Ｄ
ＲＡＭチップ１の配線接続用パッド１ｂと、ロジック回
路チップ２の配線接続用パッド２ｂとの上方の部分に開
口を有するとともに、後述するボンディングパッドに接
続させるための接続孔の形成領域に開口を有するレジス
トパターン（図示せず）を形成する。
ＲＡＭチップ１の配線接続用パッド１ｂと、ロジック回
路チップ２の配線接続用パッド２ｂとの上方の部分に開
口を有するとともに、後述するボンディングパッドに接
続させるための接続孔の形成領域に開口を有するレジス
トパターン（図示せず）を形成する。
【００２６】次に、このレジストパターンをマスクとし
て、例えばＲＩＥ法により、層間絶縁膜４をエッチング
することにより、ＤＲＡＭチップ１の配線接続用パッド
１ｂと、配線接続用パッド２ｂとの上方の層間絶縁膜４
の部分に、それぞれ接続孔４ａ、４ｂを形成するととも
に、ＤＲＡＭチップ１およびロジック回路チップ２の所
定のパッド（図示せず）の上方の層間絶縁膜４の部分
に、それぞれ接続孔４ｃ、４ｄを形成する。
て、例えばＲＩＥ法により、層間絶縁膜４をエッチング
することにより、ＤＲＡＭチップ１の配線接続用パッド
１ｂと、配線接続用パッド２ｂとの上方の層間絶縁膜４
の部分に、それぞれ接続孔４ａ、４ｂを形成するととも
に、ＤＲＡＭチップ１およびロジック回路チップ２の所
定のパッド（図示せず）の上方の層間絶縁膜４の部分
に、それぞれ接続孔４ｃ、４ｄを形成する。
【００２７】次に、例えばスパッタリング法により、接
続孔４ａ〜４ｄを覆うようにして、、層間絶縁膜４の全
面にチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）を順
次成膜することにより、Ｔｉ／ＴｉＮ膜からなる密着層
（図示せず）を形成する。
続孔４ａ〜４ｄを覆うようにして、、層間絶縁膜４の全
面にチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）を順
次成膜することにより、Ｔｉ／ＴｉＮ膜からなる密着層
（図示せず）を形成する。
【００２８】次に、例えばブランケットＷＣＶＤ法によ
り、接続孔４ａ〜４ｄを埋め込むようにして、全面にＷ
膜を成膜する。その後、例えばエッチバック法により、
層間絶縁膜４上のＷ膜および密着層を、層間絶縁膜４の
表面が露出するまでエッチングする。これによって、接
続孔４ａ〜４ｄの内部に、それぞれ密着層を下地とした
Ｗプラグ５ａ、５ｂ、５ｃ、５ｄが埋め込まれる。
り、接続孔４ａ〜４ｄを埋め込むようにして、全面にＷ
膜を成膜する。その後、例えばエッチバック法により、
層間絶縁膜４上のＷ膜および密着層を、層間絶縁膜４の
表面が露出するまでエッチングする。これによって、接
続孔４ａ〜４ｄの内部に、それぞれ密着層を下地とした
Ｗプラグ５ａ、５ｂ、５ｃ、５ｄが埋め込まれる。
【００２９】次に、層間絶縁膜４上の全面にアルミニウ
ム（Ａｌ）膜を形成した後、リソグラフィ工程により、
Ａｌ膜上にチップ間配線のパターン形状と、ボンディン
グワイヤに接続するためのパッド形状とを有するレジス
トパターン（図示せず）を形成する。
ム（Ａｌ）膜を形成した後、リソグラフィ工程により、
Ａｌ膜上にチップ間配線のパターン形状と、ボンディン
グワイヤに接続するためのパッド形状とを有するレジス
トパターン（図示せず）を形成する。
【００３０】次に、このレジストパターンをマスクとし
て、例えばＲＩＥ法によりＡｌ膜をエッチングすること
により、配線接続用パッド１ｂ、２ｂにそれぞれプラグ
５ａ、５ｂを介して接続されるチップ間配線６が形成さ
れる。また、これと同時に、ボンディングワイヤがボン
ディングされるＡｌからなるボンディングパッド７が形
成される。
て、例えばＲＩＥ法によりＡｌ膜をエッチングすること
により、配線接続用パッド１ｂ、２ｂにそれぞれプラグ
５ａ、５ｂを介して接続されるチップ間配線６が形成さ
れる。また、これと同時に、ボンディングワイヤがボン
ディングされるＡｌからなるボンディングパッド７が形
成される。
【００３１】次に、例えばプラズマＣＶＤ法により、全
面に例えば窒化シリコン（ＳｉＮ）膜またはＳｉＯ2 膜
からなるパッシベーション膜８を形成する。その後、リ
ソグラフィ工程およびエッチング工程により、ボンディ
ングパッド７の表面を露出させる。
面に例えば窒化シリコン（ＳｉＮ）膜またはＳｉＯ2 膜
からなるパッシベーション膜８を形成する。その後、リ
ソグラフィ工程およびエッチング工程により、ボンディ
ングパッド７の表面を露出させる。
【００３２】その後、図３に示すように、ボンディング
ワイヤ法により、例えば金（Ａｕ）線からなるボンディ
ングワイヤ９を、ボンディングパッドおよびリード１０
にボンディングし、例えばトランスファ成形法によりパ
ッケージングを行うことにより、最終製品としてのパッ
ケージ１１が製造される。
ワイヤ法により、例えば金（Ａｕ）線からなるボンディ
ングワイヤ９を、ボンディングパッドおよびリード１０
にボンディングし、例えばトランスファ成形法によりパ
ッケージングを行うことにより、最終製品としてのパッ
ケージ１１が製造される。
【００３３】以上説明したように、この一実施形態によ
るＭＣＭの製造方法によれば、異なる種類の半導体チッ
プをＭＣＭ技術を用いて混載する場合に、それらのチッ
プ間配線を、リソグラフィ工程、絶縁膜と導電膜との成
膜工程およびエッチング工程を有する配線形成プロセス
を用いて形成するようにしていることにより、チップ間
配線としてワイヤを用いる必要がなくなるので、短絡の
発生を防止することができ、チップ間配線の総配線本数
の制限を受けることがなくなる。そのため、異なる種類
の半導体チップを混載した、高い信頼性を有するＭＣＭ
を形成することができる。そして、ＭＣＭ技術を用いた
システムオンチップを高速化し低消費電力化することが
できるのみならず、１チップのシステムオンチップに比
べ、低コスト化を図ることができる。また、任意の複数
の異なる半導体チップを、同じパッケージに容易に搭載
することができる。また、このチップ間配線を多層化す
ることが可能となるので、半導体チップにおける設計の
自由度を向上させることができるとともに、従来困難で
あった他のチップ間配線をまたがるチップ間配線を形成
することが可能となる。
るＭＣＭの製造方法によれば、異なる種類の半導体チッ
プをＭＣＭ技術を用いて混載する場合に、それらのチッ
プ間配線を、リソグラフィ工程、絶縁膜と導電膜との成
膜工程およびエッチング工程を有する配線形成プロセス
を用いて形成するようにしていることにより、チップ間
配線としてワイヤを用いる必要がなくなるので、短絡の
発生を防止することができ、チップ間配線の総配線本数
の制限を受けることがなくなる。そのため、異なる種類
の半導体チップを混載した、高い信頼性を有するＭＣＭ
を形成することができる。そして、ＭＣＭ技術を用いた
システムオンチップを高速化し低消費電力化することが
できるのみならず、１チップのシステムオンチップに比
べ、低コスト化を図ることができる。また、任意の複数
の異なる半導体チップを、同じパッケージに容易に搭載
することができる。また、このチップ間配線を多層化す
ることが可能となるので、半導体チップにおける設計の
自由度を向上させることができるとともに、従来困難で
あった他のチップ間配線をまたがるチップ間配線を形成
することが可能となる。
【００３４】以上、この発明の一実施形態について具体
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
【００３５】例えば、上述の一実施形態において挙げた
数値はあくまでも例に過ぎず、必要に応じてこれと異な
る数値を用いてもよい。
数値はあくまでも例に過ぎず、必要に応じてこれと異な
る数値を用いてもよい。
【００３６】また、例えば上述の一実施形態において、
リードフレームのほぼ中央に位置するアイランド３を、
例えばＳｉ基板そのものにすることも可能である。
リードフレームのほぼ中央に位置するアイランド３を、
例えばＳｉ基板そのものにすることも可能である。
【００３７】また、例えば上述の一実施形態において
は、チップ間配線６の形成とボンディングパッド７の形
成を同一の工程で行うようにしたが、これらの形成を別
の工程で形成するようにしてもよく、チップ間配線６を
形成した後、ボンディングパッド７を形成するようにし
てもよい。
は、チップ間配線６の形成とボンディングパッド７の形
成を同一の工程で行うようにしたが、これらの形成を別
の工程で形成するようにしてもよく、チップ間配線６を
形成した後、ボンディングパッド７を形成するようにし
てもよい。
【００３８】また、例えば上述の一実施形態において
は、チップ間配線６やボンディングパッド７をＡｌを用
いて形成しているが、チップ間配線６やボンディングパ
ッド７をＡｌ合金、銅（Ｃｕ）、Ｃｕ合金を用いて形成
するようにしてもよい。また、チップ間配線６やボンデ
ィングパッド７の材料としてＣｕを用いる場合には、Ｃ
ｕ膜を成膜する際に、例えばＣＶＤ法やメッキ法を用い
ることが可能であり、チップ間配線６の形成において、
デュアルダマシン法を用いることも可能である。
は、チップ間配線６やボンディングパッド７をＡｌを用
いて形成しているが、チップ間配線６やボンディングパ
ッド７をＡｌ合金、銅（Ｃｕ）、Ｃｕ合金を用いて形成
するようにしてもよい。また、チップ間配線６やボンデ
ィングパッド７の材料としてＣｕを用いる場合には、Ｃ
ｕ膜を成膜する際に、例えばＣＶＤ法やメッキ法を用い
ることが可能であり、チップ間配線６の形成において、
デュアルダマシン法を用いることも可能である。
【００３９】また、例えば上述の一実施形態において
は、パッシベーション膜８としてＳｉＮ膜を用いている
が、パッシベーション膜としてＳｉＯ2 膜を用いること
も可能であり、ＳｉＮ／ＳｉＯ2 膜などの積層膜や、窒
化酸化シリコン（ＳｉＯＮ）膜や、低誘電率膜のフッ化
酸化シリコン（ＳｉＯＦ膜）などを用いることも可能で
ある。
は、パッシベーション膜８としてＳｉＮ膜を用いている
が、パッシベーション膜としてＳｉＯ2 膜を用いること
も可能であり、ＳｉＮ／ＳｉＯ2 膜などの積層膜や、窒
化酸化シリコン（ＳｉＯＮ）膜や、低誘電率膜のフッ化
酸化シリコン（ＳｉＯＦ膜）などを用いることも可能で
ある。
【００４０】また、例えば上述の一実施形態において
は、パッケージング法として、トランスファ成形法を用
いているが、その他のパッケージング法を用いることも
可能である。
は、パッケージング法として、トランスファ成形法を用
いているが、その他のパッケージング法を用いることも
可能である。
【００４１】また、例えば上述の一実施形態において
は、ロジック回路チップ１とＤＲＡＭチップ２とを混載
するようにしているが、その他の組み合わせを用いるこ
とも可能である。また、上述の一実施形態においては、
アイランド上に２つのチップを混載するようにしている
が、混載させるチップの数は必ずしも２つに限るもので
はなく、同一のアイランド上に３つ以上のチップを混載
させることも可能である。このとき、少なくとも２つの
チップ間を配線形成プロセスを用いて形成された配線に
より相互に電気的に接続し、残りのチップ間をワイヤを
用いて相互に電気的に接続するようにしてもよい。
は、ロジック回路チップ１とＤＲＡＭチップ２とを混載
するようにしているが、その他の組み合わせを用いるこ
とも可能である。また、上述の一実施形態においては、
アイランド上に２つのチップを混載するようにしている
が、混載させるチップの数は必ずしも２つに限るもので
はなく、同一のアイランド上に３つ以上のチップを混載
させることも可能である。このとき、少なくとも２つの
チップ間を配線形成プロセスを用いて形成された配線に
より相互に電気的に接続し、残りのチップ間をワイヤを
用いて相互に電気的に接続するようにしてもよい。
【００４２】
【発明の効果】以上説明したように、この発明によれ
ば、複数のチップが基台上に載置され、これらの複数の
チップのうちの少なくとも２つのチップが、配線形成プ
ロセスを用いて形成された配線により、相互に電気的に
接続されていることにより、チップ間配線の本数を増加
させることができるので、コストの増加を招くことな
く、高速化および低消費電力化を実現することができ、
信頼性の高いマルチチップモジュールを得ることができ
る。
ば、複数のチップが基台上に載置され、これらの複数の
チップのうちの少なくとも２つのチップが、配線形成プ
ロセスを用いて形成された配線により、相互に電気的に
接続されていることにより、チップ間配線の本数を増加
させることができるので、コストの増加を招くことな
く、高速化および低消費電力化を実現することができ、
信頼性の高いマルチチップモジュールを得ることができ
る。
【図１】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３】この発明の一実施形態によるパッケージングさ
れた半導体装置を示す断面図である。
れた半導体装置を示す断面図である。
【符号の説明】 １・・・ＤＲＡＭチップ、１ａ・・・テスト用パッド、
１ｂ・・・配線接続用パッド、２・・・ロジック回路チ
ップ、２ａ・・・配線接続用パッド、２ｂ・・・配線接
続用パッド、３・・・アイランド、６・・・チップ間配
線
１ｂ・・・配線接続用パッド、２・・・ロジック回路チ
ップ、２ａ・・・配線接続用パッド、２ｂ・・・配線接
続用パッド、３・・・アイランド、６・・・チップ間配
線
Claims (9)
- 【請求項１】 複数のチップからなるマルチチップモジ
ュールにおいて、 上記複数のチップが基台上に載置され、 上記複数のチップのうちの少なくとも２つのチップが、
配線形成プロセスを用いて形成された配線により、相互
に電気的に接続されていることを特徴とするマルチチッ
プモジュール。 - 【請求項２】 上記配線形成プロセスが、少なくとも成
膜工程を有することを特徴とする請求項１記載のマルチ
チップモジュール。 - 【請求項３】 上記配線形成プロセスが、成膜工程、リ
ソグラフィ工程およびエッチング工程を有することを特
徴とする請求項１記載のマルチチップモジュール。 - 【請求項４】 上記チップが半導体チップであることを
特徴とする請求項１記載のマルチチップモジュール。 - 【請求項５】 複数のチップからなるマルチチップモジ
ュールの製造方法において、 上記複数のチップを基台上に載置する工程と、 上記複数のチップのうちの少なくとも２つのチップを相
互に電気的に接続する配線を、配線形成プロセスを用い
て形成するようにしたことを特徴とするマルチチップモ
ジュールの製造方法。 - 【請求項６】 上記配線形成プロセスが、少なくとも成
膜工程を有することを特徴とする請求項５記載のマルチ
チップモジュールの製造方法。 - 【請求項７】 上記成膜工程により導電膜および／また
は絶縁膜を成膜するようにしたことを特徴とする請求項
６記載のマルチチップモジュールの製造方法。 - 【請求項８】 上記配線形成プロセスが、成膜工程、リ
ソグラフィ工程およびエッチング工程を有することを特
徴とする請求項５記載のマルチチップモジュールの製造
方法。 - 【請求項９】 上記チップが半導体チップであることを
特徴とする請求項５記載のマルチチップモジュールの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11204637A JP2001035993A (ja) | 1999-07-19 | 1999-07-19 | マルチチップモジュールおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11204637A JP2001035993A (ja) | 1999-07-19 | 1999-07-19 | マルチチップモジュールおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001035993A true JP2001035993A (ja) | 2001-02-09 |
Family
ID=16493786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11204637A Pending JP2001035993A (ja) | 1999-07-19 | 1999-07-19 | マルチチップモジュールおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001035993A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100910614B1 (ko) | 2002-03-13 | 2009-08-04 | 소니 가부시끼 가이샤 | 반도체 장치 및 그의 제조방법 |
| US7676912B2 (en) | 2007-09-05 | 2010-03-16 | Headway Technologies, Inc. | Method of manufacturing electronic component package |
| US7816176B2 (en) | 2007-05-29 | 2010-10-19 | Headway Technologies, Inc. | Method of manufacturing electronic component package |
| US7906838B2 (en) | 2007-07-23 | 2011-03-15 | Headway Technologies, Inc. | Electronic component package and method of manufacturing same |
| US7927920B2 (en) | 2007-02-15 | 2011-04-19 | Headway Technologies, Inc. | Method of manufacturing electronic component package, and wafer and substructure used for manufacturing electronic component package |
-
1999
- 1999-07-19 JP JP11204637A patent/JP2001035993A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100910614B1 (ko) | 2002-03-13 | 2009-08-04 | 소니 가부시끼 가이샤 | 반도체 장치 및 그의 제조방법 |
| US7927920B2 (en) | 2007-02-15 | 2011-04-19 | Headway Technologies, Inc. | Method of manufacturing electronic component package, and wafer and substructure used for manufacturing electronic component package |
| US8415793B2 (en) | 2007-02-15 | 2013-04-09 | Headway Technologies, Inc. | Wafer and substructure for use in manufacturing electronic component packages |
| US7816176B2 (en) | 2007-05-29 | 2010-10-19 | Headway Technologies, Inc. | Method of manufacturing electronic component package |
| US7906838B2 (en) | 2007-07-23 | 2011-03-15 | Headway Technologies, Inc. | Electronic component package and method of manufacturing same |
| US7676912B2 (en) | 2007-09-05 | 2010-03-16 | Headway Technologies, Inc. | Method of manufacturing electronic component package |
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| JP2001035993A (ja) | マルチチップモジュールおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
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|
| RD03 | Notification of appointment of power of attorney |
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|
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|
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|
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|
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