KR20040030542A - 반도체 또는 유전체 웨이퍼 상에 제조된 패키지 상의 시스템 - Google Patents

Abstract

도전성 비아들을 가지는 반도체 또는 유전체 웨이퍼가 집적회로 패키징 구조의 기판으로서 사용되고, 상기 구조에서 고밀도 칩 간/칩 내부 콘택 및 배선들이 상기 기판의 일면 상에 위치되며, 상기 일면 상에 집적회로가 탑재되고, 외부 신호 및 전원 회로가 반대 면을 통하여 접촉된다. 실리콘 등과 같은 기판의 사용은, 배선의 고밀화 및 집적회로의 임의의 실리콘 칩과의 열팽창계수의 일치를 제공하기 위하여 본 기술 분야에서 쉽게 사용 가능한 종래의 실리콘 공정을 사용할 수 있도록 해준다. 기판을 관통하는 비아를 사용함으로써 실리콘 기판으로부터 나가는 연결의 고밀화가 가능하고, 전원 및 신호 연결 경로를 짧게 할 수 있다.

Description

반도체 또는 유전체 웨이퍼 상에 제조된 패키지 상의 시스템{SYSTEM ON A PACKAGE FABRICATED ON A SEMICONDUCTOR OR DIELECTRIC WAFER}

집적회로 칩들 및 다른 능동, 수동 전기 컴포넌트들과 같은 집적 반도체 회로 소자들을 하나의 완성유닛으로 조립할 때, 이러한 소자(element)들은 일반적으로 그 소자들간의 상호연결을 제공해 주는 전자 패키지(electronic package)에 탑재된다. 전자 패키지는 일반적으로 집적회로 칩 내에서 가능한 것보다 훨씬 낮은 밀도의 상호연결 및 배선을 제공한다. 그러므로 완성유닛의 기능 및 성능을 최대화하는 고밀도 다층 칩 배선을 이용할 수 있도록 가능한 한 많은 다양한 기능들이 종종 단일 집적회로 칩 내에 결합된다. 이러한 유닛에 의해 수행되는 기능의 복잡도가 증가할수록, 칩 크기는 일반적으로 증가한다.

집적회로 칩의 크기가 증가할수록, 일반적인 제조 공정에서 만족스러운 칩들의 수율은 지수적으로 감소하고, 칩의 가격은 수용할 수 있는 한계를 넘어 증가한다. 또한, 칩의 다양한 부분들은 모두 같은 제조공정을 사용하여 제조되어야 하는바, 이는 일반적으로 어려운 절충을 필요로 한다. 예를 들어, 절충된 공정으로 같은 칩 상에 로직 및 메모리 회로를 결합하는 것은 각 유형의 회로에 대해 최적의 공정기술을 사용하는 것에 비하여 로직 성능 및 메모리 집적도를 저하시킨다. 많은 다양한 기능들을 단일 칩 상에 집적하는 것은 또한 설계 시간을 매우 증가시킨다. 이러한 문제들은 전자 패키지에 함께 연결된 많은 수의 더 작은 칩들을 사용함으로써 피할 수 있으나, 일반적인 패키지의 저밀도 상호연결 능력 때문에 성능이 저하될 수 있다.

미국 특허 6,025,638에 개시된 바와 같이, 더 높은 밀도의 상호연결을 제공하는 전자 패키지를 개발하려는 노력들이 당해 기술 분야에서 있어 왔다. 이러한 접근은 반도체 칩 또는 패키지 제조의 일부로서 일반적으로 실시되지 않는 재료 및 공정들을 사용하는 복잡한 제조공정을 이용한다.

칩 크기 및 분할에 대한 고려 뿐만 아니라, 일반적으로 실시되고, 잘 특성화되고, 저렴하고, 간단한 전자 패키지 재료 및 공정을 선택해야 한다는 점 또한 고려해야 한다. "Silicon Interposer Technology For High-Density Package (Proceedings of the 50th IEEE Electronic Components and Technology Conference, 2000, p. 1455 - 1459; Matsuo 외)"라는 제목의 저서에서는 이러한 고려들에 대하여 논의되었으며, 상기 저서에서 단일 칩에 부착된 "silicon imposer"를 사용하는 방법이 주창되었다.

칩들간의 고밀도 상호연결 및 배선을 제공하도록 기능하면서, 일반적으로 사용되는 제조공정 및 수단들을 수반하는 간단한 기술을 이용하여 패키지를 제조할 수 있는 전자 패키징 능력이 당해 기술 분야에서 요구되고 있다.

본 발명은 고밀도 상호연결(high density of interconnection)을 가지며 반도체 또는 유전체 웨이퍼 상에서 집적회로 공정을 사용하여 제조된 멀티 칩 전자모듈(multi chip electronic module)의 개념 및 조립에 관한 것이다. 이러한 개별적인 집적회로 및 다른 소자들의 패키지는 패키지 상의 시스템(system on a package)으로 불릴 수 있는데, 단일 완전 집적회로 또는 전통적인 멀티 칩 모듈에 비하여 기술적 및 경제적인 장점들을 제공할 수 있다.

도 1은 비아(via) 및 표면 회로를 갖추고, 두 개의 집적회로 칩들을 지지하는 모듈을 도시하는 본 발명의 패키지의 단면도.

도 2는 모듈, 웨이퍼가 배선 및 비아 위치의 예시적인 레이아웃을 가지는 모듈 기판 세트로 되는 과정에서 상기 웨이퍼를 도시하는 상면도.

도 3은 도 2의 웨이퍼를 라인 3--3을 따라 부분적으로 절취한 단면도로서, 깊이 "D"까지 비아를 부분적으로 형성하는 것을 도시하는 도면.

도 4는 배선 패턴, 비아 연결 및 전기적 절연 특징을 도시하는, 도 3의 웨이퍼의 일부분의 또 다른 부분 단면도.

도 5는 도 2의 점선을 따라 다이싱(dicing)된 네 개의 집적회로 모듈의 상면도.

도 6은 도 5의 모듈의 라인 6--6을 따라 절취한 단면도로서, 기판 상에 위치된 칩, 칩 부착 콘택, 내부/외부 모듈 배선 및 비아들을 도시하는 도면.

도 7은 도 6의 모듈을 볼 콘택을 사용하여 외부 패키지 기판에 탑재한 후에 그 단면도를 도시하는 도면.

본 발명에서, 실리콘과 같은 반도체 또는 유리와 같은 유전체의 웨이퍼가 전자 모듈 패키지의 기판(substrate)으로 사용된다. 당해 기술 분야에서 사용 가능한 전통적인 실리콘 웨이퍼 제조수단 및 공정들을 사용하여, 웨이퍼를 관통하는 도전성 비아(conducting via), 고밀도 내부/외부 칩 콘택(contact) 및 배선이 제조된다. 상기 기판은 그 위에 탑재되는 칩들과 유사한 열팽창계수를 갖도록 선택될 수 있다. 기판을 관통하는 비아들의 사용은 패키징 계층의 근접 레벨로 빠져나가는 고밀도 연결을 제공하고, 전원 및 신호의 경로를 짧게 하고, 전원 및 접지의 분배를 개선시킨다.

본 발명은 전기적으로 절연되고, 한 표면으로부터 다른 표면으로의 도전성 비아(conducting via) 및 한 표면 또는 양 표면상에 고밀도의 도전성 배선 및 콘택들을 가진 반도체 또는 유전체 기판을 가진 전자 패키지를 제공한다.

설명을 명확하고 단순하게 하기 위하여, 사용되는 기판 및 공정 모두에 대하여 실리콘 재료에 초점을 맞추어 설명할 것이다.

웨이퍼 형태의 저도전성 실리콘은 기판용으로서 만족스러운 재료이다. 집적회로 배선의 제조를 위하여 잘 개발된 공정들을 사용하여 이러한 기판 상에서 고밀도로 쉽게 제조될 수 있다. 게다가, 이러한 재료의 기판은 집적회로 소자들과 일치하는 열팽창계수를 갖도록 선택됨으로써 칩과 실리콘 패키지 모듈 사이의 열 스트레스를 최소화할 수 있다. 기판을 관통하는 도전성 비아를 사용함으로써 연결을 고밀도로 하고 전원 및 신호의 연결 경로를 짧게 할 수 있으므로 패키지의 전기적인 성능을 개선할 수 있다.

도 1을 참조하면 본 발명의 모듈의 단면도가 나타나 있는 바, 이 모듈은 비아(4) 및 표면회로(5)를 가진 실리콘 기판(3)에 부착된 집적회로(2) - 두 개가 나타나 있음 - 를 포함한다. 세 개가 나타나 있는 비아(4)의 각각은 선택적으로 전기적 절연층(7)에 의하여 둘러싸일 수 있는 도전성 부재(6)를 포함하며, 이 전기적 절연층(7)은 실리콘 기판(3)을 관통하는 비아 구멍의 벽을 도전성 부재(6)를 형성하는 도전성 재료로 채우기 전에 산화시키면 나타난다. 기판(3)이 유리와 같은 유전체일 경우, 비아 둘레에 전기적 절연층을 제공하는 것은 필요하지 않을 것이다. 표면회로(5)에 짧은 길이의 외부 전기적 연결을 제공하도록 비아(4)는 기판(3)의 면적에 걸쳐 분포된다. 다중 도전층 및 절연층을 가질 수 있는 회로(5)는, 집적회로 상의 밀도에 필적하고 전자 패키지 상에서 일반적으로 발견되는 것보다 훨씬 높은 밀도를 가진 배선을 제공한다. 회로(5)는 패키지의 칩 내부, 칩 간 및 외부 연결을 위하여 제공된다.

기판(3)은 도 2에서 나타난 바와 같이 더 큰 웨이퍼의 일부분으로서 제조될 수 있다. 도 2는 모듈, 배선 및 비아 위치의 예시적인 레이아웃을 가진 모듈 기판 세트로 되는 공정 중의 웨이퍼의 상면도이다. 도 3 및 4는 라인 3--3을 따라 도 2의 웨이퍼의 부분도를 나타낸다. 도 3은 깊이 "D"인 비아의 식각(etching), 절연(iosolation) 및 채움(filling) 후의 웨이퍼를 도시한다. 도 4는 표면배선 패턴을 형성하는 단계 및 웨이퍼를 관통하여 연장되는 비아의 뒷부분을 노출시키기 위하여 웨이퍼를 얇게 하는 단계에 후속되는 나중 단계의 공정에서의 웨이퍼를 도시한다.

도 2를 참조하면, 성장된 크리스탈 불(crystalline boule)로부터 잘려진 웨이퍼(20)는 점선(22)에 의하여 정해진 모듈 기판들(23-28)로 레이아웃된다. 점선(22)에 따른 장래의 다이싱(dicing) 동작은 모듈들을 분리하기 위하여 사용된다. 고밀도 배선 및 상호연결 공정들은 각 영역들(23-28)에 대하여 전유된 배선(29)을 생성하기 위하여 사용되며, 도 2에는 모듈(27)에 대한 배선만이 나타나 있다. 전유된 배선으로부터 집적회로 칩들로의 연결들은 일반적으로 소자(30)로 구분된다.

도 2의 라인 3--3을 따라 절취한 부분 단면도인 도 3을 참조하면, 비아는 깊이 D까지 식각된다. 식각 깊이는 웨이퍼의 전체 두께 만큼일 수도 있고, 도 3에 도시된 바와 같이 그보다 적을 수도 있다. 선택 사항으로서, 산화물 라이닝(7)(oxide lining)을 성장시킴으로써 실리콘 상에 생길 수 있는 전기적 절연을 식각된 구멍들에게 제공할 수 있다. 그 다음, 구멍(4)은 도전체 금속(6)으로 채워지는데, 이 도전체 금속(6)은 표면(10) 위로 돌출할 수 있고, 화학적 기계적 연마(chemical mechanical polish)에 의하여 표면(10)과 같은 높이로 될 수 있다.

또 다른 단면도인 도 4를 참조하면, 고밀도 배선(5)은 웨이퍼의 표면상에 제조된다. 필요한 유전체 레벨들 및 비아들과 함께 하나 이상의 금속 레벨들을 포함할 수 있는 이러한 배선은 기판의 비아에서 금속(6)과 접촉한다. 또한, 웨이퍼(20)의 아래 표면(40)은 연삭(grinding) 또는 화학적 기계적 연마(chemical mechanical polish)와 같은 기술을 사용함으로써 표면(10)으로부터 깊이 D가 되는곳까지 마모되어, 금속 채움재(metal filling)(6)를 가진 비아(4)의 바닥을 노출시킨다. 이제, 표면(40)의 금속 채움재(6)의 외부 연결을 생성하기 위하여 볼 메탈 콘택(ball metal contact)이 사용될 수 있다.

본 발명에 따르면, 모듈의 배선은 집적회로 및 그 위에 탑재된 다른 컴포넌트의 내부 및 그 사이의 연결을 형성함으로써 기능적 회로들을 조립하여 하나의 완전한 시스템이 되도록 할 수 있다. 이전의 도면들과 같은 소자들에 대하여 같은 도면부호를 사용하는 도 5-7을 참조하면, 도 5에서는 칩 내부 배선(29) 및 칩 간 배선(31)을 가지고, 도 2의 도면 부호(20)와 같은 웨이퍼로부터 라인(22)을 따라 다이싱된, 도 2의 도면 부호(27)와 같은 4-집적회로 모듈의 상면도가 도시된다. 도 6은 도 5의 도면 부호(27)와 같은 모듈을 라인 6--6을 따라 절취한 단면도로서, 당해 기술 분야에서 잘 알려진 고밀도 다마신(damascene) 유형 연결(50)을 사용하여 기판(3) 상의 고밀도 배선(5)에 연결된, 도 1의 도면 부호(2)와 같은 네 개의 칩들을 나타내고 있다. 더 계속하면, 도 7에서 일곱 개가 나타나 있는 볼 콘택(51)은 인쇄 회로 소자(52)와 같은 외부 회로로의 외부 콘택을 제공한다.

본 발명의 실시에 수반되어 고려해야 할 점들을 나타내기 위하여 도면들의 도면부호를 참조하여 다음의 예들이 제공된다. 낮은 전기 도전성을 가진 실리콘 웨이퍼는 기판(3)으로 사용된다. 비아가 될 구멍(4)은 위 표면(10)상의 식각 마스크를 통하여 기판 웨이퍼(3) 속으로 깊이 D 만큼 식각되며, 이는 연삭 또는 화학적 기계적 연마와 같은 공정을 사용하여 웨이퍼 아래 표면(40)이 제거된 후에도 제조 및 서비스시 물리적 지지에 충분한 재료를 남기기에 충분한 깊이이다. 식각은 실용적인 공정시간을 얻기 위하여, 분당 약 5-50 마이크로미터의 빠른 속도로 행해질 수 있다. 일단 구멍(4)이 형성되면, 특정 응용에 필요한 경우, 전기적 절연 및 확산 장벽(diffusion barrier)을 제공하기 위하여 측벽(sidewall)을 산화시킨다(7). 그 다음, 빈 공간은 구리와 같은 금속(6)으로 채워진다. 25-50 마이크로미터의 비아가 일반적이다. 비아 주변의 평탄화를 위하여 표면(10)에 화학적 기계적 연마가 행해진다.

표면(10)상에 고밀도 배선(5)이 제조된다. 회로(5)는 반도체 칩 제조 분야에서 알려진 기술을 사용하여 제조된 다중 상호연결 층(multiple interconnected layer)들을 가질 수 있다. 회로(5)는 도 5의 소자(31)에 의하여 도시되는 것과 같은 칩 간 배선과 도 5의 소자(29)에 의하여 도시되는 것과 같은 칩 내부 배선 양쪽 모두를 수반할 수 있다. 칩 부착 콘택은 솔더(solder) 기술 및 확산 본딩(diffusion bonding)과 같은 기술들에 의하여 생성될 수 있다.

다음으로, 도 4에서 도시된 바와 같이, 표면(40)에 깊이가 D이고 채워지고(6) 절연된(7) 비아(4)를 만들기 위하여 실리콘 웨이퍼를 얇게 한다. 얇게 하는 단계는 본 공정의 초기에 수행될 수 있다. 외부 배선 부재(52)로의 컨택을 생성하기 위하여 본 분야에서 잘 알려진 볼 유형 야금(ball type metallurgy)(51)이 사용된다. 볼 야금은 간단한 온도 변화에서의 접촉을 허용하며 통상적인 공정 창(process window) 내에 머무른다. 콘택은 필요한 경우 배선(5)의 표면상의 특정 콘택 유형(50)으로 생성될 수 있다. 다음으로, 웨이퍼는 도 2의 라인(22)을 따라 각각의 모듈들로 다이싱된다.

도전성 비아를 가진 실리콘 기판의 사용은 본 분야에서 알려진 다른 패키지들과 비교할 때 여러 장점들을 제공한다. 실리콘 웨이퍼 상에 배선을 제조하는 잘 확립된 기술들은 다른 기판들 상에서 얻어질 수 있는 것보다 훨씬 높은 밀도의 배선을 쉽게 제조할 수 있도록 해준다. 실리콘은 높은 열전도율을 가지며 그 열팽창계수는 그 위에 탑재될 실리콘 기반 집적회로의 열팽창계수와 일치한다. 비아들의 위치는 모듈의 면적에 걸쳐 선택 가능하며, 이는 전원 및 신호 분배 구성에 유리할 뿐만 아니라, 칩 크기, 배선 구성 및 제조 공정에 대한 유연성을 가지도록 한다.

지금까지 설명된 것은, 실리콘 또는 다른 적당한 반도체 또는 유전체 웨이퍼로 이루어진 지지 기판(supporting substrate)을 가지고, 상기 기판의 일면에 도전성 비아 및 고밀도 칩 간/칩 내부 콘택 및 배선을 가지며, 상기 기판의 일면에 집적회로가 탑재되고, 반대 면을 관통하여 더 낮은 밀도 및 더 높은 전력을 갖는 출력 회로로의 연결을 가지는 전자 패키지이다.

Claims (15)

1. 집적회로 소자(integrated circuit element)를 포함하는 컴포넌트들이 하나의 기능 유닛(functional unit)으로 상호연결되고 전원 및 신호 외부회로(external circuitry)로도 연결되는 집적회로 패키지(integrated circuit package)에 있어서,

   반도체 및 유전체의 그룹으로부터 선택된 재료로 된 기판 부재(substrate member) - 상기 기판은 제1 및 제2 평행면을 가지고, 상기 제1 평행면 상에 위치한 고밀도 배선을 가지며, 상기 제1 평행면으로부터 상기 제2 평행면으로 상기 기판을 관통하여 연장되는 적어도 하나의 비아 부재(via member)를 가짐 -;

   상기 고밀도 배선을 통하여 연결되는 상기 적어도 하나의 비아를 포함하는 상기 기판의 상기 제1 평행면 상에 위치하는 상기 집적회로 부재(integrated circuit member)를 포함하는 적어도 하나의 상기 컴포넌트; 및

   상기 제2 평행면 상에 위치하고 적어도 하나의 상기 비아 부재에 연결되는 적어도 하나의 외부 밀도 회로 연결(external density circuit connection)

   을 포함하는 집적회로 패키지.
2. 제1항에 있어서, 상기 기판 부재 및 적어도 하나의 상기 집적회로 부재는 일치하는 특정 온도계수(temperature coefficient)를 갖는 집적회로 패키지.
3. 제1항에 있어서, 상기 제2 평행면 상에 위치하고 적어도 하나의 상기 비아부재에 연결되는 상기 적어도 하나의 외부 밀도 회로 연결은 볼 야금(ball metallurgy)을 수반하는 집적회로 패키지.
4. 제1항에 있어서, 상기 비아 부재는 구리, 니켈 및 알루미늄 중 적어도 하나인 집적회로 패키지.
5. 집적회로 소자들을 하나의 기능회로 유닛으로 상호연결하고 상기 유닛을 전원 및 신호 외부회로로도 연결하는 방법에 있어서,

   제1 너비(thickness dimension)로 분리된 제1 및 제2 평행면들을 가지는 기판 부재를 제공하는 단계;

   상기 제1 너비보다 적은 깊이로 상기 기판의 상기 제1 평행면에 비아(via)용 구멍들의 패턴을 형성하는 단계;

   상기 비아 구멍들을 도전체 재료로 채우는(filling) 단계;

   상기 채워진 비아를 포함하는 상기 기판의 상기 제1 평행면을 평탄화하는 단계;

   상기 기판의 상기 제1 평행면 상에 고밀도 회로를 적용하는(applying) 단계 - 상기 적용하는 단계는 상기 기판의 상기 제1 평행면 상에 상기 비아로부터 상기 회로로의 콘택을 제공하는 단계 및 상기 집적회로 소자들로의 연결을 위하여 상기 고밀도 회로의 노출된 표면에 콘택을 제공하는 단계를 순차적으로 포함함 -;

   상기 도전체로 채워진 비아를 노출시키기 위하여 상기 기판의 상기 제2 평행면으로부터 재료를 제거하는 단계;

   상기 고밀도 회로 상에 상기 적어도 하나의 집적회로 소자의 각각을 위치시키고 접촉시키는 단계; 및

   상기 기판의 상기 제2 평행면의 상기 노출된 비아의 각각을 전원 및 신호 외부회로(external power and signal circuitry)에 접촉시키는 단계

   를 포함하는 연결 방법.
6. 제5항에 있어서, 상기 기판의 재료는 실리콘인 연결 방법.
7. 제6항에 있어서, 상기 비아 구멍을 금속으로 채우는 단계 전에, 상기 비아 구멍의 벽에 절연막을 제공하는 단계를 포함하는 연결 방법.
8. 제7항에 있어서, 상기 절연막의 재료는 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 탄탈(tantalum) 및 탄탈 질화물(tantalum nitride)의 그룹 중에서 선택되는 연결 방법.
9. 제6항에 있어서, 상기 비아는 구리, 니켈 및 알루미늄의 그룹 중에서 적어도 하나의 금속으로 채워지는 연결 방법.
10. 제6항에 있어서, 상기 전원 및 신호 외부회로로 접촉시키는 단계는 볼 야금콘택(ball metallurgy contact)을 수반하는 연결 방법.
11. 집적회로 소자들을 상호연결하고 전원 및 신호 외부회로로 연결하는 패키징 방법에 있어서,

    제1 및 제2 평행면을 가지고, 상기 제1 및 제2 평행면 상에 노출되어 있으며 각각 도전체로 채워진 비아들의 패턴을 가지는 절연 기판 부재를 제공하는 단계;

    상기 노출된 비아로의 외부 연결을 가지는 상기 기판의 상기 제1 평행면 상에 적어도 하나의 고밀도 회로 층을 적용하는 단계;

    상기 집적회로 소자들을 상기 기판의 상기 제1 평행면 상의 상기 고밀도 회로 상에 위치시키고 연결하는 단계; 및

    상기 기판의 상기 제2 평행면 상의 상기 노출된 비아들의 각각에 대하여 전원 및 신호 외부회로로의 콘택을 적용하는 단계

    를 포함하는 패키징 방법.
12. 제11항에 있어서, 각각 상기 제1 및 제2 평행면 상에 노출되어 있으며 도전체로 채워진 비아들의 패턴을 제공하는 상기 단계에, 각각의 비아에 전기적 절연을 제공하는 단계가 포함되는 방법.
13. 제11항에 있어서, 상기 기판의 재료는 실리콘인 방법.
14. 제13항에 있어서, 상기 전기적 절연은 금속으로 채우기에 앞서 상기 비아 구멍들의 벽들을 산화시키는 것에 의하는 방법.
15. 제14항에 있어서, 상기 전원 및 신호 외부회로로의 콘택은 볼 야금을 수반하는 방법.