CN1505838A - 在半导体或电介质晶片上制作的系统级封装 - Google Patents
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Abstract
一种具有导电通路孔的半导体或电介质晶片，在集成电路封装结构中被用作衬底，其中高密度芯片间和芯片内触点和布线被设置在集成电路的衬底表面上，并且通过相对面接触外部的信号和电源电路。采用例如硅的衬底使得能够采用本领域的传统工艺，以提供高布线密度并与集成电路中任意的硅芯片的热膨胀系数一致。采用穿过衬底的通路孔允许在硅衬底上高密度连接，并且提供连接电源层和信号层的短路径。
Description
技术领域
本发明涉及一种具有高密度互连并采用集成电路工艺制作在半导体或者电介质晶片上的多芯片电子模块的构思及制作。这种集成电路和其他元件的封装可以被描述成系统级封装(a system on apackage)，相比于单个完整集成芯片或传统的多芯片模块能提供技术和经济上的优势。
背景技术
在将集成半导体电路元件如集成电路芯片和其他无源的和有源的电器件组装成一个完整单元时，这些元件被典型地安装在可以提供元件之间互连的电子封装中。电子封装典型地提供了比起集成电路芯片内部可得到的低得多的互连密度和布线密度。因此许多不同的功能常常被尽可能地合并在单个的集成电路芯片里以便利用密集的多层芯片布线来最大化整个单元的功能和性能。因为由单元执行的功能复杂性增加，芯片的尺寸典型地增加。
因为集成电路芯片的尺寸变大，符合要求的芯片的产量在典型的制作工艺中呈指数下降并且芯片的成本增加超过可接受的极限。此外，不同部分的芯片必须都用同样的制作工艺，典型地导致困难的折衷。例如，采用折衷的工艺将逻辑和存储电路合并到同一个芯片，相对于使用对于各自类型的电路的最优的工艺技术，使逻辑性能和存储密度退化。集成许多不同的功能到单个芯片也大大的增加设计时间。通过使用许多的共同连接到电子封装的较小的芯片，这些问题能被避免，但因为典型封装的互连能力较低，因此性能可能降低。
在本领域已经有一些努力，如美国专利第6,025,638号所说明的，发展提供较大的互连密度的电子封装。该方法使用复杂的制作工艺，该工艺使用没有被作为半导体芯片或者封装制作部分典型地实际应用的材料和工艺。
除了芯片尺寸和划分(partitioning)上的考虑之外，也考虑选择被普遍地实际应用的、被适当描述、不昂贵和简单的电子封装材料和工艺。在2000年第50届IEEE电子元件和技术会议的会议录第1455-1459页、Matsuo等人名为“Silicon InterposerTechnology For High-Density Package”的出版物中，讨论对于这样考虑的理解；其中推动使用在单个芯片上连接硅插入物。
在电子封装能力技术上有清楚的需要，该封装能力的作用是在芯片之间提供高互连和布线密度，而且将允许使用涉及通常可以得到的制作工艺和工具的简单技术来制作封装。
发明内容
在本发明中，半导体晶片如硅或者电介质如玻璃被作为电子模块封装衬底使用。穿过晶片的导电通路孔以及高密度、之间和内部(inter and intra)的芯片触点和布线采用传统的硅晶片处理工具和本领域可得到的工艺制作。可以选择与其上安装的芯片热膨胀系数相近的衬底。穿过衬底的通路孔的使用提供到封装层次下一级的高密度连接，允许电源和信号的短路径，并且改善电源和地的配置。
附图说明
图1是本发明的封装的横截面描述，说明带有通路孔和表面电路、支撑两个集成电路芯片的模块。
图2是成为一组模块衬底的过程中晶片的俯视图，以及模块、布线和通路孔位置的示例设计。
图3是图2中部分沿线3---3的晶片横截面描述，说明到深度“D”的通路孔的局部构成。
图4是图3晶片部分的进一步局部产物的横截面描述，说明布线图案、通路孔连接和电气绝缘特征。
图5是沿图2的点线切块的有四个集成电路的模块的俯视图。
图6是沿图5中模块的图5中线6---6的横截面图，显示放置于衬底上的芯片、芯片连接触点、之间和内部的模板布线和通路孔。
图7是在用球触点(ball contact)安装到外部封装衬底之后如图6所示的模板的横截面图。
具体实施方式
本发明提供一种具有半导体或电介质衬底的电子封装，该电子封装具有从一面到另一面的电气绝缘导电通路孔和在一面或两面的高密度导电布线及触点。
为了清楚简单的解释，本说明书对于衬底和使用工艺将集中围绕材料硅。
低电导率的晶片形式的硅是作为衬底的满意的材料。采用已经良好发展的用来制作集成电路布线的工艺，能够在这样的衬底上容易地制作高密度。此外可以选择这种材料的衬底使其有与集成电路元件相匹配的热膨胀系数，使得最小化芯片与硅封装模块之间的热应力。穿过衬底的导电通路孔的使用允许高连接密度，并且提供用于连接电源层和信号层的短路径，因此提高了封装的电气性能。
参考图1，其中显示了由集成电路2组成的本发明的模块的横截面描述，显示了其中的两个连接到硅衬底3上的集成电路，反过来所述衬底具有通路孔4和表面电路5。显示了3个通路孔4，分别由导电部分6组成，可选地导电部分6由电气绝缘层7包围，电气绝缘层7在填充导电材料组成导电部分6之前通过氧化穿过硅衬底3的通路孔壁而产生。在当衬底3是电介质比如玻璃的情况下，通路孔外围的电气绝缘层的提供将是不必要的。通路孔4分布遍及衬底3的区域以便提供到表面电路5的短距离外部电气连接。可以有多个导电层和绝缘层的电路5，提供了与集成电路相当的布线密度，比在电子封装上建立的典型布线密度要大得多。电路5提供芯片内部、芯片之间和封装的外部连接。
衬底部分3可以由如图2所示较大的晶片的部分制作。图2是组成一组封装衬底的过程中硅晶片的俯视图，以及模块、布线和和通路孔位置的示例设计。图3和图4显示沿3---3线的图2晶片的局部描述。图3描述在刻蚀、绝缘和填充通路孔到深度D之后的晶片。图4描述在形成表面布线图案和对晶片减薄以暴露延伸穿过晶片的通路孔背面后随后过程中的晶片。
参考图2，可从生长晶体刚玉(boule)上切割下的晶片20被布置成由点线22定义的模块衬底23-28。沿点线22未来的切块操作被使用来分离这些模块。高密度布线和互连工艺被使用来产生对于各区域23-28个性化(personalized)的布线29，仅仅显示了模块27的布线。从个性化的布线到集成电路芯片的连接被通常标为元件30。
参考图3，是沿着图2中线3---3的部分横截面描述，通路孔被刻蚀到深度D。刻蚀的深度可以是整个晶片的厚度或可以像这里描述的更薄。刻蚀深度D用来建立衬底的最终厚度。可选地，刻蚀的孔可以提供给电气绝缘，如通过生长氧化衬层7在硅上发生的那样。然后可以用导体金属6填充孔4，所述导体金属6可以突出于表面10上并可以用化学机械抛光使其与表面10齐平。
参考图4，是进一步的横截面描述，高密度布线5已经被制作到晶片的表面上。该布线可以由一个或更多金属层以及所需的电介质层和通路孔组成，可以与衬底通路孔内的金属6接触。此外，晶片20的下表面40已经被采用诸如研磨或化学机械学抛光等技术腐蚀成距表面10的尺寸为D，暴露出具有金属填充物6的通路孔4的底部。球金属接触现在可以用来形成表面40中的金属填充6的外部连接。
依照本发明，模块中的布线可以形成集成电路和安装于其上的其他元件内部和之间的连接从而组合成功能性电路，直到完整的系统。参考图5-7，对于前面图中的相似部分采用同样的参考数字，在图5中进一步说明从晶片如图2的20沿线22切出、具有芯片内布线29和芯片间布线31的四个集成电路模块如图2的27的俯视图。图6是沿着图5的线6---6切割的模块例如图5的27的横截面图，显示四个芯片如图1的2，所述芯片采用本领域公知的高密度的金属镶嵌(damascene)类型的连接50连接到衬底3上的高密度布线5。更进一步地，在图7中，显示了七个球金属触点51，提供到外部类型电路如印刷电路板元件52的外部接触。
作为考虑到包括本发明实践的示例，下面与图中的参考数字相关联提供例子。低电导率的硅晶片被用为衬底3。孔4通过在上表面10的刻蚀掩膜在衬底晶片3中刻蚀成通路孔，孔4刻蚀到深度D，在晶片的下表面40采用如研磨或化学机械学抛光技术被移除之后留下制作和使用中用于物理支撑的足够材料。刻蚀可以使用大约5-30微米每分钟的高速率，以便达到实用的加工时间。一旦孔4形成，内壁可以被氧化7，以提供电气绝缘和如果在特定应用中需要提供扩散势垒。开孔然后被填充金属6比如铜。通路孔的大小惯例在25-50微米。化学机械学抛光技术在表面10上被使用确保通路孔周围的平整度。
高密度布线5被制作在表面10上。电路5可以有多层的互连层，使用在半导体芯片制作中已知的技术制作。电路5可以包括芯片间的布线如图5元件31所示，和芯片内的布线如图2元件29所示。芯片连接触点可以用如焊料技术和扩散键合的技术制作。
硅晶片于是可以被减薄如图4所示，从而在表面40上建立尺寸D填充6绝缘7的通路孔4。减薄步骤可以在更早的工艺中实施。本领域公知的球类型51冶金(metallurgy)用来与外部布线部分52接触。球冶金允许有简单的温度漂移和停留的接触并且属于常用的工艺范围(process windows)。接触可以被制作在布线5的表面上到50类型需要处的触点上。晶片于是可以被沿着图2的线22切割成模块。
具有导电通路孔的硅衬底的使用比本领域已知的其它封装提供了一些优势。用于在硅晶片上制作布线而良好建立起的技术使得容易制作比在其他衬底上达到的高得多的布线密度。硅有高的热导率而且它的热膨胀系数与可安装于其上的、基于硅的集成电路一致。在遍及模块区域范围内的通路孔的位置可以被选择，在电源和信号配置方面有优势，并且进一步具有灵活的芯片尺寸、布线构造和制作工艺。
已经描述的是具有支撑衬底的电子封装，衬底由硅晶片或者其他合适的半导体或电介质组成，所述封装在衬底表面上有导电通路孔和高密度的芯片间和芯片内的触点和布线，在其上安装集成电路并且通过相对面连接到低密度高功率输出电路。
Claims (15)
1.一种集成电路封装，其中包括集成电路元件的器件互连成功能性单元，并且随后连接到电源和信号外部电路，特征在于该集成电路封装包括：
由选自半导体和电介质组的材料组成的衬底部件，
所述衬底具有第一和第二基本平行面，
所述衬底具有位于所述第一和第二基本平行面中所述第一面上的高密度布线，
所述衬底具有从所述基本平行面中所述第一面到所述第二面穿过所述衬底的至少一个通路孔部件，
包括至少一个所述集成电路部件的至少一个所述器件位于所述衬底的所述第一和第二平行面中所述第一面上，并且之间和之内包括所述至少一个经由所述高密度布线连接的通路孔，以及，
至少一个位于所述第一和第二平行面中所述第二面上并连接到至少一个所述通路孔部件的外部密度电路连接。
2.权利要求1的改进，其中所述衬底部件和至少一个所述集成电路部件具有匹配的特定膨胀温度系数。
3.权利要求1的改进，其中所述至少一个位于所述第一和第二平行面中所述第二面上并连接到至少一个所述通路孔部件的外部密度电路连接包括球冶金。
4.权利要求1的改进，其中所述通路孔部件是铜、镍和铝中的至少一种。
5.将集成电路元件制成功能性电路单元并随后将所述单元连接到电源和信号外部电路的方法，包括以下步骤：
提供具有第一和第二基本平行面的衬底部件，所述第一和第二基本平行面由第一厚度尺寸分开，
在所述衬底的所述第一面中形成用于通路孔的孔图案，达到小于所述第一厚度尺寸的深度，
采用导体材料填充所述通路孔，
平面化所述衬底的所述第一面，所述衬底包括所述填充的通路孔，
在所述衬底的所述第一面上应用高密度电路，
所述应用步骤连续地包括从所述衬底的所述第一面上的所述通路孔提供到所述电路的触点，
在所述高密度电路的露出面中提供触点，用于连接到所述集成电路元件，
从所述衬底的所述第二面上去除材料，从而露出所述导体填充的通路孔，
在所述高密度电路上放置每一个所述至少一个集成电路部件并与之接触，以及，
在所述衬底的所述第二面中使每一个所述露出的通路孔接触到外部电源和信号电路。
6.权利要求5的互连方法，其中所述衬底的材料是硅。
7.权利要求6的互连方法，包括在采用金属填充所述通路孔的步骤之前在所述通路孔的壁上提供一层绝缘的步骤。
8.权利要求7的互连方法，其中所述绝缘是选自氧化硅、氮化硅、钽和氮化钽组的材料。
9.权利要求6的互连方法，其中所述通路孔采用选自铜、镍和铝组的至少一种金属来填充。
10.权利要求6的互连方法，其中所述接触到电源和信号外部电路包括球冶金触点。
11.在彼此互连集成电路元件并连接到外部电路时，该封装方法包括以下步骤：
提供绝缘衬底部件，所述衬底部件具有第一和第二基本平行面，
所述衬底具有导体填充的通路孔的图案，每个通路孔在所述第一和所述第二面上露出，
在所述衬底的所述第一和第二面上应用至少一层高密度电路，以及到所述露出的通路孔的外部连接，
将所述集成电路元件放置在并连接到所述衬底的所述第一面之上的所述高密度电路上，以及，
在所述衬底的所述面中所述第二面上对每一个所述露出的通路孔应用触点，连接到电源和信号外部电路。
12.权利要求11的互连方法，在提供导体填充的通路孔的图案的所述步骤中，包括在每一个通路孔处提供电气绝缘，每一个所述通路孔在所述第一和所述第二衬底面上露出。
13.权利要求11的互连方法，其中所述衬底是硅衬底。
14.权利要求13的互连方法，其中所述电气绝缘是在采用金属填充之前在所述通路孔的壁上的氧化。
15.权利要求14的互连方法，其中连接到电源和信号外部电路的所述触点包括球冶金。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102709202A (zh) * | 2011-03-25 | 2012-10-03 | 美国博通公司 | 一种集成电路封装及其组装方法 |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3788268B2 (ja) * | 2001-05-14 | 2006-06-21 | ソニー株式会社 | 半導体装置の製造方法 |
| US20030057544A1 (en) * | 2001-09-13 | 2003-03-27 | Nathan Richard J. | Integrated assembly protocol |
| US20030059976A1 (en) * | 2001-09-24 | 2003-03-27 | Nathan Richard J. | Integrated package and methods for making same |
| US20030153119A1 (en) * | 2002-02-14 | 2003-08-14 | Nathan Richard J. | Integrated circuit package and method for fabrication |
| US6821347B2 (en) * | 2002-07-08 | 2004-11-23 | Micron Technology, Inc. | Apparatus and method for depositing materials onto microelectronic workpieces |
| US7422635B2 (en) * | 2003-08-28 | 2008-09-09 | Micron Technology, Inc. | Methods and apparatus for processing microfeature workpieces, e.g., for depositing materials on microfeature workpieces |
| US7449067B2 (en) * | 2003-11-03 | 2008-11-11 | International Business Machines Corporation | Method and apparatus for filling vias |
| US7091124B2 (en) | 2003-11-13 | 2006-08-15 | Micron Technology, Inc. | Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices |
| US8084866B2 (en) | 2003-12-10 | 2011-12-27 | Micron Technology, Inc. | Microelectronic devices and methods for filling vias in microelectronic devices |
| US20050247894A1 (en) | 2004-05-05 | 2005-11-10 | Watkins Charles M | Systems and methods for forming apertures in microfeature workpieces |
| US7232754B2 (en) | 2004-06-29 | 2007-06-19 | Micron Technology, Inc. | Microelectronic devices and methods for forming interconnects in microelectronic devices |
| US7083425B2 (en) | 2004-08-27 | 2006-08-01 | Micron Technology, Inc. | Slanted vias for electrical circuits on circuit boards and other substrates |
| US7300857B2 (en) | 2004-09-02 | 2007-11-27 | Micron Technology, Inc. | Through-wafer interconnects for photoimager and memory wafers |
| US7230334B2 (en) | 2004-11-12 | 2007-06-12 | International Business Machines Corporation | Semiconductor integrated circuit chip packages having integrated microchannel cooling modules |
| US7271482B2 (en) | 2004-12-30 | 2007-09-18 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
| US7199450B2 (en) * | 2005-05-13 | 2007-04-03 | International Business Machines Corporation | Materials and method to seal vias in silicon substrates |
| US7795134B2 (en) | 2005-06-28 | 2010-09-14 | Micron Technology, Inc. | Conductive interconnect structures and formation methods using supercritical fluids |
| US20060290001A1 (en) * | 2005-06-28 | 2006-12-28 | Micron Technology, Inc. | Interconnect vias and associated methods of formation |
| US7932182B2 (en) * | 2005-08-19 | 2011-04-26 | Honeywell International Inc. | Creating novel structures using deep trenching of oriented silicon substrates |
| US20070042563A1 (en) * | 2005-08-19 | 2007-02-22 | Honeywell International Inc. | Single crystal based through the wafer connections technical field |
| US7863187B2 (en) | 2005-09-01 | 2011-01-04 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
| US7262134B2 (en) | 2005-09-01 | 2007-08-28 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
| US7749899B2 (en) | 2006-06-01 | 2010-07-06 | Micron Technology, Inc. | Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces |
| US7629249B2 (en) | 2006-08-28 | 2009-12-08 | Micron Technology, Inc. | Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods |
| US7902643B2 (en) | 2006-08-31 | 2011-03-08 | Micron Technology, Inc. | Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods |
| US8110899B2 (en) * | 2006-12-20 | 2012-02-07 | Intel Corporation | Method for incorporating existing silicon die into 3D integrated stack |
| US7838420B2 (en) | 2007-08-29 | 2010-11-23 | Freescale Semiconductor, Inc. | Method for forming a packaged semiconductor device |
| SG150410A1 (en) | 2007-08-31 | 2009-03-30 | Micron Technology Inc | Partitioned through-layer via and associated systems and methods |
| US7884015B2 (en) | 2007-12-06 | 2011-02-08 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
| DE102008035901A1 (de) * | 2008-07-31 | 2010-02-18 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung von optoelektronischen Bauelementen und optoelektronisches Bauelement |
| US7872332B2 (en) | 2008-09-11 | 2011-01-18 | Micron Technology, Inc. | Interconnect structures for stacked dies, including penetrating structures for through-silicon vias, and associated systems and methods |
| KR20100037300A (ko) * | 2008-10-01 | 2010-04-09 | 삼성전자주식회사 | 내장형 인터포저를 갖는 반도체장치의 형성방법 |
| US8169055B2 (en) * | 2009-03-18 | 2012-05-01 | International Business Machines Corporation | Chip guard ring including a through-substrate via |
| CN106373938B (zh) * | 2016-11-18 | 2019-02-26 | 江阴长电先进封装有限公司 | 一种混合密度封装基板的结构及其封装方法 |
| CN106373939B (zh) * | 2016-11-18 | 2019-04-19 | 江阴长电先进封装有限公司 | 一种封装基板的结构及其封装方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811082A (en) * | 1986-11-12 | 1989-03-07 | International Business Machines Corporation | High performance integrated circuit packaging structure |
| US5258648A (en) * | 1991-06-27 | 1993-11-02 | Motorola, Inc. | Composite flip chip semiconductor device with an interposer having test contacts formed along its periphery |
| EP0804806A1 (en) * | 1994-12-22 | 1997-11-05 | Benedict G. Pace | Device for superheating steam |
| US5998292A (en) * | 1997-11-12 | 1999-12-07 | International Business Machines Corporation | Method for making three dimensional circuit integration |
| US6025638A (en) | 1998-06-01 | 2000-02-15 | International Business Machines Corporation | Structure for precision multichip assembly |
| US6281042B1 (en) * | 1998-08-31 | 2001-08-28 | Micron Technology, Inc. | Structure and method for a high performance electronic packaging assembly |
| US6229216B1 (en) * | 1999-01-11 | 2001-05-08 | Intel Corporation | Silicon interposer and multi-chip-module (MCM) with through substrate vias |
| US6617681B1 (en) * | 1999-06-28 | 2003-09-09 | Intel Corporation | Interposer and method of making same |
-
2001
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-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102709202A (zh) * | 2011-03-25 | 2012-10-03 | 美国博通公司 | 一种集成电路封装及其组装方法 |
| CN102709202B (zh) * | 2011-03-25 | 2015-07-01 | 美国博通公司 | 一种集成电路封装及其组装方法 |
Also Published As
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