KR20020085954A - 적층 패키지 구조 및 제조방법 - Google Patents

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Abstract

본 발명은 경박 단소화된 다층 시스템에 적당하도록 한 다층 패키지 구조 및 제조방법에 관해 개시한다.
개시된 본 발명의 구조는 상면에 제 1칩패드와 연결되는 제 1배선과 제 1배선을 덮는 제 1보호막이 형성되고, 저면이 백그라운딩된 상부칩과, 상면에 제 2칩패드와 연결되며 볼랜드를 갖는 제 2배선과 제 2배선을 덮되 볼랜드를 노출시키는 제 2보호막이 형성되며, 저면이 백그라운딩된 하부칩과, 상부칩 및 하부칩의 저면 사이에 개재된 접착제와, 상부칩 및 하부칩을 전기적으로 연결시키는 도선과, 결과물을 덮되, 볼랜드를 노출시키도록 형성된 몰딩체와, 볼랜드에 안착되는 도전성 볼을 구비한다.

Description

적층 패키지 구조 및 제조방법{stack package and method of fabricating the same}
본 발명은 다층 패키지 구조 및 제조방법에 관한 것으로, 보다 상세하게는경박 단소화된 다층 시스템에 적당하도록 한 다층 패키지 구조 및 제조방법에 관한 것이다.
일반적으로, 집적회로(Intergrated Circuit:IC) 또는 대규모 집적회로 등의 반도체 칩은 금속 리드프레임에 실장된 후, 수지로 밀봉되어 인쇄회로기판(Printed Circuit Board: 이하, PCB라 칭함)상에 장착된다. PCB의 면적을 적게 차지하는 고밀도 실장을 실현하기 위하여 박형화 및 소형화가 진행되고 있으나, 어느 정도 이상으로는 실장 밀도의 향상이 어려운 상황이다.
도 1은 종래기술에 따른 적층 패키지 구조를 설명하기 위한 단면도이다.
종래기술에 따른 적층패키지는 도 1에 도시한 바와 같이, 2개 이상의 상,하부패키지(10a)(10b)가 적층된 형태를 갖는 것으로, 상부패키지(10a)와 하부패키지(10b)가 접착제(16)에 의해 고정되며, 상부패키지(10a)의 아웃리드(12)와 하부패키지(11b)의 아웃리드(14)가 연결된 구조를 갖는다.
종래기술에 따른 적층패키지 구조의 제조방법은, 먼저, 상부패키지(10a)와 하부패키지(10b)를 접착제(16)로 고정시킨 후, 상부패키지(10a)의 아웃리드와 하부패키지의 아웃리드를 연결시킴으로써 패키지 제조를 완료한다.
그러나, 종래기술에 따른 패키지 구조 및 그 제조방법에서는 적층된 패키지를 박형화 및 소형화하는 데 한계가 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 경박 단소화된 패키지 구조를 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 경박단소화된 적층 패키지 구조의 제조방법을 제공함에 있다.
도 1은 종래기술에 따른 적층 패키지 구조를 설명하기 위한 단면도.
도 2는 본 발명에 따른 적층 패키지 구조를 설명하기 위한 단면도.
도 3a 내지 도 3c는 본 발명에 따른 적층 패키지의 상부칩 제조공정도.
도 4a 내지 도 4c는 본 발명에 따른 적층 패키지의 하부칩 제조공정도.
도 5는 본 발명에 따른 적층 패키지의 단면도.
도면의 주요부분에 대한 부호의 설명
100. 상부칩 200. 하부칩
102, 202. 홈 104, 204. 액티브영역
106, 206. 배선 108, 208. 보호막
210. 볼랜드 220. 접착제
240. 몰딩체 242. 도전성 볼
상기 목적들을 달성하기 위한 본 발명의 적층패키지 구조는 상면에 제 1칩패드와 연결되는 제 1배선과 제 1배선을 덮는 제 1보호막이 형성되고, 저면이 백그라운딩된 상부칩과, 상면에 제 2칩패드와 연결되고 볼랜드를 갖는 제 2배선과 제 2배선을 덮되, 볼랜드를 노출시키는 제 2보호막이 형성되며, 저면이 백그라운딩된 하부칩과, 상부칩 및 하부칩의 저면 사이에 개재된 접착제와, 상부칩 및 하부칩을 전기적으로 연결시키는 도선과, 결과물을 덮되, 볼랜드를 노출시키도록 형성된 몰딩체와, 볼랜드에 안착되는 도전성 볼을 구비한다.
본 발명의 적층 패키지 구조의 제조방법은 상부칩의 상면에 칩패드와 연결되는 제 1배선과 제 1배선을 덮는 제 1보호막을 순차적으로 형성하는 단계; 상부칩의 저면을 백그라운딩하는 단계와, 하부칩의 상면에 칩패드와 연결되며, 볼랜드가 정의된 제 2배선과 제 2배선의 일부를 노출시키는 볼랜드가 정의된 제 2보호막을 순차적으로 형성하는 단계와, 하부칩의 저면을 백그라운딩하는 단계와, 백그라운딩된 상부칩 및 하부칩의 저면을 고정시키는 단계와, 상부칩 및 하부칩을 연결시키는 도선을 형성하는 단계와, 결과물을 덮되, 볼랜드를 노출시키는 몰딩체를 형성하는 단계와, 볼랜드에 도전성 볼을 안착시키는 단계를 구비한다.
이하, 본 발명의 적층 패키지 구조 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 적층 패키지 구조를 설명하기 위한 단면도이다.
본 발명의 적층 패키지는 도 2에 도시된 바와 같이, 상부칩(100)과, 하부칩(200)과, 상부칩(100)과 하부칩(200)을 고정시키는 접착제(220)와, 상부칩 (100)및 하부칩(200)을 전기적으로 연결시키는 도선(232)과, 상부칩(100), 하부칩(200) 및 도선(232)을 덮되, 하부칩(200)의 볼랜드(210)를 노출시키도록 형성된 몰딩체(240)와, 하부칩(200)의 볼랜드(210)에 안착되는 도전성 볼(242)로 구성되어 있다.
여기서, 상기 상부칩(100)은, 도 3c에 도시된 바와 같이, 그 상면에 제 1칩패드(미도시)와 연결되는 제 1배선(106) 및 제 1배선(106)을 포함한 기판 전체를 덮는 제 1보호막(108)이 순차적으로 형성되며, 저면이 백그라운딩되어져 있다.
또한, 상기 하부칩(200)은, 도 4c에 도시된 바와 같이, 상면에 제 2칩패드(미도시)와 연결되며, 볼랜드(210)를 갖는 제 2배선(206) 및 제 2배선(206)을 덮되, 볼랜드(210)를 노출시키는 제 2보호막(208)이 순차적으로 형성되며, 저면이 백그라운딩되어져 있다.
그리고, 상기 접착제(220)는 백그라운딩된 상부칩 및 하부칩의 저면이 서로 맞닿아 배치되도록 고정시키기 위한 역할을 한다.
더욱이, 상기 도선(232)은 하부칩(200)의 도전성 볼(242) 및 상부칩(100)과 전기적으로 연결되어 있다.
한편, 상기 구성을 갖는 본 발명에 따른 적층 패키지의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3 내지 도 5는 본 발명에 따른 적층 패키지의 제조방법을 설명하기 위한 도면으로, 도 3a 내지 도 3c는 본 발명에 따른 적층 패키지의 상부칩 제조공정도이다. 또한, 도 4a 내지 도 4c는 본 발명에 따른 적층 패키지의 하부칩 제조공정도이고, 도 5는 본 발명에 따른 최종 적층 패키지의 단면도이다.
상기 구조를 갖는 적층 패키지의 제조방법은 도면에 도시되어 있지는 않지만, 웨이퍼를 쏘잉(sawing)하여 반도체 칩 단위로 분리한다. 이하에서 명명되는 상부칩 및 하부칩은 상기 분리된 반도체 칩을 칭한다.
도 3a에 도시된 바와 같이, 상부칩(100)의 액티브(active)영역(104)과 액티브영역(104) 사이의 공간을 쏘잉(sawing)하여 제 1홈(102)을 형성한다. 이때, 상기 상부칩(100)은 상면(소자가 형성된 면)에 다수의 제 1칩패드 및 제 1칩패드들 사이의 공간에 제 1절연막(미도시)이 형성되어져 있다.
이어서, 도 3b에 도시된 바와 같이, 상부칩(100) 상에 금속을 스퍼터링에 의해 증착한 다음, 제 1칩패드와 연결되도록 식각하여 제 1배선(106)을 형성한다. 이 후, 제 1배선(106) 및 제 1홈(102)을 포함한 상부칩(100)을 덮도록 실리콘산화막을 증착하여 제 1보호막(108)을 형성한다.
그 다음, 도 3c에 도시된 바와 같이, 상부칩(100)의 저면(소자가 형성된 이면)을 백그라운딩 처리한다. 상기 백그라운딩 처리에 의해 상부칩(100)의 두께가 박형화되며, 점선은 백그라운딩 처리 이전의 상부칩을 표시한 것이다.
그리고 도 4a에 도시된 바와 같이, 하부칩(200)의 액티브영역(204)과 액티브영역 사이의 공간을 쏘잉(sawing)하여 제 2홈(202)을 형성한다. 상기 하부칩(200)은, 도면에 도시되어 있지 않지만, 상면(소자가 형성된 면)에 다수의 제 2칩패드 및 제 2칩패드들 사이의 공간에 제 2절연막이 형성되어져 있다.
이때, 상기 하부칩(200)의 칩패드는 상부칩의 제 1칩패드와 구별하기 위해 편의상 제 2칩패드라 칭한다.
이어, 도 4b에 도시된 바와 같이, 하부칩(200) 상에 금속을 스퍼터링에 의해 증착한 다음, 제 2칩패드와 연결되도록 식각하여 볼랜드(ball land)(210)가 정의된 제 2배선(206)을 형성한다. 이 후, 제 2홈(202) 및 제 2배선(206)을 포함한 하부칩(200) 상에 산화실리콘을 증착한 다음, 볼랜드(210)를 노출시키도록 식각하여 제 2보호막(208)을 형성한다.
그 다음, 도 4c에 도시된 바와 같이, 하부칩(200)의 저면(소자가 형성된 이면)을 백그라운딩 처리하여 박형화한다.
그리고 도 5에 도시된 바와 같이, 백그라운딩 처리된 상부칩(100) 및 하부칩(200)의 저면에 접착제(220)를 부착시킨다. 상기 접착제(200)에 의해 상부칩(100) 및 하부칩(200)이 고정된다.
이어서, 상부칩(100) 및 하부칩(200)을 연결시키도록 도선(232)을 형성한다.
다음, 상부칩(100) 및 하부칩(200) 및 도선(232)을 덮도록 몰딩수지를 도포하여 몰딩체(240)를 형성한다. 이때, 하부칩의 볼랜드(210)는 노출되도록 한다.
이 후, 하부칩(200)의 볼랜드(210)에 도전성 볼(242)을 안착시키어 패키지 제조를 완료한다.
이상에서와 같이, 본 발명의 패키지는 칩 상태의 상,하부칩을 부착 및 몰딩시킴으로써, 경박 단소화되고, 또한 실장면적이 매우 작아 실장 효율성이 매우 높다. 그리고 본 발명의 적층 패키지에서는 상부칩 및 하부칩 중 어느 하나의 칩에 불량이 발생하여 리페어(repair)가 필요하더라도 나머지 하나의 칩만으로도 동작이 가능하다.
또한, 본 발명의 적층패키지의 제조방법은 상부칩 및 하부칩의 저면을 백그라운딩 처리한 후에 적층시킴으로써, 경박 단소화된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 상면에 제 1칩패드와 연결되는 제 1배선과 제 1배선을 덮는 제 1보호막이 순차적으로 형성되고, 저면이 백그라운딩된 상부칩과,
    상면에 제 2칩패드와 연결되고, 볼랜드를 갖는 제 2배선과 제 2배선을 덮되 상기 볼랜드를 노출시키는 제 2보호막이 형성되며, 저면이 백그라운딩된 하부칩과,
    상기 상부칩 및 하부칩의 저면 사이에 개재된 접착제와,
    상기 상부칩 및 하부칩을 전기적으로 연결시키는 도선과,
    상기 결과물을 덮되, 상기 볼랜드를 노출시키도록 형성된 몰딩체와,
    상기 볼랜드에 안착되는 도전성 볼을 구비한 적층 패키지 구조.
  2. 제 1항에 있어서, 상기 도선은 상기 하부칩의 도전성 볼과 전기적으로 연결되도록 형성된 것을 특징으로 하는 적층 패키지 구조.
  3. 제 1항에 있어서, 상기 도전성 볼은 솔더 볼인 것을 특징으로 하는 적층 패키지 구조.
  4. 상부칩의 상면에 칩패드와 연결되는 제 1배선과 상기 제 1배선을 덮는 제 1보호막을 순차적으로 형성하는 단계와,
    상기 상부칩의 저면을 백그라운딩하는 단계와,
    하부칩의 상면에 칩패드와 연결되며, 볼랜드가 정의된 제 2배선과 상기 제 2배선의 일부를 노출시키는 볼랜드가 정의된 제 2보호막을 순차적으로 형성하는 단계와,
    상기 하부칩의 저면을 백그라운딩하는 단계와,
    상기 백그라운딩된 상부칩 및 하부칩의 저면을 고정시키는 단계와,
    상기 상부칩 및 하부칩을 연결시키는 도선을 형성하는 단계와,
    상기 결과물을 덮되, 상기 볼랜드를 노출시키는 몰딩체를 형성하는 단계와,
    상기 볼랜드에 도전성 볼을 안착시키는 단계를 구비한 적층 패키지 구조의 제조방법.
  5. 제 4항에 있어서, 상기 도선은 도전성 볼과 전기적으로 연결되도록 형성하는 것을 특징으로 하는 적층 패키지 구조의 제조방법.
  6. 제 4항에 있어서, 상기 백그라운딩된 상부칩 및 하부칩의 저면에 접착제를 개재시키는 것을 특징으로 하는 적층 패키지 구조의 제조방법.
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