CN114765137A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN114765137A
CN114765137A CN202110917778.9A CN202110917778A CN114765137A CN 114765137 A CN114765137 A CN 114765137A CN 202110917778 A CN202110917778 A CN 202110917778A CN 114765137 A CN114765137 A CN 114765137A
Authority
CN
China
Prior art keywords
frame
ring
semiconductor device
overhang
circuit substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110917778.9A
Other languages
English (en)
Inventor
陈见宏
叶书伸
林昱圣
林柏尧
郑心圃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114765137A publication Critical patent/CN114765137A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
    • H01L21/67346—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders characterized by being specially adapted for supporting a single substrate or by comprising a stack of such individual supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2018—Presence of a frame in a printed circuit or printed circuit assembly

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structure Of Printed Boards (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

一种半导体装置包括电路衬底、至少一个半导体管芯、第一框架及第二框架。所述至少一个半导体管芯连接到电路衬底。第一框架设置在电路衬底上且围绕所述至少一个半导体管芯。第二框架堆叠在第一框架上。第一框架包括基础部分及悬突部分。基础部分具有第一宽度。悬突部分设置在基础部分上且具有大于第一宽度的第二宽度。悬突部分相对于基础部分朝向所述至少一个半导体管芯在侧向上突出。第一宽度及第二宽度是在悬突部分的突出方向上测量。

Description

半导体装置及其制造方法
技术领域
本公开实施例是涉及半导体装置及其制造方法。
背景技术
在各种电子设备(例如，手机及其他移动电子设备)中使用的半导体装置及集成电路通常制造在单个半导体晶片上。晶片的管芯可与其他半导体装置或管芯一起以晶片层级进行处理及封装，且已经开发出用于晶片层级封装的各种技术及应用。对多个半导体装置进行集成已成为本领域的一个挑战。为响应对小型化、更高的速度及更好的电性能(例如，更低的传输损耗及插入损耗)的日益增长的需求，正积极地研究更具创造性的封装及组装技术。
发明内容
根据本公开的一些实施例，一种半导体装置包括电路衬底、至少一个半导体管芯、第一框架以及第二框架。所述至少一个半导体管芯连接到所述电路衬底。所述第一框架设置在所述电路衬底上且围绕所述至少一个半导体管芯。所述第二框架堆叠在所述第一框架上。所述第一框架包括基础部分(base portion)及悬突部分(overhang portion)。所述基础部分具有第一宽度。所述悬突部分设置在所述基础部分上且具有大于所述第一宽度的第二宽度。所述悬突部分相对于所述基础部分朝向所述至少一个半导体管芯在侧向上突出。所述第一宽度及所述第二宽度是在所述悬突部分的突出方向上测量。
根据本公开的一些实施例，一种半导体装置包括电路衬底、半导体封装、第一金属环以及第二金属环。所述半导体封装连接到所述电路衬底。所述第一金属环设置在所述电路衬底上且在侧向上环绕所述半导体封装。所述第二金属环设置在所述第一金属环上。所述第一金属环具有第一边缘、第二边缘及第三边缘。所述第一边缘与所述电路衬底的外边缘在纵向上对准(vertically aligned)。所述第二边缘及所述第三边缘与所述第一边缘相对。所述第二边缘比所述第三边缘更靠近所述电路衬底。从所述第二边缘到所述第一边缘的第一距离小于从所述第三边缘到所述第一边缘的第二距离。所述第一距离与所述第二距离是沿和所述电路衬底的所述外边缘垂直的相同的方向测量。
根据本公开的一些实施例，一种半导体装置的制造方法包括以下步骤。将半导体封装连接到电路衬底。将第一框架环结合到所述电路衬底。所述第一框架环围绕所述半导体封装且具有位于所述电路衬底之上的至少一个悬突。将第二框架环结合到所述第一框架环。
附图说明
参照附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A到图1I是根据本公开一些实施例的在半导体装置的制造方法的各种阶段处生产出的结构的示意性剖视图。
图2A及图2B是根据本公开一些实施例的半导体装置的示意性剖视图。
图3A是根据本公开一些实施例的半导体装置的示意性分解图。
图3B是根据本公开一些实施例的框架环的示意性透视图。
图3C是根据本公开一些实施例的半导体装置的示意性俯视图。
图3D及图3E是根据本公开一些实施例的半导体装置的区的示意性剖视图。
图4A到图6B是根据本公开一些实施例的半导体装置的区的示意性剖视图。
图7A是根据本公开一些实施例的半导体装置的示意性分解图。
图7B是根据本公开一些实施例的框架环的示意性透视图。
图7C是根据本公开一些实施例的半导体装置的示意性俯视图。
图7D到图7F是根据本公开一些实施例的半导体装置的区的示意性剖视图。
图8A是根据本公开一些实施例的半导体装置的示意性分解图。
图8B是根据本公开一些实施例的框架环的示意性透视图。
图8C是根据本公开一些实施例的半导体装置的示意性俯视图。
图8D到图8F是根据本公开一些实施例的半导体装置的区的示意性剖视图。
图9A是根据本公开一些实施例的半导体装置的示意性分解图。
图9B是根据本公开一些实施例的框架环的示意性透视图。
图9C是根据本公开一些实施例的半导体装置的示意性俯视图。
图9D到图9F是根据本公开一些实施例的半导体装置的区的示意性剖视图。
图10A是根据本公开一些实施例的半导体装置的示意性分解图。
图10B是根据本公开一些实施例的框架环的示意性透视图。
图10C是根据本公开一些实施例的半导体装置的示意性俯视图。
图10D到图10H是根据本公开一些实施例的半导体装置的区的示意性剖视图。
图11是根据本公开一些实施例的半导体装置的示意性俯视图。
图12到图17是根据本公开一些实施例的半导体装置的区的示意性剖视图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的诸多不同的实施例或实例。下文阐述组件及排列的具体实例以简化本公开。当然，这些仅是实例且不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简单及清晰的目的，且自身并不指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…下面(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示出的一个元件或特征与另一(其他)元件或特征的关系。除图中所绘示的取向以外，所述空间相对性用语还旨在囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性阐述语可同样相应地进行解释。
本公开涉及半导体装置及其制造方法。在一些实施例中，半导体装置包括连接到电路衬底的一个或多个半导体管芯，所述一个或多个半导体管芯可能共同地或各别地封装在包封材料中。在一些实施例中，在电路衬底上设置框架环以包围半导体管芯。举例来说，可沿电路衬底的边缘设置第一框架环，且可在第一框架环上设置第二框架环。在一些实施例中，框架环在电路衬底之上形成至少一个悬突(overhang)。在一些实施例中，通过包括如此配置的框架环，可有效地控制半导体装置的翘曲(warpage)，而不会导致关于电路衬底的过度的面积损失(areapenalty)。在一些实施例中，可施加到半导体管芯的包封体和/或底部填充胶(underfill)也可经历减小的机械应力。在一些实施例中，可有效地减少或甚至防止半导体装置中的分层(delamination)或裂纹(cracking)，因此提高半导体装置的良率(yield) 及可靠性。
图1A到图1I是根据本公开一些实施例的在半导体装置SD10的制造方法的各种阶段处生产出的结构的示意性剖视图。参照图1A，在一些实施例中，提供中介层(interposer)100。中介层100包括半导体衬底102、在半导体衬底102中延伸的半导体穿孔(throughsemiconductor via，TSV)104 以及设置在半导体衬底102上且连接到TSV 104的第一端部的内连线结构 106。在一些实施例中，中介层100包括半导体(例如，硅)晶片作为半导体衬底102。在一些实施例中，内连线结构106包括嵌置在介电层109中的导电图案107。为简单起见，介电层109被示为单个介电层，且导电图案 107被示为嵌置在介电层109中，然而，在实践中，导电图案107可设置在相邻的成对的介电层109之间，且导电图案107的区段可通过介电层109 的开口暴露出。尽管在图1A中，TSV 104被示为延伸穿过半导体衬底102，然而在一些实施例中，TSV 104的与内连线结构106相对的端部在图1A中所示制造阶段处可仍然隐埋在半导体衬底102内。
在一些实施例中，将一个或多个半导体管芯110、120连接到中介层100 的内连线结构106。半导体管芯110、120不需要具有彼此相似的结构。相似地，本公开不限制半导体管芯110、120所可配置用于的功能。举例来说，半导体管芯110、120可为：存储管芯，例如高带宽存储器(high-bandwidth memory，HBM)；逻辑管芯，例如中央处理器(centralprocessing unit，CPU) 管芯、图形处理单元(graphic processing unit，GPU)管芯、微控制单元(micro control unit，MCU)管芯、输入-输出(input-output，I/O)管芯、基带(baseband， BB)管芯或应用处理器(application processor，AP)管芯；微机电系统(microelectromechanical system)，例如传感器或类似物；小芯片(chiplet)，等等。在一些实施例中，半导体管芯120可为逻辑管芯，且半导体管芯110 可为存储管芯(例如，动态随机存取存储器(dynamic random access memory， DRAM)、HBM或类似物)。
在一些实施例中，半导体管芯110包括基础芯片(base chip)111及堆叠在基础芯片111上的芯片112。可通过迷你凸块(mini-bump)113将芯片 112彼此连接且连接到基础芯片111。芯片111、112可包括其中形成有有源和/或无源装置的半导体衬底。可在基础芯片111上设置包封体114，以在侧向上包绕芯片112及迷你凸块113。包封体114的材料包括模制化合物、聚合材料，例如聚酰亚胺、环氧树脂、丙烯酸树脂、苯酚树脂、苯并环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzoxazole，PBO)、其组合或其他适合的聚合物系介电材料。在基础芯片111上、基础芯片111 的相对于经堆叠的芯片112的相对侧处形成导电接垫115。导电接垫115被暴露出且可用于容许与半导体管芯110的芯片111、112进行电连接。在一些实施例中，半导体管芯120可为包括半导体衬底122的裸管芯(bare die)，半导体衬底122具有在半导体管芯120的前表面处暴露出的导电接垫124。
在一些实施例中，导电端子132、134分别将半导体管芯110、120连接到中介层100的导电图案107。举例来说，可利用指向中介层100的导电接垫115、124在中介层100上设置半导体管芯110、120。在一些实施例中，导电端子132、134是将半导体管芯110、120的导电接垫115、124连接到中介层100的微凸块(micro-bump)。
在图1B中，在一些实施例中，在半导体管芯110、120与中介层100 之间设置底部填充胶140，以保护导电端子132、134免受热应力及机械应力影响。底部填充胶140可包含树脂(例如环氧树脂或类似物)，且可例如通过真空底部填充(vacuum underfill)或其他适合的工艺来形成底部填充胶 140。在一些实施例中，底部填充胶140填充半导体管芯110、120与中介层100之间的裂隙(interstice)以及相邻半导体管芯110、120之间的间隙 (gap)。
在图1C中，在中介层100上形成包封体150，以在侧向上包封半导体管芯110、120及底部填充胶140。包封体150的材料包括模制化合物、聚合材料，例如聚酰亚胺、环氧树脂、丙烯酸树脂、苯酚树脂、苯并环丁烯 (BCB)、聚苯并恶唑(PBO)、其组合或其他适合的聚合物系介电材料。在一些实施例中，通过一系列包覆模制(over-molding)及平坦化步骤来形成包封体150，由此包封体150的材料被形成为最初隐埋半导体管芯110、 120且随后被移除，例如直到半导体管芯110和/或120的后表面被暴露出为止。
在图1D中，在TSV 104的与半导体管芯110、120相对的端部上形成接触接垫162及连接件164。如果TSV 104的此种端部仍然隐埋在半导体衬底102中，则可例如通过研磨(grinding)来对半导体衬底102进行初步薄化，直到TSV 104的端部被暴露出为止。因此，TSV 104经由半导体衬底 102提供双侧垂直连接，从而将接触接垫162电连接到内连线结构106。在一些实施例中，设置在接触接垫162上的连接件164是受控塌陷芯片连接(controlled collapse chip connection，C4)凸块。在一些实施例中，上述工艺可以晶片级层级执行，以使得可同时形成多个半导体封装170，其中中介层100是同一晶片的一部分。然后可通过对晶片的单体化(singulation)(例如通过利用机械或激光锯切削穿过晶片)来获得各别的半导体封装170。
在图1E中，在电路衬底200上设置半导体封装170，且将半导体封装 170结合到电路衬底200。在一些实施例中，电路衬底200包括核心层210 及设置在核心层210的相对的侧上的叠加层(build-up layer)220、230。在一些实施例中，核心层210包括具有贯通孔(through hole)213的介电层211，贯通孔213从一侧到另一侧延伸穿过介电层211。可利用形成穿孔 (through via)215的导电材料对贯通孔213进行衬垫。在一些实施例中，穿孔215可仅局部地填充由介电填充物217填充的贯通孔213(例如，对贯通孔213的边缘进行衬垫)。在一些实施例中，通过穿孔215对贯通孔213 进行填充。在一些实施例中，每一叠加层220或230分别包括介电层221 或231以及嵌置在对应的介电层221或231中且在对应的介电层221或231 的相对的侧之间提供电连接的导电图案223或233。为简单起见，介电层 221、231被示为单层，但应理解，导电图案223、233被相邻的成对的介电层221或231夹着。在一些实施例中，根据布线要求，叠加层220、230可独立地包括比图1E中所示介电层221、231及导电图案223、233更多或更少的介电层221、231及导电图案223、233。在一些实施例中，穿孔215在一个叠加层220的导电图案223与另一叠加层230的导电图案233之间建立电连接。在一些实施例中，暴露出叠加层220、230中的至少一者(例如，叠加层220)以用于进一步处理，且将半导体封装170连接到电路衬底200 的被暴露出的侧200a。举例来说，可利用着落在叠加层220的被暴露出的导电图案223上的连接件164将半导体封装170设置在电路衬底200上。在一些实施例中，连接件164是C4凸块，且将半导体封装170以倒装芯片方式结合到电路衬底200。在一些实施例中，在半导体封装170与电路衬底 200之间设置底部填充胶(未示出)，以保护连接件164免受热应力及机械应力影响。底部填充胶可包含树脂(例如环氧树脂或类似物)，且可例如通过真空底部填充或其他适合的工艺来形成底部填充胶。
在图1F中，在电路衬底200的侧200a上、半导体封装170旁边设置粘合剂310。为简单起见，半导体封装170及电路衬底200可从图1F开始以简化方式示出，而不暗示所述结构已相对于图1E中所示结构而有所改变。在一些实施例中，围绕半导体封装170设置粘合剂310。在一些实施例中，可在电路衬底200的外周边的邻近处设置粘合剂310。在一些实施例中，沿循半导体封装170的轮廓和/或电路衬底200的外周边的轮廓设置粘合剂 310。举例来说，如果电路衬底200具有矩形的占用面积(footprint)，则粘合剂310可具有矩形环形形状。相似地，如果电路衬底200具有圆形的占用面积，则粘合剂310可具有圆形环形形状。举例来说，可沿电路衬底200 的外边缘200e设置粘合剂310。电路衬底200的外边缘200e是对电路衬底 200的侧200a与相对的侧200b进行连结的周边表面。在一些实施例中，在电路衬底200上设置粘合剂310的多个部分。即，粘合剂310可为不连续的，从而在粘合剂310的连贯部分之间呈现其中暴露出电路衬底200的间隙。一些实施例中，粘合剂310包括可热固化粘合剂(thermocurable adhesive)、可光固化粘合剂(photocurable adhesive)、导热粘合剂(thermally conductive adhesive)、热固性树脂(thermosetting resin)、防水粘合剂(waterproofadhesive)、叠层粘合剂(lamination adhesive)或其组合。在一些实施例中，粘合剂310包括上面沉积有焊料膏(未示出)的金属层(未示出)。可根据被粘合的材料的变化来选择粘合剂310的类型。根据所使用的材料，可通过沉积、叠层、印刷、镀覆或任何其他适合的技术来形成粘合剂310。
在图1G中，通过粘合剂310将框架环400结合到电路衬底200。在一些实施例中，框架环400具有围绕半导体封装170的环形形状。可将框架环400与粘合剂310对应地放置在电路衬底200上，且例如通过对粘合剂 310进行固化(或预固化)来将框架环400结合到电路衬底200。在一些实施例中，框架环400包含任何合适的材料，例如金属、金属合金、半导体材料或类似物。举例来说，框架环400可包含不锈钢、碳化硅合金、可机加工陶瓷(machinableceramic)、虚设硅(dummy silicon)、可伐(kovar)、因瓦(invar)、钼、覆铜或覆镍的钼(copper-ornickel-cladmolybdenum)、覆铜的因瓦(copper-clad Invar)、铜钨、铝、金刚石复合物(diamond composite)、金属金刚石合金(例如，银金刚石)或其组合。
在一些实施例中，框架环400包括接触粘合剂的基础部分410及设置在基础部分410上且从基础部分410朝向半导体封装170突出的悬突部分 420。即，框架环400可具有倒置台阶形状，其中悬突部分420包括位于电路衬底200之上的悬突O420。可一体地形成基础部分410与悬突部分420 (将基础部分410与悬突部分420形成为单个片件)。举例来说，框架环400 具有与电路衬底200的外边缘200e在纵向上对准的外边缘400o，此外边缘 400o对于基础部分410与悬突部分420来说是共用的。基础部分410具有与外边缘400o相对的内边缘410i，且内边缘410i被设置成与外边缘400o 相距对应于基础部分410的宽度W410的水平距离。悬突部分420也具有与外边缘400o相对的内边缘420i，且内边缘420i被设置成与外边缘400o 相距对应于悬突部分420的宽度W420的水平距离。宽度W410及W420 可沿相对于框架环400的外边缘400o的及电路衬底200的外边缘200e的平面垂直的方向测量。内边缘410i与内边缘420i两者可面对半导体封装 170。宽度W420大于宽度W410，以使得内边缘420i比内边缘410i更远地朝向电路衬底200的中心突出。悬突O420可对应于宽度W420与宽度W410 之间的差。在一些实施例中，框架环400的总垂直高度H400与半导体封装 170的垂直高度H170相当。举例来说，高度H400可高达半导体封装170 的总垂直高度H170。高度H400对应于基础部分410的高度H410与悬突部分420的高度H420的和。在一些实施例中，基础部分410的高度H410 对于在悬突O420下面设置附加组件(例如，集成无源装置或类似物)来说是足够的。在一些实施例中，高度H410可被视为从与粘合剂310接触的基础部分410的底部到悬突部分420的下表面的层级高度的垂直距离。
在图1H中，在框架环400顶上设置另一种粘合剂320。在一些实施例中，围绕半导体封装170设置粘合剂320，从而覆盖框架环400的顶表面。在一些实施例中，可在框架环400的外边缘400o的邻近处设置粘合剂320。在一些实施例中，粘合剂320从框架环400的外边缘400o延伸到内边缘 420i。在一些实施例中，在框架环400上设置粘合剂320的多个部分。即，粘合剂320可为不连续的，从而在粘合剂320的相邻部分之间呈现其中暴露出框架环400的间隙。在一些实施例中，粘合剂320包括可热固化粘合剂、可光固化粘合剂、导热粘合剂、热固性树脂、防水粘合剂、叠层粘合剂或其组合。在一些实施例中，粘合剂320包括上面沉积有焊料膏(未示出)的金属层(未示出)。可根据被粘合的材料的变化来选择粘合剂320的类型。根据所使用的材料，可通过沉积、叠层、印刷、镀覆或任何其他适合的技术来形成粘合剂320。
在图1I中，半导体装置SD10被示为还包括通过粘合剂320固定到框架环400的框架环500。在一些实施例中，在框架环400上与粘合剂320接触地设置框架环500，且随后通过对粘合剂320进行固化(或预固化)来将框架环500结合到框架环400。在一些实施例中，框架环500包含任何适合的材料，例如金属、金属合金、半导体材料或类似物。举例来说，框架环500可包含不锈钢、碳化硅合金、可机加工陶瓷、虚设硅、可伐、因瓦、钼、覆铜或覆镍的钼、覆铜的因瓦、铜钨、铝、金刚石复合物、金属金刚石合金(例如，银金刚石)或其组合。在一些实施例中，框架环500包含与框架环400不同的材料。可在考虑到相应的热膨胀系数以及电路衬底200的材料的热膨胀系数的条件下选择框架环400及框架环500的材料。举例来说，可将框架环400的材料选择成具有比电路衬底200的材料小的热膨胀系数，同时可将框架环500的材料选择成具有比电路衬底200的材料高的热膨胀系数。即，相对于框架环400及框架环500的材料，电路衬底200 的材料可具有中间热膨胀系数。
在一些实施例中，通过粘合剂320将框架环500堆叠在框架环400上。在一些实施例中，框架环500的外边缘500o与框架环400的外边缘400o 在纵向上对准。框架环500的与外边缘500o相对的内边缘500i可相对于框架环400在水平方向上突出，以使得框架环500还包括相对于框架环400 的位于电路衬底200之上的悬突O500。即，对应于框架环500的内边缘500i 与外边缘500o之间的距离的框架环500的宽度W500可大于框架环400的悬突部分420的宽度W420。即，框架环500可比框架环400更远地朝向半导体封装170突出。在一些实施例中，一定的间隙G存在于框架环500的内边缘500i与半导体封装170之间。举例来说，间隙G可大于约700微米，例如为约1mm。即，框架环400及框架环500可包围半导体封装170而不覆盖半导体封装170。在一些实施例中，框架环500的高度H500并无特别限制，且可根据半导体装置SD10的所预期翘曲以及半导体装置SD10的所期望总厚度来选择框架环500的高度H500。
在一些实施例中，通过包括具有位于电路衬底200之上的悬突O420和 /或O500的框架环400和/或500，可有效地控制半导体装置SD10的翘曲，而不会导致关于电路衬底200的过度的面积损失。作为实例而非限制，对在框架环400与电路衬底200之间具有相同接触面积且不同在于包括或不包括悬突O420及O500的半导体装置的预期翘曲的模拟揭示：当在室温下或在更高温度下测试应力时，包括悬突O420及O500可有效地减少半导体装置SD10的翘曲。举例来说，与不包括悬突O420及O500的相似半导体装置相比，预期半导体装置SD10在两种温度下的翘曲减少约5％。此外，半导体封装170的底部填充胶140的层级处的应力也可降低，在一些实施例中，相对于其中不包括悬突的半导体装置来说降低高达约20％。因此，可有效地减少或甚至防止底部填充胶140的分层或裂纹。在一些实施例中，通过包括具有悬突O420和/或O500的框架环400和/或500，可包括具有有限大小损失(如果有的话)的更重和/或更大的框架环400和/或500，而不损害半导体装置SD10进一步功能化的可能性。此转而可导致有效地控制翘曲和/或底部填充胶140的层级处的机械应力，因此提高半导体装置SD10 的机械稳定性及可靠性。即，通过包括具有悬突O420和/或O500的框架环 400和/或500，可有效地控制翘曲和/或底部填充胶应力，而不会导致关于电路衬底200的面积损失。
尽管已在图式中示出且在上文阐述作为晶片上芯片的半导体封装170 的特定结构，然而本公开不仅限于此，且本公开中也设想其他类型的半导体封装(例如，芯片级封装、集成扇出(integrated fan-out，InFO)、叠层封装(package-on-package，PoP)等等)。举例来说，图2A中示出根据本公开一些实施例的半导体装置SD12的剖视图。图2A所示半导体装置SD12 可相似于图1I所示半导体装置SD10，且对应元件及制造工艺的说明等同适用。在一些实施例中，由于半导体封装600结合到电路衬底200且被框架环400及500包围，因此半导体装置SD12包括InFO封装。在一些实施例中，半导体封装600包括可具有与先前参照图1A所阐述的半导体管芯110、 120相同或相似的结构的一个或多个半导体管芯610、620。在一些实施例中，半导体管芯610、620直接连接到重布线结构630。即，半导体管芯610、 620的接触接垫615、625可与重布线结构630直接接触。在一些实施例中，半导体管芯610、620包封在包封体640中，且重布线结构630在半导体管芯610、620及包封体640上延伸。设置在重布线结构630的相对于半导体管芯610、620的相对侧上的导电端子650将重布线结构630连接到电路衬底200。在一些实施例中，导电端子650是C4凸块。在一些实施例中，在半导体封装600与电路衬底200之间设置底部填充胶(未示出)，以保护导电端子650免受热应力及机械应力影响。在一些实施例中，半导体装置SD12 还包括连接到电路衬底200且设置在半导体封装600旁边(例如设置在悬突O420和/或O500下面)的表面安装装置680。在一些实施例中，表面安装装置680是集成无源装置的芯片，且用作电容器、电感器、电阻器或类似物。在一些实施例中，每一表面安装装置680可独立地用作具有不同电容值、谐振频率和/或不同大小的电容器、电感器或类似物。在一些实施例中，表面安装装置680被设置成前表面指向电路衬底200，以便电连接到电路衬底200。在一些实施例中，表面安装装置680通过拾取及放置方法(pick-and-place method)放置在电路衬底200之上，且在装设框架环400 之前连接到电路衬底200。举例来说，表面安装装置680可在半导体封装 170被连接之后、在粘合剂310被设置在电路衬底200上之前或之后连接到电路衬底200。粘合剂310、320及框架环400及500可如先前所述设置在电路衬底200上，被对准成使得表面安装装置680位于悬突O420和/或O500 下方。在一些实施例中，通过包括具有悬突O420和/或O500的框架环400 和/或500，可通过将表面安装装置680设置在悬突O420和/或O500下方来进一步功能化半导体装置SD12，而不会因包括框架环400和/或500而导致大小损失。即，通过将框架环400和/或500的高度H410和/或H500设定得足够大以使得表面安装装置680可配合在悬突O420和/或O500下方，可增加框架环400和/或500的大小以有效地控制翘曲，而不会由于框架环400 和/或500的增加的宽度而导致关于电路衬底200的面积损失。
在一些实施例中，如图2B中所示，由于半导体封装700结合到电路衬底200且被框架环400及500包围，因此半导体装置SD14可包括InFO_PoP 封装。举例来说，半导体封装700可包括由包封体715包封的半导体管芯 710，半导体管芯710可具有与图1A所示半导体管芯110相似的结构。半导体管芯710可直接连接到在半导体管芯710及包封体715的一侧上延伸的重布线结构720。另一重布线结构730可在半导体管芯710及包封体715 的相对于重布线结构720的相对侧处延伸，且层间穿孔(through interlayer via，TIV)740可在延伸穿过包封体715的重布线结构720与730之间建立电连接。顶部封装750可在相对于半导体管芯710的相对侧处连接到重布线结构730，且可通过重布线结构720、730及TIV 740电连接到半导体管芯710。半导体装置SD14及其制造工艺的其他方面可相似于以上针对图1I 所示半导体装置SD10所阐述的内容。
将显而易见，尽管已利用对应的半导体封装170、600或700的某些结构例示图1I所示半导体装置SD10、图2A所示SD12及图2B所示SD14，然而本公开并不限制半导体装置中所包括的半导体封装的结构。此外，尽管在下文中半导体装置将被示为包括半导体封装170，然而包括不同半导体封装的实施例也被设想在本公开的范围内。相似地，为图2A所示半导体装置SD12示出的表面安装装置680可安装在此处所公开的半导体装置中的任何一者中的相似位置中。
图3A是根据本公开一些实施例的半导体装置SD10的示意性分解图。图3B是根据本公开一些实施例的框架环400的示意性透视图。图3B相对于图3A沿Z方向具有不同的取向，因此框架环400的底表面在图3B中可见，而框架环400的顶表面在图4A中可见。图3C是根据本公开一些实施例的半导体装置SD10的示意性俯视图。在图3C所示示意性俯视图中，为使例示清晰起见，已省略框架环500。图3D及图3E是半导体装置SD10 的区的分别沿图3C中所示的线I-I’及II-II’截取的示意性剖视图。参照图1I 及图3A到图3E，在半导体装置SD10中，框架环400包括基础部分410 及朝向半导体封装170突出的悬突部分420，因此悬突部分420的内边缘 420i比基础部分410的内边缘410i更靠近半导体封装170。在一些实施例中，悬突部分420可相对于基础部分410连续突出，以使得可沿框架环400 的所有边界包括沿X方向与Y方向两者突出的悬突O420。相似地，在一些实施例中，框架环500可相对于悬突部分420连续突出，以使得可沿框架环500的所有边界包括沿X方向与Y方向两者突出的悬突O500。在一些实施例中，悬突O420及O500可沿X方向与Y方向具有相同的大小，但本公开不仅限于此。在一些实施例中，悬突O420和/或悬突O500可沿X 方向与Y方向具有不同的尺寸。即，宽度W410、W420、W500可沿X方向相对于Y方向而有所不同。
图4A及图4B是根据本公开一些实施例的半导体装置SD16的区的示意性剖视图。半导体装置SD16可具有与图3A所示半导体装置SD10相似的结构且可根据与图3A所示半导体装置SD10相似的工艺来制造。在一些实施例中，图4A及图4B所示的图是沿与图3D及图3E中所示半导体装置 SD10的区对应的区截取。在一些实施例中，在半导体装置SD16中，框架环500的宽度W500可实质上等于框架环400的悬突部分420的宽度W420。举例来说，框架环500的外边缘500o仍可与框架环400的外边缘400o在纵向上对准，而框架环500的内边缘500i可与悬突部分420的内边缘420i 在纵向上对准。即，在半导体装置SD16中，可省略悬突O500，而仍然包括悬突O420。在一些实施例中，通过改变框架环400及框架环500的相对配置，电路衬底200的翘曲及底部填充胶140(例如在图1I中示出)的应力可进一步得到微调。举例来说，尽管在一些实施例中可能观察到底部填充胶140的层级处的增加的应力，然而针对半导体装置SD16所示出的配置可导致比针对图3D及图3E所示半导体装置SD10所示出的配置甚至更低的翘曲。在一些实施例中，在对电路衬底200的翘曲的控制与在底部填充胶140的层级处经历的应力之间可能存在折衷。半导体装置SD16的其他方面可与先前针对半导体装置SD10(例如在图3A中示出)所阐述的内容相同。
图5A及图5B是根据本公开一些实施例的半导体装置SD18的区的示意性剖视图。半导体装置SD18可具有与图3A所示半导体装置SD10相似的结构且可根据与图3A所示半导体装置SD10相似的工艺来制造。在一些实施例中，图5A及图5B所示的图是沿与图3D及图3E中所示半导体装置 SD10的所述区对应的区截取。在一些实施例中，在半导体装置SD18中，框架环500的宽度W500小于框架环400的悬突部分420的宽度W420。举例来说，框架环500的外边缘500o仍可与框架环400的外边缘400o在纵向上对准，而悬突部分420的内边缘420i可相对于框架环500的内边缘500i 与基础部分410的内边缘410i两者突出。即，在半导体装置SD18中，悬突部分420可相对于基础部分410包括悬突O420且相对于框架环500包括突出部P420。在一些实施例中，粘合剂320可设置在框架环400与框架环 500之间，以使得框架环400可与突出部P420对应地保持被暴露出。半导体装置SD18的其他方面可与先前针对半导体装置SD10(例如在图3A中示出)所阐述的内容相同。
图6A及图6B是根据本公开一些实施例的半导体装置SD20的区的示意性剖视图。半导体装置SD20可具有与图3A所示半导体装置SD10相似的结构且可根据与图3A所示半导体装置SD10相似的工艺来制造。在一些实施例中，图6A及图6B所示的图是沿与图3D及图3E中所示半导体装置 SD10的所述区对应的区截取。在一些实施例中，在半导体装置SD20中，框架环500的宽度W500小于框架环400的悬突部分420的宽度W420。在一些实施例中，框架环500的外边缘500o与内边缘500i两者均与悬突部分 420的内边缘420i及外边缘400o在垂直方向上未对准。举例来说，悬突部分420可在框架环500的相对侧处在侧向上突出，因此在内边缘500i一侧处具有突出部P422且在外边缘500o一侧处具有突出部P424。此外，悬突部分420仍可相对于基础部分410具有悬突O420。在一些实施例中，粘合剂320可设置在框架环400与框架环500之间，以使得框架环400可与突出部P422及P424对应地保持被暴露出。半导体装置SD20的其他方面可与先前针对半导体装置SD10(例如在图3A中示出)所阐述的内容相同。
应注意，尽管在下文中半导体装置将被示为具有被配置成图3D及图3E所示框架环400及500的悬突O500及O420，然而本公开不仅限于此。根据框架环所期望的翘曲及应力控制行为，可对于本文中所公开的半导体装置中的每一者实现对应于图4A到图6B所示配置(例如，不具有悬突O500 且可能具有突出部P420/P422及P424中的一者或两者)的实施例。
图7A是根据本公开一些实施例的半导体装置SD22的示意性分解图。在一些实施例中，除包括框架环800来代替框架环400(例如在图3A中示出)以外，半导体装置SD22与半导体装置SD10相同。图7B是根据本公开一些实施例的框架环800的示意性透视图。图7B相对于图7A沿Z方向具有不同的取向，因此框架环800的底表面在图7B中可见，而框架环800 的顶表面在图7A中可见。图7C是根据本公开一些实施例的半导体装置 SD22的示意性俯视图。在图7C所示示意性俯视图中，为使例示清晰起见，已省略框架环500。图7D到图7F是半导体装置SD22的区的分别沿图7C 中所示的线I-I’、II-II’及III-III’截取的示意性剖视图。参照图7A到图7F，在半导体装置SD22中，框架环800包括基础部分810及在至少一个区段中朝向半导体封装170突出的悬突部分820。框架环400与框架环800之间的不同在于悬突部分820沿框架环800的边界中的一些边界(但并非所有边界)相对于基础部分810包括悬突O820。举例来说，在悬突部分820的沿 X方向延伸的相对边界处包括沿Y方向朝向半导体封装突出的悬突O820，而不在悬突部分820的沿Y方向延伸的边界处包括悬突。举例来说，在线 I-I’的层级高度处，框架环800的悬突部分820相对于基础部分810包括悬突O820，且框架环500相对于悬突部分820包括悬突O500。即，与线I-I’对应的框架环500的宽度W500大于相同区中的悬突部分820的宽度W820，且悬突部分820的宽度W820大于基础部分810的宽度W810。因此，在沿 X方向的线I-I’的层级处，内边缘810i、820i及500i相对于彼此在垂直方向上未对准。举例来说，可包括悬突O820，以使得内边缘820i在面对半导体封装170的较小半导体管芯110所在的区时突出。另一方面，在线II-II’的层级高度处，悬突部分820可具有与基础部分810相同的宽度W810，以使得内边缘810i与820i可相对于彼此在纵向上对准。另一方面，框架环500 可具有与线II-II’对应的比悬突部分820大的宽度W500(例如，与沿线I-I’相同的宽度W500)，以使得框架环500相对于悬突部分820突出悬突O502。线II-II’的层级高度处所包括的悬突O502可大于线I-I’的层级高度处所包括的悬突O500。举例来说，框架环500可以悬突O502突出，其中框架环500 面对半导体封装170的较大半导体管芯120所在的区。换句话说，可沿着框架环800及500的沿X方向延伸的边界包括悬突O500及悬突O820(因此悬突O820及O500沿Y方向朝向半导体封装170突出)，而可不沿着框架环800的沿Y方向延伸的边界包括悬突O820，且因此框架环500包括沿着框架环500的沿Y方向延伸的边界沿X方向突出的悬突O502。在一些实施例中，与半导体封装170对应地包括悬突O820，而悬突部分820的不面对半导体封装170的区可具有较小的宽度(例如，宽度W810)，因此沿线III-III’的区不包括悬突O820(如例如在图7F中示出)。尽管属于框架环 800的沿X方向延伸的边界(因此，属于其中与半导体封装170对应地包括悬突O820的边界)，然而此种区可呈现框架环500的相对于框架环800 的悬突O502。即，可不在其中框架环800的沿不同方向(例如，X及Y方向)延伸的边界进行联结的隅角处包括悬突O820。在一些实施例中，粘合剂320被设置成反映下伏的悬突部分820的宽度。因此，粘合剂320可呈现其中包括悬突O820的较宽区(沿X或Y方向)及其中包括悬突O502 的较窄区。
图8A是根据本公开一些实施例的半导体装置SD24的示意性分解图。在一些实施例中，除包括框架环900来代替框架环400(例如在图3A中示出)以外，半导体装置SD24与半导体装置SD10相同。图8B是根据本公开一些实施例的框架环900的示意性透视图。图8B相对于图8A沿Z方向具有不同的取向，因此框架环900的底表面在图8B中可见，而框架环900 的顶表面在图8A中可见。图8C是根据本公开一些实施例的半导体装置 SD24的示意性俯视图。在图8C所示示意性俯视图中，为使例示清晰起见，已省略框架环500。图8D到图8F是半导体装置SD24的区的分别沿图8C 中所示的线I-I’、II-II’及IV-IV’截取的示意性剖视图。参照图8A到图8F，在半导体装置SD24中，框架环900包括基础部分910及朝向半导体封装 170突出的悬突部分920。框架环400与框架环900之间的不同在于，悬突部分920沿基础部分910的边界中的一些边界(但并非所有边界)相对于基础部分910包括悬突O920。举例来说，在悬突部分920的沿Y方向延伸的相对边界处包括沿X方向朝向半导体封装170突出的悬突O920，而不在悬突部分920的沿X方向延伸的边界处包括悬突。举例来说，在线II-II’的层级高度处，框架环900的悬突部分920相对于基础部分910具有悬突 O920，且框架环500相对于悬突部分920具有悬突O500。即，与线II-II’对应的框架环500的宽度W500大于相同区中的悬突部分920的宽度W920，且悬突部分920的宽度W920大于基础部分910的宽度W910。因此，在沿 Y方向的线II-II’的层级处，内边缘910i、920i及500i相对于彼此在垂直方向上未对准。举例来说，可包括悬突O920，以使得框架环900当面对半导体封装170的较大半导体管芯120所在的区时突出。另一方面，在线I-I’的层级高度处，悬突部分920可具有与基础部分910相同的宽度W910，以使得内边缘910i及920i可相对于彼此在纵向上对准。另一方面，框架环500 可具有比悬突部分920大的宽度W500(例如，与沿线II-II’相同的宽度W500)，以使得框架环500相对于悬突部分920突出悬突O502。线I-I’的层级高度处所包括的悬突O502可大于线II-II’的层级高度处所包括的悬突 O500。举例来说，框架环500可以悬突O502突出，其中框架环500面对半导体封装170的较小半导体管芯110所在的区。换句话说，可沿着框架环900及500的沿Y方向延伸的边界包括悬突O500及悬突O920(以使得悬突O920及O500沿X方向朝向半导体封装170突出)，而可不沿着框架环900的沿X方向延伸的边界包括悬突O920，且因此框架环500沿着框架环500的沿X方向延伸的边界具有悬突O502。在一些实施例中，与半导体封装170对应地包括悬突O920，而悬突部分920的不面对半导体封装170 的区可呈现较小的宽度(例如，宽度W910)，因此沿线IV-IV’的区不包括悬突O920(例如在图8F中示出)。尽管属于框架环900的沿Y方向延伸的边界(因此，属于其中与半导体封装170对应地包括悬突O920的边界)，然而此种区可呈现框架环500的相对于框架环900的悬突O502。即，可不在其中框架环900的沿不同方向(例如，X及Y方向)延伸的边界进行联结的隅角处包括悬突O920。在一些实施例中，粘合剂320被设置成反映下伏的悬突部分920的宽度。因此，粘合剂320可呈现其中包括悬突O920的较宽区(沿X或Y方向)及其中包括悬突O502的较窄区。
图9A是根据本公开一些实施例的半导体装置SD26的示意性分解图。在一些实施例中，除包括框架环1000来代替框架环400(例如在图3A中示出)以外，半导体装置SD26与半导体装置SD10相同。图9B是根据本公开一些实施例的框架环1000的示意性透视图。图9B相对于图9A沿Z 方向具有不同的取向，因此框架环1000的底表面在图9B中可见，而框架环1000的顶表面在图9A中可见。图9C是根据本公开一些实施例的半导体装置SD26的示意性俯视图。在图9C所示示意性俯视图中，为使例示清晰起见，已省略框架环500。图9D到图9F是半导体装置SD26的区的分别沿图9C中所示的线I-I’、II-II’及(联合地沿)V-V’及VI-VI’截取的示意性剖视图。参照图9A到图9F，在半导体装置SD26中，框架环1000包括基础部分1010及与框架环1000的隅角对应地朝向半导体封装170突出的悬突部分1020。即，框架环400与框架环1000之间的不同在于，在一些实施例中，悬突部分1020在面对半导体封装170的隅角的区中而非一直沿框架环 1000的边界相对于基础部分1010包括悬突O1020。举例来说，在其中悬突部分1020的相邻边界进行联结的隅角处包括沿X及Y方向朝向半导体封装170突出的悬突O1020，而不沿悬突部分1020的边界的中心区包括悬突。举例来说，在线V-V’及VI-VI’的层级高度处，框架环1000的悬突部分1020 相对于基础部分1010具有悬突O1020，且框架环500相对于悬突部分1020 具有悬突O500。即，与线V-V’或VI-VI’对应的框架环500的宽度W500大于相同区中的悬突部分1020的宽度W1020，且悬突部分1020的宽度W1020 大于基础部分1010的宽度W1010。因此，在沿Y方向的线V-V’及沿X方向的线VI-VI’的层级处，内边缘1010i、1020i及500i相对于彼此在垂直方向上未对准。举例来说，可包括悬突O1020，以使得框架环1000当面对半导体封装170的较小半导体管芯120所在的隅角区时突出。另一方面，在线I-I’及II-II’的层级高度处，悬突部分1020可具有与基础部分1010相同的宽度W1010，以使得框架环1000的内边缘1010i与1020i可相对于彼此在纵向上对准。另一方面，框架环500可具有比悬突部分1020大的宽度W500 (例如，与沿线V-V’或VI-VI’相同的宽度W500)，以使得框架环500相对于悬突部分1020突出悬突O502。线I-I’或II-II’的层级高度处所包括的悬突 O502可大于线V-V’或VI-VI’的层级高度处所包括的悬突O500。举例来说，框架环500可以悬突O502突出，其中框架环500面对半导体封装170的较小半导体管芯110或较大半导体管芯120所在的中心区。换句话说，可在框架环1000的边界与框架环500的边界的联结处包括悬突O500及悬突 O1020，而可不沿框架环1000的边界的中心区包括悬突O1020，而是在此处包括悬突O502。在一些实施例中，粘合剂320被设置成反映下伏的悬突部分1020的宽度。因此，粘合剂320可呈现其中包括悬突O1020的较宽区 (沿X或Y方向)及其中包括悬突O502的较窄区。
图10A是根据本公开一些实施例的半导体装置SD27的示意性分解图。在一些实施例中，除包括框架环1100来代替框架环400(例如在图3A中示出)以外，半导体装置SD27与半导体装置SD10相同。图10B是根据本公开一些实施例的框架环1100的示意性透视图。图10B相对于图10A沿Z 方向具有不同的取向，因此框架环1100的底表面在图10B中可见，而框架环1100的顶表面在图10A中可见。图10C是根据本公开一些实施例的半导体装置SD27的示意性俯视图。在图10C所示示意性俯视图中，为使例示清晰起见，已省略框架环500。图10D到图10H是半导体装置SD26的区的分别沿图10C中所示的线I-I’、II-II’、(联合地沿)V-V’及VI-VI’、(联合地沿)VII-VII’及VIII-VIII’以及IX-IX’截取的示意性剖视图。参照图10A 到图10H，在半导体装置SD27中，框架环1100包括基础部分1110及悬突部分1120，其中悬突部分1120相对于基础部分1110突出以沿框架环1100 的边界包括凹坑状悬突(indentedoverhang)O1120。即，框架环400与框架环1100之间的不同在于悬突部分1120沿框架环1100的边界相对于基础部分1110具有多个分开的悬突O1120。举例来说，在框架环1100的边界的分开的区中包括沿X及Y方向朝向半导体封装170突出的悬突O1120，而不在悬突部分1120的隅角(例如，边界的联结处)处包括悬突。举例来说，在线V-V’及VI-VI’的层级高度处，悬突部分1120相对于基础部分1110具有悬突O1120，且框架环500相对于悬突部分1120具有悬突O500。即，与线V-V’或VI-VI’对应的框架环500的宽度W500大于相同区中的悬突部分 1120的宽度W1120，且悬突部分1120的宽度W1120大于基础部分1110的宽度W1110。因此，在沿Y方向的线V-V’及沿X方向的线VI-VI’的层级处，内边缘1110i、1120i及500i相对于彼此在垂直方向上未对准。相似地，在沿Y方向的线IX-IX’的层级处可包括沿X方向突出的悬突O1120。在一些实施例中，可包括悬突O1120，以使得框架环1100在面对半导体封装170 的半导体管芯110和/或120所在的区的同时不连续地突出。另一方面，在线I-I’、II-II’、VII-VII’及VIII-VIII’的层级高度处，悬突部分1120可具有与基础部分1110相同的宽度W1110，以使得内边缘1110i及1120i可相对于彼此在纵向上对准。另一方面，框架环500可具有比悬突部分1120大的宽度W500(例如，与沿线V-V’或VI-VI’相同的宽度W500)，以使得框架环 500相对于悬突部分1120突出悬突O502。线I-I’、II-II’、VII-VII’或VIII-VIII’的层级高度处所包括的悬突O502可大于线V-V’、VI-VI’或IX-IX’的层级高度处所包括的悬突O500。举例来说，其中框架环500以悬突O502突出且不包括悬突O1120的区可与其中框架环500以悬突O500突出且包括悬突 O1120的区交替存在。换句话说，可包括悬突O1120作为沿框架环1100的边界的多个凹坑。在一些实施例中，粘合剂320被设置成反映下伏的悬突部分1120的宽度。因此，粘合剂320可呈现其中包括悬突O1120的较宽区 (沿X或Y方向)及其中包括悬突O502的较窄区。
在一些实施例中，下部框架环的悬突的数目、类型及位置(例如，图 3A中的框架环400)可根据半导体装置的预期翘曲及底部填充胶应力(例如根据连接到电路衬底200的半导体封装的结构的变化)来选择。作为实例而非限制，图10A所示框架环1100可用于图11中所示半导体装置SD28 中。除包括半导体封装1200来代替图10A所示半导体封装170以外，半导体装置SD28可与图10A所示半导体装置SD27相同。在一些实施例中，半导体封装1200可仍为晶片上芯片封装(例如半导体封装170等)，与半导体封装170的不同在于所包括的半导体管芯的类型及数目。举例来说，半导体封装1200可包括四个较大的半导体管芯1210，所述四个较大的半导体管芯1210以正方形配置设置且由包封体1220包封。一般来说，预期半导体封装1200可能相对于半导体封装170导致电路衬底200的不同翘曲行为，且可在考虑到电路衬底200的翘曲的预期补偿及在半导体封装1200的底部填充胶(例如，图1I所示底部填充胶140)的层级处经历的应力的条件下优先于其他框架环(例如但不限于图3A所示框架环400、图7A所示框架环800、图8A所示框架环900或图10A所示框架环1000)而选择框架环 1100。
此外，尽管在图7A到图10H中，框架环500已被示为相对于下伏的框架环(例如，框架环400、800、900、1000或1100)具有悬突O500或 O502，然而本公开不仅限于此，且本发明的一些实施例中也可采用先前关于图5A到图6B所论述的配置(例如，下伏的框架环从框架环500的一侧或两侧突出、外边缘未对准等)。
图12是根据本公开一些实施例的半导体装置SD30的区的示意性剖视图。在一些实施例中，半导体装置SD30可具有与图3A所示半导体装置 SD10相似的结构且可根据与图3A所示半导体装置SD10相似的工艺来制造。在一些实施例中，图12所示的图是沿与图3D中所示半导体装置SD10 的所述区对应的区截取，但本公开不仅限于此，且图12中所示配置可沿半导体装置SD30的不同区看到。在一些实施例中，半导体装置SD30还包括可能通过粘合剂330堆叠在框架环500上的框架环1300。框架环1300的材料可选自以上针对框架环400及500所列出的材料。在一些实施例中，框架环1300包含与下伏的框架环400及500中的一者或两者不同的材料。在一些实施例中，框架环1300的宽度W1300大于框架环500的宽度W500，以使得框架环1300相对于框架环500具有悬突O1300。框架环500可仍相对于框架环400的悬突部分420具有悬突O500，且悬突部分420可仍相对于基础部分410具有悬突O420。在一些实施例中，框架环1300、500及400 的外边缘1300o、500o及400o可相对于彼此在纵向上对准，而内边缘1300i、 500i、420i及410i可相对于彼此未对准。具体来说，内边缘1300i可相对于其他内边缘500i、420i、410i朝向半导体封装170更远地突出，内边缘500i 可相对于内边缘420i、410i朝向半导体封装170更远地突出，且内边缘420i 可相对于内边缘410i朝向半导体封装170更远地突出。半导体装置SD30 的其他方面可与先前针对半导体装置SD10(例如在图3A中示出)所阐述的内容相同。
图13是根据本公开一些实施例的半导体装置SD32的区的示意性剖视图。在一些实施例中，半导体装置SD32可具有与图12所示半导体装置SD30 相似的结构且可根据与图12所示半导体装置SD30相似的工艺来制造。在一些实施例中，图13所示的图是沿与图12中所示半导体装置SD30的所述区对应的区截取，但本公开不仅限于此，且图13中所示配置可沿半导体装置SD32的不同区看到。在一些实施例中，在半导体装置SD32中，框架环 500的宽度W500小于框架环400的悬突部分420的宽度W420，且也小于框架环1300的宽度W1300。举例来说，框架环500的外边缘500o仍可与框架环400的外边缘400o及框架环1300的1300o在纵向上对准，而悬突部分420的内边缘420i可相对于框架环500的内边缘500i与基础部分410 的内边缘410i两者突出。框架环1300的内边缘1300i可相对于其他框架环400及500的内边缘500i、420i、410i突出。即，在半导体装置SD32中，框架环1300可相对于框架环500包括悬突O1300，且悬突部分420可相对于基础部分410包括悬突O420且相对于框架环500包括突出部P420。在一些实施例中，粘合剂320可设置在框架环400与框架环500之间，以使得框架环400可与突出部P420对应地保持被暴露出。即，框架环400可与突出部P420对应地直接面对框架环1300。半导体装置SD32的其他方面可与先前针对半导体装置SD10(例如在图3A中示出)所阐述的内容相同。
图14是根据本公开一些实施例的半导体装置SD34的区的示意性剖视图。在一些实施例中，半导体装置SD34可具有与图12所示半导体装置SD30 相似的结构且可根据与图12所示半导体装置SD30相似的工艺来制造。在一些实施例中，图14所示的图是沿与图12中所示半导体装置SD30的所述区对应的区截取，但本公开不仅限于此，且图13中所示配置可沿半导体装置SD34的不同区看到。在一些实施例中，在半导体装置SD34中，框架环 500的宽度W500大于框架环400的悬突部分420的宽度W420，且也大于框架环1300的宽度W1300。举例来说，框架环500的外边缘500o仍可与框架环400的外边缘400o及框架环1300的1300o在纵向上对准，而框架环500的内边缘500i可相对于悬突部分420的内边缘420i与框架环1300 的内边缘1300i两者突出。即，在半导体装置SD34中，框架环500可相对于悬突部分420具有悬突O500且相对于框架环1300具有突出部P500，而悬突部分420可相对于基础部分410具有悬突O420。在一些实施例中，粘合剂330可设置在框架环500与框架环1300之间，以使得框架环500可与突出部P500对应地保持被暴露出。半导体装置SD34的其他方面可与先前针对半导体装置SD10(例如在图3A中示出)所阐述的内容相同。
尽管在图14所示半导体装置SD34中框架环1300的宽度W1300仍大于悬突部分420的宽度W420，然而本公开不仅限于此。举例来说，在图 15所示半导体装置SD36中，框架环1300的宽度W1300小于悬突部分420 的宽度W420，以使得内边缘420i相对于框架环1300的内边缘1300i朝向半导体封装170更远地突出。在一些实施例中，宽度W1300可介于悬突部分420的宽度W420与框架环400的基础部分的宽度W410中间。半导体装置SD36的其他方面可与先前针对图14所示半导体装置SD34所阐述的内容相同。
图16是根据本公开一些实施例的半导体装置SD38的区的示意性剖视图。在一些实施例中，半导体装置SD38可具有与图12所示半导体装置SD30 相似的结构且可根据与图12所示半导体装置SD30相似的工艺来制造。在一些实施例中，图16所示的图是沿与图12中所示半导体装置SD30的所述区对应的区截取，但本公开不仅限于此，且图16中所示配置可沿半导体装置SD38的不同区看到。在一些实施例中，在半导体装置SD38中，悬突部分420的宽度W420大于框架环500的宽度W500，且也大于框架环1300 的宽度W1300。此外，框架环1300的宽度W1300大于框架环500的宽度 W500。举例来说，框架环500的外边缘500o仍可与框架环400的外边缘 400o及框架环1300的1300o在纵向上对准，而悬突部分420的内边缘420i可相对于框架环500的内边缘500i与基础部分410的内边缘410i两者突出。框架环1300的内边缘1300i可相对于其他框架环400及500的内边缘500i 及410i突出。即，在半导体装置SD38中，框架环1300可相对于框架环500 具有悬突O1300，且悬突部分420可相对于基础部分410具有悬突O420且相对于框架环500具有突出部P420。在一些实施例中，粘合剂320可设置在框架环400与框架环500之间，以使得框架环400可与突出部P420对应地保持被暴露出。因此，悬突部分420可与突出部P420对应地直接面对框架环1300。半导体装置SD38的其他方面可与先前针对半导体装置SD10(例如在图3A中示出)所阐述的内容相同。
尽管在图16所示半导体装置SD38中框架环1300的宽度W1300仍大于框架环500的宽度W500，然而本公开不仅限于此。举例来说，在图17 所示半导体装置SD40中，框架环1300的宽度W1300小于框架环500的宽度W500，以使得内边缘500i相对于框架环1300的内边缘1300i朝向半导体封装170更远地突出。即，悬突部分420可相对于框架环500具有突出部P420，且框架环500可相对于框架环1300具有突出部P500。在一些实施例中，宽度W1300可介于框架环500的宽度W500与框架环400的基础部分的宽度W410中间。半导体装置SD40的其他方面可与先前针对图16 所示半导体装置SD38所阐述的内容相同。
应注意，尽管在以上实施例中框架环1300、500及400的外边缘1300o、 500o及400o被示为在纵向上对准，然而本公开不仅限于此。举例来说，在一些实施例中，其中框架环500和/或400在交叠的框架环1300和/或500 的一侧或两侧处突出的配置(例如图6A或图6B所示配置)是可能的，且被设想在本公开的范围内。此外，尽管图12到图17所示实施例已被示为包括框架环400，然而本公开不仅限于此，且可使用其他框架环(例如图 7A到图10H中所示框架环800、900、1000或1100)来代替框架环400。
还可包括其他特征及工艺。举例而言，可包括测试结构来帮助对三维 (threedimensional，3D)封装或三维集成电路(3D integrated circuit，3DIC) 装置进行验证测试。测试结构可包括例如形成在重布线层中或形成在衬底上的测试接垫，所述测试接垫使得能够测试3D封装或3DIC、能够使用探针和/或探针卡以及进行类似操作。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可与包括对已知良好管芯进行中间验证的测试方法结合使用来提高良率(yield)及降低成本。
根据本公开的一些实施例，一种半导体装置包括电路衬底、至少一个半导体管芯、第一框架以及第二框架。所述至少一个半导体管芯连接到所述电路衬底。所述第一框架设置在所述电路衬底上且围绕所述至少一个半导体管芯。所述第二框架堆叠在所述第一框架上。所述第一框架包括基础部分及悬突部分。所述基础部分具有第一宽度。所述悬突部分设置在所述基础部分上且具有大于所述第一宽度的第二宽度。所述悬突部分相对于所述基础部分朝向所述至少一个半导体管芯在侧向上突出。所述第一宽度及所述第二宽度是在所述悬突部分的突出方向上测量。
在一些实施例中，所述第二框架相对于所述第一框架的所述悬突部分朝向所述至少一个半导体管芯在侧向上突出。在一些实施例中，所述第一框架的所述悬突部分相对于所述第二框架朝向所述至少一个半导体管芯在侧向上突出。在一些实施例中，所述第一框架的所述悬突部分相对于所述第二框架朝向所述电路衬底的周边边缘在侧向上突出。在一些实施例中，所述第一框架包含不同于所述第二框架中所包含的第二材料的第一材料，所述第一材料的热膨胀系数小于所述第二材料的热膨胀系数，且所述电路衬底中所包含的第三材料具有介于所述第一材料与所述第二材料之间的热膨胀系数。在一些实施例中，还包括连接在所述电路衬底上且设置在所述悬突部分与所述电路衬底之间的表面安装装置，其中所述悬突部分相对于所述基础部分在侧向上突出。在一些实施例中，还包括将所述第一框架粘合到所述电路衬底的第一粘合剂及将所述第二框架粘合到所述第一框架的第二粘合剂。
根据本公开的一些实施例，一种半导体装置包括电路衬底、半导体封装、第一金属环以及第二金属环。所述半导体封装连接到所述电路衬底。所述第一金属环设置在所述电路衬底上且在侧向上环绕所述半导体封装。所述第二金属环设置在所述第一金属环上。所述第一金属环具有第一边缘、第二边缘及第三边缘。所述第一边缘与所述电路衬底的外边缘在纵向上对准。所述第二边缘及所述第三边缘与所述第一边缘相对。所述第二边缘比所述第三边缘更靠近所述电路衬底。从所述第二边缘到所述第一边缘的第一距离小于从所述第三边缘到所述第一边缘的第二距离。所述第一距离与所述第二距离是沿和所述电路衬底的所述外边缘垂直的相同的方向测量。
在一些实施例中，所述第二金属环具有外边缘及相对的内边缘，所述第二金属环的所述外边缘与所述第一金属环的所述第一边缘在纵向上对准，且所述第二金属环的所述内边缘与所述外边缘之间的第三距离大于所述第二距离，所述第三距离与所述第二距离是沿相同的所述方向测量。在一些实施例中，所述第二金属环具有外边缘及相对的内边缘，且所述第二金属环的所述内边缘与所述外边缘之间的第三距离小于所述第二距离，所述第三距离与所述第二距离是沿相同的所述方向测量。在一些实施例中，所述第二金属环的所述外边缘与所述第一金属环的所述第一边缘在纵向上对准。在一些实施例中，所述第一金属环包括第一区段及第二区段，在所述第一区段中，所述第一边缘与所述第三边缘分隔开所述第二距离，在所述第二区段中，所述第一边缘与所述第三边缘分隔开等于所述第一距离的第四距离，所述第四距离是沿与所述第一距离及所述第二距离相同的所述方向测量。在一些实施例中，所述第一边缘与所述第三边缘和所述第一金属环的隅角对应地分隔开所述第二距离。在一些实施例中，所述第一金属环包括沿所述第一金属环的边界交替地设置的多个第一区段与多个第二区段。
根据本公开的一些实施例，一种半导体装置的制造方法包括以下步骤。将半导体封装连接到电路衬底。将第一框架环结合到所述电路衬底。所述第一框架环围绕所述半导体封装且具有位于所述电路衬底之上的至少一个悬突。将第二框架环结合到所述第一框架环。
在一些实施例中，所述第二框架环具有位于所述电路衬底及所述第一框架环之上的至少一个悬突。在一些实施例中，还包括在结合所述第一框架环之前将表面安装装置连接到所述电路衬底，其中所述第一框架环结合到所述电路衬底，以使得所述表面安装装置设置在所述第一框架环的所述至少一个悬突下方。在一些实施例中，还包括将第三框架环结合到所述第二框架环，其中所述第二框架环相对于所述第三框架环具有至少一个突出部。在一些实施例中，还包括将第三框架环结合到所述第二框架环，其中所述第一框架环与所述第一框架环的所述至少一个悬突对应地相对于所述第二框架环具有至少一个突出部，且所述第三框架环与所述第一框架环的所述至少一个悬突对应地相对于所述第二框架环具有至少一个悬突。在一些实施例中，所述第一框架环的所述至少一个悬突比所述第三框架环的上覆的所述至少一个悬突更远地朝向所述半导体封装突出。
前述内容概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应意识到，此种等效构造并不背离本公开的精神及范围，且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、取代及变更。

Claims (10)

1.一种半导体装置，包括：
电路衬底；
至少一个半导体管芯，连接到所述电路衬底；
第一框架，设置在所述电路衬底上且围绕所述至少一个半导体管芯；以及
第二框架，堆叠在所述第一框架上，
其中所述第一框架包括具有第一宽度的基础部分及设置在所述基础部分上且具有大于所述第一宽度的第二宽度的悬突部分，由此所述悬突部分相对于所述基础部分朝向所述至少一个半导体管芯在侧向上突出，且所述第一宽度及所述第二宽度是在所述悬突部分的突出方向上测量。
2.根据权利要求1所述的半导体装置，其中所述第二框架相对于所述第一框架的所述悬突部分朝向所述至少一个半导体管芯在侧向上突出。
3.根据权利要求1所述的半导体装置，其中所述第一框架的所述悬突部分相对于所述第二框架朝向所述至少一个半导体管芯在侧向上突出。
4.根据权利要求1所述的半导体装置，其中所述第一框架的所述悬突部分相对于所述第二框架朝向所述电路衬底的周边边缘在侧向上突出。
5.根据权利要求1所述的半导体装置，其中所述第一框架包含不同于所述第二框架中所包含的第二材料的第一材料，所述第一材料的热膨胀系数小于所述第二材料的热膨胀系数，且所述电路衬底中所包含的第三材料具有介于所述第一材料与所述第二材料之间的热膨胀系数。
6.根据权利要求1所述的半导体装置，还包括连接在所述电路衬底上且设置在所述悬突部分与所述电路衬底之间的表面安装装置，其中所述悬突部分相对于所述基础部分在侧向上突出。
7.根据权利要求1所述的半导体装置，还包括将所述第一框架粘合到所述电路衬底的第一粘合剂及将所述第二框架粘合到所述第一框架的第二粘合剂。
8.一种半导体装置，包括：
电路衬底；
半导体封装，连接到所述电路衬底；
第一金属环，设置在所述电路衬底上且在侧向上环绕所述半导体封装；以及
第二金属环，设置在所述第一金属环上，其中
所述第一金属环具有第一边缘、第二边缘及第三边缘，
所述第一边缘与所述电路衬底的外边缘在纵向上对准，
所述第二边缘及所述第三边缘与所述第一边缘相对，
所述第二边缘比所述第三边缘更靠近所述电路衬底，且
从所述第二边缘到所述第一边缘的第一距离小于从所述第三边缘到所述第一边缘的第二距离，所述第一距离与所述第二距离是沿和所述电路衬底的所述外边缘垂直的相同的方向测量。
9.根据权利要求8所述的半导体装置，其中所述第二金属环具有外边缘及相对的内边缘，所述第二金属环的所述外边缘与所述第一金属环的所述第一边缘在纵向上对准，且所述第二金属环的所述内边缘与所述外边缘之间的第三距离大于所述第二距离，所述第三距离与所述第二距离是沿相同的所述方向测量。
10.一种半导体装置的制造方法，包括：
将半导体封装连接到电路衬底；
将第一框架环结合到所述电路衬底，其中所述第一框架环围绕所述半导体封装且具有位于所述电路衬底之上的至少一个悬突；以及
将第二框架环结合到所述第一框架环。
CN202110917778.9A 2021-03-26 2021-08-11 半导体装置及其制造方法 Pending CN114765137A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163166253P 2021-03-26 2021-03-26
US63/166,253 2021-03-26
US17/344,964 US11823991B2 (en) 2021-03-26 2021-06-11 Frames stacked on substrate encircling devices and manufacturing method thereof
US17/344,964 2021-06-11

Publications (1)

Publication Number Publication Date
CN114765137A true CN114765137A (zh) 2022-07-19

Family

ID=82364909

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110917778.9A Pending CN114765137A (zh) 2021-03-26 2021-08-11 半导体装置及其制造方法

Country Status (3)

Country Link
US (2) US11823991B2 (zh)
CN (1) CN114765137A (zh)
TW (1) TWI797701B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11823991B2 (en) * 2021-03-26 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Frames stacked on substrate encircling devices and manufacturing method thereof

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030038347A1 (en) * 2001-08-22 2003-02-27 Walton Advanced Electronics Ltd Stackable-type semiconductor package
US6590269B1 (en) * 2002-04-01 2003-07-08 Kingpak Technology Inc. Package structure for a photosensitive chip
US6710246B1 (en) * 2002-08-02 2004-03-23 National Semiconductor Corporation Apparatus and method of manufacturing a stackable package for a semiconductor device
US7122406B1 (en) * 2004-01-02 2006-10-17 Gem Services, Inc. Semiconductor device package diepad having features formed by electroplating
JP4598432B2 (ja) * 2004-05-12 2010-12-15 浜松ホトニクス株式会社 電子部品及びその製造方法
US7816769B2 (en) * 2006-08-28 2010-10-19 Atmel Corporation Stackable packages for three-dimensional packaging of semiconductor dice
TWI368301B (en) * 2008-04-02 2012-07-11 Advanced Semiconductor Eng Semiconductor package using an active type heat-spreading element
KR101118235B1 (ko) * 2008-12-15 2012-03-16 하나 마이크론(주) 삼차원 반도체 디바이스
US8115287B2 (en) * 2009-12-10 2012-02-14 Stats Chippac Ltd. Integrated circuit packaging system with dual row lead-frame having top and bottom terminals and method of manufacture thereof
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
CN102064137A (zh) 2010-12-06 2011-05-18 日月光半导体制造股份有限公司 具有金属边框的半导体结构
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
JP2014207388A (ja) * 2013-04-15 2014-10-30 株式会社東芝 半導体パッケージ
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
TWI730891B (zh) 2019-09-08 2021-06-11 聯發科技股份有限公司 半導體封裝結構
US11705408B2 (en) * 2021-02-25 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
US11823991B2 (en) * 2021-03-26 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Frames stacked on substrate encircling devices and manufacturing method thereof

Also Published As

Publication number Publication date
TW202238829A (zh) 2022-10-01
US20220310502A1 (en) 2022-09-29
US11823991B2 (en) 2023-11-21
US20230386991A1 (en) 2023-11-30
TWI797701B (zh) 2023-04-01

Similar Documents

Publication Publication Date Title
US11289451B2 (en) Semiconductor package with high routing density patch
US9743530B2 (en) Chip capacitors
JP5639368B2 (ja) スタック式ダイ埋め込み型チップビルドアップのためのシステム及び方法
US8487421B2 (en) Microelectronic package with stacked microelectronic elements and method for manufacture thereof
US6239496B1 (en) Package having very thin semiconductor chip, multichip module assembled by the package, and method for manufacturing the same
KR101895021B1 (ko) 상호접속 구성요소의 제조 방법
US20140042607A1 (en) Microbump seal
US20180301418A1 (en) Package structure and manufacturing method thereof
US10325880B2 (en) Hybrid 3D/2.5D interposer
KR20130140643A (ko) 중합체성 충전재 트렌치를 갖는 반도체 칩 디바이스
EP2880684B1 (en) Microelectronic assembly
US20130307145A1 (en) Semiconductor package and method of fabricating the same
US20230386991A1 (en) Semiconductor device and manufacturing method thereof
KR101341619B1 (ko) 반도체 패키지 및 그의 제조 방법
US20130070437A1 (en) Hybrid interposer
CN217387150U (zh) 半导体封装结构
KR102507961B1 (ko) 반도체 칩 스택 배열체 및 이러한 반도체 칩 스택 배열체를 제조하기 위한 반도체 칩
CN115312511A (zh) 封装及封装方法
CN114334947A (zh) 一种封装结构及其制备方法
CN113299611A (zh) 半导体装置封装及制造半导体装置封装的方法
JP4183070B2 (ja) マルチチップモジュール
CN113964093A (zh) 封装结构及其制备方法
US11309295B2 (en) Semiconductor device package
KR20060058376A (ko) 적층 패키지 및 그 제조 방법
CN117059582A (zh) 半导体封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination