KR101118235B1 - 삼차원 반도체 디바이스 - Google Patents

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Abstract

본 발명은 삼차원 반도체 디바이스에 관한 것으로, 해결하고자 하는 기술적 과제는 복수의 반도체 다이를 효율적으로 배열 및 배치하고, 열방출 효율을 향상시키며, 와이어 본딩 및 스택을 용이하게 하는데 있다.
이를 위해 본 발명은 네개의 변에 각각 절개부가 형성되고, 제1면과 이의 반대면인 제2면을 갖는 도전성 플레이트와, 도전성 플레이트의 각 절개부에 배열되고, 제1면과 이의 반대면인 제2면을 갖는 복수의 도전성 리드와, 도전성 플레이트의 중앙에 접착된 반도체 다이와, 도전성 리드와 반도체 다이를 전기적으로 연결하는 복수의 도전성 와이어와, 도전성 플레이트, 도전성 리드, 반도체 다이 및 도전성 와이어를 인캡슐레이션하되, 도전성 플레이트의 제1면과 제2면, 도전성 리드의 제1면과 제2면은 외부로 노출되도록 하는 인캡슐란트로 이루어진 삼차원 반도체 디바이스를 제공한다.

Description

삼차원 반도체 디바이스{THREE DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명은 삼차원 반도체 디바이스에 관한 것이다.
최근의 전자 제품들이 경박단소화되고, 다기능화됨에 따라, 상기 전자 제품에 실장되는 반도체 디바이스 역시 얇은 두께를 갖는 동시에 복수의 반도체 다이를 수용할 수 있도록 연구 및 개발되고 있다.
대부분의 반도체 디바이스 특히, 리드프레임을 포함하는 반도체 디바이스의 경우 반도체 다이가 부착되는 다이 패들이 대략 사각형으로 되어 있어, 복수의 반도체 다이를 접착할 때 반도체 다이의 배열 및 배치에 어려움이 있고, 또한 와이어 본딩에도 어려움이 있다. 더욱이, 많은 개수의 반도체 다이를 구비함에 따라 반도체 디바이스에서 발생하는 열도 많아짐으로써, 반도체 디바이스의 크기를 증가시키지 않으면서 열방출 효율을 증가시킬 필요가 있다. 더욱이, 다양한 기능 및 종류의 반도체 디바이스를 수직 방향으로 스택하기 위해, 반도체 디바이스의 디자인을 복잡하지 않게 하면서도 반도체 디바이스의 상면 및 하면에 입출력 단자를 적절히 배열 및 배치할 필요가 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 복수의 반도체 다이를 효율적으로 배열 및 배치하고, 열방출 효율을 향상시키며, 와이어 본딩 및 스택이 용이한 삼차원 반도체 디바이스를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명의 일실시예에 따른 삼차원 반도체 디바이스는 네개의 변에 각각 절개부가 형성되고, 제1면과 이의 반대면인 제2면을 갖는 도전성 플레이트와, 상기 도전성 플레이트의 각 절개부에 배열되고, 제1면과 이의 반대면인 제2면을 갖는 복수의 도전성 리드와, 상기 도전성 플레이트의 중앙에 접착된 반도체 다이와, 상기 도전성 리드와 상기 반도체 다이를 전기적으로 연결하는 복수의 도전성 와이어와, 상기 도전성 플레이트, 상기 도전성 리드, 상기 반도체 다이 및 상기 도전성 와이어를 인캡슐레이션하되, 상기 도전성 플레이트의 제1면과 제2면, 상기 도전성 리드의 제1면과 제2면은 외부로 노출되도록 하는 인캡슐란트를 포함하여 이루어질 수 있다.
상기 도전성 플레이트는 상기 제1면의 반대면으로서, 상기 제1면과 상기 제2면 사이에 상기 절개부를 연결하는 십자 형태인 제3면이 더 형성되고, 상기 제3면의 중앙에 상기 반도체 다이가 접착될 수 있다.
상기 도전성 리드는 상기 제1면의 반대면으로서, 상기 제1면과 상기 제2면 사이에 제3면이 더 형성되고, 상기 제3면에 상기 도전성 와이어가 연결될 수 있다.
상기 도전성 플레이트의 제1면에는 적어도 하나의 제2반도체 다이가 접착되고, 상기 제2반도체 다이는 제2도전성 와이어로 상기 도전성 리드의 제1면에 전기적으로 연결되며, 상기 제2반도체 다이 및 상기 제2도전성 와이어는 제2인캡슐란트로 인캡슐레이션될 수 있다.
상기 도전성 플레이트의 제3면에는 적어도 하나의 제2반도체 다이가 접착되고, 상기 제2반도체 다이는 제2도전성 와이어로 상기 도전성 리드의 제3면에 전기적으로 연결되며, 상기 제2반도체 다이 및 상기 제2도전성 와이어는 상기 인캡슐란트로 인캡슐레이션될 수 있다.
상기 삼차원 반도체 디바이스가 수직 방향으로 복수개 스택될 수 있다.
상기 삼차원 반도체 디바이스에 다른 형태의 제2반도체 디바이스가 수직 방향으로 스택될 수 있다.
상기 도전성 플레이트의 제2면에는 적어도 하나의 제2반도체 다이가 접착되고, 상기 제2반도체 다이는 제2도전성 와이어로 상기 도전성 리드의 제2면에 전기적으로 연결되며, 상기 제2반도체 다이 및 상기 제2도전성 와이어는 제2인캡슐란트로 인캡슐레이션될 수 있다.
상기 반도체 다이의 하면에는 스페이서가 접착되고, 상기 스페이서에는 제2반도체 다이가 접착되고, 상기 제2반도체 다이는 제2도전성 와이어로 상기 도전성 리드의 제1면에 전기적으로 연결되며, 상기 스페이서, 상기 제2반도체 다이 및 상기 제2도전성 와이어는 상기 인캡슐란트로 인캡슐레이션될 수 있다.
상기한 목적을 달성하기 위해 본 발명의 다른 실시예에 의한 삼차원 반도체 디바이스는 네개의 변에 각각 절개부가 형성되고, 제1면과 이의 반대면인 제2면을 갖는 도전성 플레이트와, 상기 도전성 플레이트의 각 절개부에 배열되고, 제1면과 이의 반대면인 제2면을 갖는 복수의 도전성 리드와, 상기 도전성 플레이트의 상부 중앙에 접착된 제1반도체 다이와, 상기 도전성 플레이트의 하부 중앙에 접착된 제2반도체 다이와, 상기 도전성 리드와 상기 제1반도체 다이를 전기적으로 연결하는 복수의 제1도전성 와이어와, 상기 도전성 리드와 상기 제2반도체 다이를 전기적으로 연결하는 복수의 제2도전성 와이어와, 상기 도전성 플레이트, 상기 도전성 리드, 상기 제1,2반도체 다이 및 상기 제1,2도전성 와이어를 인캡슐레이션하되, 상기 도전성 플레이트의 제1면과 제2면, 상기 도전성 리드의 제1면과 제2면은 외부로 노출되도록 하는 인캡슐란트를 포함하여 이루어질 수 있다.
상기 도전성 플레이트는 상기 제2면과 반대면으로서, 상기 제1면과 상기 제2면 사이에 상기 절개부를 연결하는 십자 형태인 제3면이 더 형성되고, 상기 제3면의 중앙에 제1반도체 다이가 접착되며, 상기 제1면의 반대면으로서, 상기 제1면과 상기 제2면 사이에 상기 절개부를 연결하는 십자 형태인 제4면이 더 형성되고, 상기 제4면의 중앙에 제2반도체 다이가 접착될 수 있다.
상기 도전성 리드는 상기 제2면의 반대면으로서, 상기 제1면과 상기 제2면 사이에 제3면이 더 형성되고, 상기 제3면에 상기 제1도전성 와이어가 연결되며, 상기 제1면의 반대면으로서, 상기 제1면과 상기 제2면 사이에 제4면이 더 형성되고, 상기 제4면에 상기 제2도전성 와이어가 연결될 수 있다.
상기 도전성 플레이트의 제1면에는 적어도 하나의 제3반도체 다이가 접착되 고, 상기 제3반도체 다이는 제3도전성 와이어로 상기 도전성 리드의 제1면에 전기적으로 연결되며, 상기 제3반도체 다이 및 상기 제3도전성 와이어는 상기 인캡슐란트로 인캡슐레이션될 수 있다.
상기 도전성 플레이트의 제3면 또는 제4면에는 적어도 하나의 제3반도체 다이가 접착되고, 상기 제3반도체 다이는 제3도전성 와이어로 상기 도전성 리드의 제3면 또는 제4면에 전기적으로 연결되며, 상기 제3반도체 다이 및 상기 제3도전성 와이어는 상기 인캡슐란트로 인캡슐레이션될 수 있다.
상기 삼차원 반도체 디바이스가 수직 방향으로 복수 스택될 수 있다.
상기 삼차원 반도체 디바이스 위에 다른 형태의 제2반도체 디바이스가 수직 방향으로 스택될 수 있다.
상술한 바와 같이, 본 발명에 따른 삼차원 반도체 디바이스는 종래 반도체 디바이스에 비하여 더 많은 반도체 다이를 실장할 수 있고, 또한 복수의 반도체 다이를 쉽고 효율적으로 배열 및 배치할 수 있게 된다.
또한, 본 발명에 따른 삼차원 반도체 디바이스는 종래에 정형화된 리드프레임 또는 서브스트레이트의 다이 패들을 변형하여 반도체 다이의 배열 및 배치, 와이어 본딩을 용이하게 하고, 또한 반도체 디바이스 아래의 미사용 공간을 식각하여 반도체 다이를 부착하며, 그 외의 공간에도 반도체 다이를 접착할 수 있도록 함으로써, 더 많은 반도체 다이를 효율적으로 실장할 수 있도록 한다.
또한, 본 발명에 따른 삼차원 반도체 디바이스는 인캡슐란트의 외측으로 도 전성 플레이트의 많은 부분이 노출됨으로써, 열방출 효율이 크게 향상된다.
더불어, 본 발명은 반도체 디바이스의 디자인을 복잡하게 설계하지 않으면서도 상부와 하부에 대칭되는 입출력 단자를 형성할 수 있음으로써, 수직 방향으로 스택이 용이해진다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1은 본 발명의 일실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 후의 상태를 도시한 단면도이고, 도 2는 본 발명의 일실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 후의 상태를 도시한 평면도이고, 도 3은 본 발명의 일실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 후의 상태를 도시한 저면도이고, 도 4는 본 발명의 일실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 측면도이고, 도 5는 본 발명의 일실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 평면도이고, 도 6은 본 발명의 일실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 저면도이다.
도 1 내지 도 6에 도시된 바와 같이 본 발명에 따른 삼차원 반도체 디바이스(100)는 도전성 플레이트(110), 복수의 도전성 리드(120), 반도체 다이(130), 복수의 도전성 와이어(140) 및 인캡슐란트(150)를 포함한다.
상기 도전성 플레이트(110)는 네개의 변을 갖는 대략 사각 형태로서, 각 변의 대략 중앙에 일정 깊이의 절개부(114)가 형성되어 있다. 또한, 상기 도전성 플레이트(110)는 대략 평평한 제1면(111)과, 이의 반대면인 대략 평평한 제2면(112)을 갖는다. 더불어, 상기 도전성 플레이트(110)는 상기 제1면(111)의 반대면으로서, 상기 제1면(111)과 상기 제2면(112) 사이에 상기 절개부(114)를 십자 형태로 연결하는 제3면(113)이 더 형성되고, 상기 제3면(113)의 중앙에 상기 반도체 다이(130)가 접착된다. 여기서, 상기 제1면(111)과 상기 제3면(113) 사이의 두께는 상기 제1면(111)과 상기 제2면(112) 사이의 두께에 비해 상대적으로 얇다. 더불어, 상기 도전성 플레이트(110)중 상기 제1면(111)과 제2면(112) 사이의 두께는 상기 제1면(111)과 상기 제3면(113) 사이의 두께에 비해 상대적으로 두꺼운데, 이는 반도체 디바이스(100)중 히트 싱크의 역할을 한다. 또한, 도 2 및 도 3에서 점선으로 표시된 영역은 다른 반도체 다이가 더 접착될 수 있는 영역을 의미한다. 이러한 도전성 플레이트(110)는 통상의 구리, 구리 합금, 구리 니켈 합금, 구리 철 합금, 얼로이 42 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다.
상기 도전성 리드(120)는 상기 도전성 플레이트(110)중 각 절개부(114)의 내측에 일렬로 배열되어 있다. 상기 도전성 리드(120)는 대략 평평한 제1면(121)과, 이의 반대면으로서 대략 평평한 제2면(122)을 갖는다. 또한, 상기 도전성 리드(120)는 상기 제1면(121)의 반대면으로서, 상기 제1면(121)과 상기 제2면(122) 사이에 제3면(123)이 더 형성되어 있다. 상기 제1면(121)과 상기 제3면(123) 사이의 두께는 상기 제1면(121)과 상기 제2면(122) 사이의 두께에 비해 상대적으로 얇다. 또한, 상기 제1면(121)의 길이가 상기 제2면(122)의 길이보다 상대적으로 길다. 이러한 도전성 리드(120)는 통상의 구리, 구리 합금, 구리 니켈 합금, 구리 철 합금, 얼로이 42 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다.
여기서, 상기 도전성 리드(120)의 제1면(121)은 상기 도전성 플레이트(110)의 제1면(111)과 동일 평면을 이루고, 상기 도전성 리드(120)의 제2면(122)은 상기 도전성 플레이트(110)의 제2면(112)과 동일 평면을 이루며, 상기 도전성 리드(120)의 제3면(123)은 상기 도전성 플레이트(110)의 제3면(113)과 동일 평면을 이룬다.
상기 반도체 다이(130)는 상기 도전성 플레이트(110)의 대략 중앙에 접착되어 있다. 즉, 상기 반도체 다이(130)는 상기 도전성 플레이트(110)의 제3면(113)중 대략 중앙에 접착되어 있다. 그러나 이러한 반도체 다이(130)는 상술한 바와 같이 도 2 및 도 3에서와 같이 점선으로 표시된 영역에도 접착될 수 있다.
여기서, 상기 반도체 다이(130)의 두께는 상기 도전성 플레이트(110)의 제1면(111)과 제2면(112) 사이의 두께보다 작다. 즉, 상기 반도체 다이(130)의 두께는 상기 도전성 리드(120)의 제1면(121)과 제2면(122) 사이의 두께보다 작다. 좀 더 구체적으로, 상기 반도체 다이(130)의 두께는 상기 도전성 플레이트(110)의 제3면(113)과 제2면(112) 사이의 거리보다 작다. 즉, 상기 반도체 다이(130)의 두께는 상기 도전성 리드(120)의 제3면(123)과 제2면(122) 사이의 거리보다 작다.
상기 도전성 와이어(140)는 상기 복수의 도전성 리드(120)와 상기 반도체 다이(130)를 상호간 전기적으로 연결한다. 여기서, 상기 도전성 와이어(140)의 루프 하이트는 상기 도전성 플레이트(110)의 제2면(112) 또는 상기 도전성 리드(120)의 제2면(122)을 초과하지 않는다. 이는 하기할 인캡슐란트(150)가 상기 도전성 플레이트(110)의 제2면(112) 또는 상기 도전성 리드(120)의 제2면(122)을 초과하여 형성되지 않도록 함으로써, 반도체 디바이스(100)는 박형화된다. 이러한 도전성 와이어(140)는 골드 와이어, 구리 와이어 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으며, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 인캡슐란트(150)는 상기 도전성 플레이트(110), 상기 도전성 리드(120), 상기 반도체 다이(130) 및 상기 도전성 와이어(140)를 인캡슐레이션하되, 상기 도전성 플레이트(110)의 제1면(111)과 제2면(112), 상기 도전성 리드(120)의 제1면(121)과 제2면(122)은 외부로 노출되도록 한다. 이와 같이 하여, 도 5에서와 같이 도전성 플레이트(110)는 제1면(111)이 모두 외부로 노출되고, 절개부(114)에 형성된 인캡슐란트(150)를 통하여 도전성 리드(120)의 제1면(121)이 노출된다. 또한, 도 6에서와 같이 도전성 플레이트(110)는 제2면(112)이 십자형 인캡슐란트(150)의 네모서리에서 노출되고, 십자형 인캡슐란트(150)의 각 끝단에서 도전성 리드(120)의 제2면(122)이 노출된다. 더불어, 도 4에서와 같이 상기 도전성 플레이트(110) 및 상기 도전성 리드(120)의 측면은 상기 인캡슐란트(150)의 측면을 통해 모두 노출된다. 또한, 이러한 인캡슐란트(150)는 에폭시 몰딩 컴파운드 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으며, 본 발명에서 그 재질을 한정하 는 것은 아니다.
도 7은 본 발명의 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 후의 상태를 도시한 단면도이다.
도 7에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 삼차원 반도체 디바이스(101)는 도전성 플레이트(110)의 제1면(111)에 적어도 하나의 제2반도체 다이(101a)가 접착되고, 상기 제2반도체 다이(101a)는 제2도전성 와이어(101b)로 상기 도전성 리드(120)의 제1면(111)에 전기적으로 연결될 수 있다. 또한, 상기 제2반도체 다이(101a) 및 상기 제2도전성 와이어(101b)는 제2인캡슐란트(도시되지 않음)로 인캡슐레이션될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 후의 상태를 도시한 단면도이다.
도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 삼차원 반도체 디바이스(102)는 도전성 플레이트(110)의 제3면(113)에 적어도 하나의 제3반도체 다이(102c)가 접착되고, 상기 제3반도체 다이(102c)는 제3도전성 와이어(102d)로 상기 도전성 리드(120)의 제3면(123)에 전기적으로 연결되어 이루어질 수 있다. 또한, 상기 제3반도체 다이(102c) 및 상기 제3도전성 와이어(102d)는 인캡슐란트(도시되지 않음)로 인캡슐레이션될 수 있다.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 측면도, 평면도 및 저면도이다.
도 9a 내지 도 9c에 도시된 삼차원 반도체 디바이스는 도 7 및 도 8에 도시된 반도체 디바이스(101,102)를 인캡슐레이션한 후의 상태를 도시한 것이다. 도시된 바와 같이, 본 발명의 다른 실시예에 따른 삼차원 반도체 디바이스(101,102)는 제2인캡슐란트(101e)가 도전성 플레이트(110)의 제1면(111) 및 도전성 리드(120)의 제1면(121)을 완전히 덮음으로써, 제2반도체 다이(101a) 및 제2도전성 와이어(101b)를 외부 환경으로부터 보호한다. 물론, 도전성 플레이트(110)의 제2면(112) 및 도전성 리드(120)의 제2면(122)은 여전히 외부로 노출된 상태를 유지한다.
이와 같은 반도체 디바이스(101,102)는 다음과 같은 방법으로 제조될 수 있다.
일례로, 상기 반도체 디바이스(101,102)는 리드프레임 준비 단계(도전성 플레이트(110)와 복수의 도전성 리드(120)를 리드프레임으로 총칭함), 제1반도체 다이 접착 단계, 제1와이어 본딩 단계, 제1인캡슐레이션 단계, 제2반도체 다이 접착 단계, 제2와이어 본딩 단계 및 제2인캡슐레이션 단계로 제조될 수 있다.
다른 예로, 상기 반도체 디바이스(101,102)는 리드프레임 준비 단계(도전성 플레이트(110)와 복수의 도전성 리드(120)를 리드프레임으로 총칭함), 제1반도체 다이 접착 단계, 제1와이어 본딩 단계, 제2반도체 다이 접착 단계, 제2와이어 본딩 단계 및 인캡슐레이션 단계로 제조될 수 있다.
물론, 이러한 방법 외에도 다양한 방법으로 반도체 디바이스(101,102)가 제조될 수 있으며, 여기에 기재된 방법으로 본 발명을 한정하는 것은 아니다.
도 10은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 10에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스(103)는 복수의 동일한 삼차원 반도체 디바이스(100)가 수직 방향으로 스택되어 이루어질 수 있다. 예를 들면, 하부의 삼차원 반도체 디바이스(100)중 도전성 리드(120)의 제1면(121)에 상부의 삼차원 반도체 디바이스(100)중 도전성 리드(120)의 제2면(122)이 전기적으로 연결될 수 있다. 물론, 이러한 전기적 연결 부재는 솔더 또는 그 등가물에 의해 이루어질 수 있으며, 여기서 그 재질을 한정하는 것은 아니다. 물론, 상기 상부의 삼차원 반도체 디바이스(100) 위에는 제2반도체 다이(101a), 제2도전성 와이어(101b) 및 제2인캡슐란트(도시되지 않음)가 형성될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 11에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스(104)는 삼차원 반도체 디바이스(100)에 다른 형태의 제2반도체 디바이 스(104a)가 수직 방향으로 스택되어 이루어질 수 있다. 여기서, 상기 제2반도체 디바이스(104a)는 반도체 다이(104b)와 솔더볼(104c)로 이루어진 것을 예로 하였으나, 이러한 구조로 제2반도체 디바이스(104a)를 한정하는 것은 아니다.
도 12는 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 12에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스(105)는 도전성 플레이트(110)의 제2면(112)에 적어도 하나의 제2반도체 다이(105a)가 접착되고, 상기 제2반도체 다이(105a)는 제2도전성 와이어(105b)로 도전성 리드(120)의 제2면(122)에 전기적으로 연결될 수 있다. 또한, 상기 제2반도체 다이(105a) 및 상기 제2도전성 와이어(105b)는 제2인캡슐란트(도시되지 않음)로 인캡슐레이션되어, 외부 환경으로부터 보호될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 13에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스(106)는 도전성 플레이트(110)의 제3면(113)에 접착된 적어도 하나의 제3반도체 다이(106a)와, 상기 제3반도체 다이(106a)와 도전성 리드(120)를 전기적으로 연결하는 복수의 제3도전성 와이어(106b)를 더 포함한다. 여기서, 상기 제3반도체 다이(106a) 및 상기 제3도전성 와이어(106b)는 인캡슐란트(도시되지 않음)로 인캡슐레이션되어, 외부 환경으로부터 보호된다.
도 14는 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 14에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스(107)는 반도체 다이(130)의 하면에 접착된 스페이서(107a)와, 상기 스페이서(107a)에 접착된 제3반도체 다이(107b)와, 상기 제3반도체 다이(107b)와 상기 도전성 리드(120)를 전기적으로 연결하는 제3도전성 와이어(107c)를 더 포함하여 이루어진다. 물론, 상기 스페이서(107a), 상기 제3반도체 다이(107b) 및 상기 제3도전성 와이어(107c)는 인캡슐란트(도시되지 않음)로 인캡슐레이션되어, 외부 환경으로부터 보호된다.
도 15a 내지 도 15c는 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 측면도, 평면도 및 저면도이다.
도 15a 내지 도 15c에 도시된 삼차원 반도체 디바이스는 도 12 및 도 13에 도시된 반도체 디바이스(105,106)를 인캡슐레이션한 후의 상태를 도시한 것이다. 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스(105,106)는 제2인캡슐란트(105c)가 도전성 플레이트(110)의 제2면(122)을 완전히 덮음으로써, 제2반도체 다이(105a) 및 제2도전성 와이어(105b)를 외부 환경으로부터 보호한다. 물론, 도전성 플레이트(110)의 제1면(111)은 여전히 외부로 노출된 상태를 유지한다.
도 16은 본 발명의 다른 또 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 후의 상태를 도시한 단면도이고, 도 17은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 후의 상태를 도시한 평면도/저면도이고, 도 18은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 측면도이고, 도 19는 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 평면도/저면도이다.
도 16 내지 도 19에 도시된 바와 같이, 본 발명의 다른 또 실시예에 따른 삼차원 반도체 디바이스(200)는 도전성 플레이트(210), 도전성 리드(220), 제1반도체 다이(230), 제2반도체 다이(240), 제1도전성 와이어(250), 제2도전성 와이어(260) 및 인캡슐란트(270)를 포함한다.
상기 도전성 플레이트(210)는 네개의 변을 갖는 대략 사각 형태로서, 각 변의 대략 중앙에 일정 깊이의 절개부(214)가 형성되어 있다. 또한, 상기 도전성 플레이트(210)는 대략 평평한 제1면(211)과, 이의 반대면인 대략 평평한 제2면(212)을 갖는다. 또한, 상기 도전성 플레이트(210)는 상기 제2면(212)의 반대면으로서, 상기 제1면(211)과 상기 제2면(212) 사이에 상기 절개부(214)를 연결하는 십자 형태인 동시에 대략 평평하게 형성된 제3면(213)과, 상기 제1면(211)의 반대면으로서, 상기 제1면(211)과 상기 제2면(212) 사이에 상기 절개부(214)를 연결하는 십자 형태인 동시에 대략 평평하게 형성된 제4면(214)을 더 포함한다. 이와 같이 하여, 상기 제3면(213)과 제4면(214) 사이의 두께는 상기 제1면(211)과 제2면(212) 사이의 두께보다 작다. 또한, 도 17 및 도 19에서 점선으로 표시된 영역은 다른 반도체 다이가 더 접착될 수 있는 영역을 의미한다. 이러한 도전성 플레이트(210)는 통상의 구리, 구리 합금, 구리 니켈 합금, 구리 철 합금, 얼로이 42 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다.
상기 도전성 리드(220)는 상기 도전성 플레이트(210)중 각 절개부(214)의 내측에 일렬로 배열되어 있다. 상기 도전성 리드(220)는 대략 평평한 제1면(221)과, 이의 반대면으로서 대략 평평한 제2면(222)을 갖는다. 또한, 상기 도전성 리드(220)는 상기 제2면(222)의 반대면으로서, 상기 제1면(221)과 상기 제2면(222) 사이에 대략 평평하게 형성된 제3면(223)과, 상기 제1면(221)의 반대면으로서, 상기 제1면(221)과 상기 제2면(222) 사이에 대략 평평하게 형성된 제4면(224)을 더 포함한다. 이와 같이 하여, 상기 제3면(223)과 제4면(224) 사이의 두께는 상기 제1면(221)과 제2면(222) 사이의 두께보다 작다. 이러한 도전성 리드(220)는 통상의 구리, 구리 합금, 구리 니켈 합금, 구리 철 합금, 얼로이 42 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다.
여기서, 상기 도전성 리드(220)의 제1면(221)은 상기 도전성 플레이트(210)의 제1면(211)과 동일 평면을 이루고, 상기 도전성 리드(220)의 제2면(222)은 상기 도전성 플레이트(210)의 제2면(212)과 동일 평면을 이루며, 상기 도전성 리드(220)의 제3면(223)은 상기 도전성 플레이트(210)의 제3면(213)과 동일 평면을 이루고, 상기 도전성 리드(220)의 제4면(224)은 상기 도전성 플레이트(210)의 제4면(214)과 동일 평면을 이룬다.
상기 제1반도체 다이(230)는 상기 도전성 플레이트(210)중에서 제3면(213)의 대략 중앙에 접착되어 있다. 물론, 이러한 제1반도체 다이(230)는 도 17에 도시된 점선으로 표시된 영역에도 접착될 수 있다. 여기서, 상기 반도체 다이(230)의 두께는 상기 도전성 플레이트(210)의 제3면(213)과 제1면(211) 사이의 두께보다 작다. 즉, 상기 반도체 다이(230)의 두께는 상기 도전성 리드(220)의 제3면(223)과 제1면(221) 사이의 두께보다 작다.
상기 제2반도체 다이(240)는 상기 도전성 플레이트(210)중에서 제4면(214)의 대략 중앙에 접착되어 있다. 물론, 이러한 제2반도체 다이(240)는 도 17에 도시된 점선으로 표시된 영역에도 접착될 수 있다. 여기서, 상기 반도체 다이(240)의 두께는 상기 도전성 플레이트(210)의 제4면(214)과 제2면(212) 사이의 두께보다 작다. 즉, 상기 제2반도체 다이(240)의 두께는 상기 도전성 리드(220)의 제4면(224)과 제2면(222) 사이의 두께보다 작다.
상기 제1도전성 와이어(250)는 상기 제1반도체 다이(230)와 상기 도전성 리드(220)의 제3면(223)을 상호간 전기적으로 연결한다. 여기서, 상기 제1도전성 와이어(250)의 루프 하이트는 상기 도전성 플레이트(210)의 제1면(211) 또는 상기 도전성 리드(220)의 제1면(221)을 초과하지 않는다. 이는 하기할 인캡슐란트(270)가 상기 도전성 플레이트(210)의 제1면(211) 또는 상기 도전성 리드(220)의 제1면(221)을 초과하여 형성되지 않도록 함으로써, 반도체 디바이스(200)가 박형화되 도록 하기 위함이다. 이러한 제1도전성 와이어(250)는 골드 와이어, 구리 와이어 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으며, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 제2도전성 와이어(260)는 상기 제2반도체 다이(240)와 상기 도전성 리드(220)의 제4면(224)을 상호간 전기적으로 연결한다. 여기서, 상기 제2도전성 와이어(260)의 루프 하이트는 상기 도전성 플레이트(210)의 제2면(212) 또는 상기 도전성 리드(220)의 제2면(222)을 초과하지 않는다. 이는 하기할 인캡슐란트(270)가 상기 도전성 플레이트(210)의 제2면(212) 또는 상기 도전성 리드(220)의 제2면(222)을 초과하여 형성되지 않도록 함으로써, 반도체 디바이스(200)가 박형화되도록 하기 위함이다. 이러한 제2도전성 와이어(260)는 골드 와이어, 구리 와이어 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으며, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 인캡슐란트(270)는 상기 도전성 플레이트(210), 상기 도전성 리드(220), 상기 제1,2반도체 다이(230,240) 및 상기 제1,2도전성 와이어(250,260)를 인캡슐레이션하되, 상기 도전성 플레이트(210)의 제1면(211)과 제2면(212), 상기 도전성 리드(220)의 제1면(221)과 제2면(222)은 외부로 노출되도록 한다. 이와 같이 하여, 도 19에서와 같이 도전성 플레이트(210)는 네모서리의 제1면(211) 및 제2면(212)이 인캡슐란트(279)의 외측으로 노출된 형태를 한다. 물론, 도 19에서와 같이 인캡슐란트(270)는 대략 십자 형태를 한다. 더불어, 상기 도전성 플레이트(210) 및 상기 도전성 리드(220)의 측면도 상기 인캡슐란트(270)의 측면을 통해 노출된 다. 또한, 이러한 인캡슐란트(270)는 에폭시 몰딩 컴파운드 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으며, 본 발명에서 그 재질을 한정하는 것은 아니다.
도 20은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 20에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스(201)는 도전성 플레이트(210)의 제1면(211)에 적어도 하나의 제2반도체 다이(201a)가 접착되고, 상기 제2반도체 다이(201a)는 제2도전성 와이어(201b)로 상기 도전성 리드(220)의 제1면(211)에 전기적으로 연결되어 이루어질 수 있다. 또한, 상기 제2반도체 다이(201a) 및 상기 제2도전성 와이어(201b)는 제2인캡슐란트(도시되지 않음)로 인캡슐레이션될 수 있다.
도 21은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 21에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 삼차원 반도체 디바이스(202)는 도전성 플레이트(210)의 제3면(213) 및/또는 제4면(214)에 적어도 하나의 제3반도체 다이(202c 또는 202c')가 접착되고, 상기 제3반도체 다이(202c 또는 202c')는 제3도전성 와이어(202d 또는 202d')로 상기 도전성 리드(220)의 제3면(223) 및/또는 제4면(224)에 전기적으로 연결되어 이루어질 수 있다. 또한, 상기 제3반도체 다이(202c 또는 202c') 및 상기 제3도전성 와이어(202d 또는 202d')는 인캡슐란트(도시되지 않음)로 인캡슐레이션될 수 있다.
이와 같은 반도체 디바이스(201,202)는 다음과 같은 방법으로 제조될 수 있다.
일례로, 상기 반도체 디바이스(201,202)는 리드프레임 준비 단계(도전성 플레이트(210)와 복수의 도전성 리드(220)를 리드프레임으로 총칭함), 제1반도체 다이 접착 단계, 제1와이어 본딩 단계, 제1인캡슐레이션 단계, 제2반도체 다이 접착 단계, 제2와이어 본딩 단계 및 제2인캡슐레이션 단계로 제조될 수 있다.
다른 예로, 상기 반도체 디바이스(201,202)는 리드프레임 준비 단계(도전성 플레이트(210)와 복수의 도전성 리드(220)를 리드프레임으로 총칭함), 제1반도체 다이 접착 단계, 제1와이어 본딩 단계, 제2반도체 다이 접착 단계, 제2와이어 본딩 단계 및 인캡슐레이션 단계로 제조될 수 있다.
물론, 이러한 방법 외에도 다양한 방법으로 반도체 디바이스(201,202)가 제조될 수 있으며, 여기에 기재된 방법을 본 발명을 한정하는 것은 아니다.
도 22a 내지 도 22c는 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 측면도, 평면도 및 저면도이다.
도 22a 내지 도 22c에 도시된 삼차원 반도체 디바이스(201,202)는 도 20 및 도 21에 도시된 반도체 디바이스(201,202)를 인캡슐레이션한 후의 상태를 도시한 것이다. 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스(201,202)는 제2인캡슐란트(201c)가 도전성 플레이트(210)의 제1면(211) 및 도전성 리드(220)의 제1면(221)을 완전히 덮음으로써, 제2반도체 다이(201a) 및 제2도전성 와이어(201b)를 외부 환경으로부터 보호한다. 물론, 도전성 플레이트(210)의 제2면(212) 및 도전성 리드(220)의 제2면(222)은 여전히 외부로 노출된 상태를 유지한다.
도 23은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 23에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스(203)는 복수의 동일한 삼차원 반도체 디바이스(200)가 수직 방향으로 스택되어 이루어질 수 있다. 예를 들면, 하부의 삼차원 반도체 디바이스(200)중 도전성 리드(220)의 제1면(221)에 상부의 삼차원 반도체 디바이스(200)중 도전성 리드(220)의 제2면(222)이 전기적으로 연결될 수 있다. 물론, 이러한 전기적 연결 부재는 솔더 또는 그 등가물에 의해 이루어질 수 있으며, 여기서 그 재질을 한정하는 것은 아니다. 물론, 상기 상부의 삼차원 반도체 디바이스(200) 위에는 제2반도체 다이(201a), 제2도전성 와이어(201b) 및 제2인캡슐란트(도시되지 않음)가 형성될 수 있다.
도 24는 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 24에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스(204)는 삼차원 반도체 디바이스(200)에 다른 형태의 제2반도체 디바이스(204a)가 수직 방향으로 스택되어 이루어질 수 있다. 여기서, 상기 제2반도체 디바이스(204a)는 반도체 다이(204b)와 솔더볼(204c)로 이루어진 것을 예로 하였으나, 이러한 구조로 제2반도체 디바이스(204a)를 한정하는 것은 아니다.
이상에서 설명한 것은 본 발명에 따른 삼차원 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 본 발명의 일실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 후의 상태를 도시한 단면도이다.
도 2는 본 발명의 일실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 후의 상태를 도시한 평면도이다.
도 3은 본 발명의 일실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 후의 상태를 도시한 저면도이다.
도 4는 본 발명의 일실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 측면도이다.
도 5는 본 발명의 일실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 평면도이다.
도 6은 본 발명의 일실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 저면도이다.
도 7은 본 발명의 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 후의 상태를 도시한 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 후의 상태를 도시한 단면도이다.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 측면도, 평면도 및 저면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 15a 내지 도 15c는 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 측면도, 평면도 및 저면도이다.
도 16은 본 발명의 다른 또 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 후의 상태를 도시한 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 후의 상태를 도시한 평면도/저면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 측면도이다.
도 19는 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 평면도/저면도이다.
도 20은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 21은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 22a 내지 도 22c는 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 인캡슐레이션 후의 상태를 도시한 측면도, 평면도 및 저면도이다.
도 23은 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
도 24는 본 발명의 또 다른 실시예에 따른 삼차원 반도체 디바이스의 와이어 본딩 및 스택 후의 상태를 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 101,102,103,104,105,106,107,200, 201,202,203,204; 본 발명에 따른 반도체 디바이스
110; 도전성 플레이트 111; 제1면
112; 제2면 113; 제3면
114; 절개부 120; 도전성 리드
121; 제1면 122; 제2면
123; 제3면 130; 반도체 다이
140; 도전성 와이어 150; 인캡슐란트

Claims (16)

  1. 네개의 변에 각각 절개부가 형성되고, 제1면과 이의 반대면인 제2면을 갖는 도전성 플레이트;
    상기 도전성 플레이트의 각 절개부에 배열되고 상기 도전성 플레이트의 제1면과 동일 평면을 이루는 제1면과, 상기 도전성 플레이트의 제2면과 동일 평면을 이루는 제2면을 갖는 복수의 도전성 리드;
    상기 도전성 플레이트의 중앙에 접착된 반도체 다이;
    상기 도전성 리드와 상기 반도체 다이를 전기적으로 연결하는 복수의 도전성 와이어; 및,
    상기 도전성 플레이트, 상기 도전성 리드, 상기 반도체 다이 및 상기 도전성 와이어를 인캡슐레이션하되, 상기 도전성 플레이트의 제1면과 제2면, 상기 도전성 리드의 제1면과 제2면은 외부로 노출되도록 하는 인캡슐란트를 포함하여 이루어진 것을 특징으로 하는 삼차원 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 도전성 플레이트는
    상기 제1면의 반대면으로서, 상기 제1면과 상기 제2면 사이에 상기 절개부를 연결하는 십자 형태인 제3면이 더 형성되고, 상기 제3면의 중앙에 상기 반도체 다이가 접착된 것을 특징으로 하는 삼차원 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 도전성 리드는
    상기 제1면의 반대면으로서, 상기 제1면과 상기 제2면 사이에 제3면이 더 형성되고, 상기 제3면에 상기 도전성 와이어가 연결된 것을 특징으로 하는 삼차원 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 도전성 플레이트의 제1면에는 적어도 하나의 제2반도체 다이가 접착되고, 상기 제2반도체 다이는 제2도전성 와이어로 상기 도전성 리드의 제1면에 전기적으로 연결되며, 상기 제2반도체 다이 및 상기 제2도전성 와이어는 제2인캡슐란트로 인캡슐레이션된 것을 특징으로 하는 삼차원 반도체 디바이스.
  5. 제 2 항에 있어서,
    상기 도전성 플레이트의 제3면에는 적어도 하나의 제2반도체 다이가 접착되고, 상기 제2반도체 다이는 제2도전성 와이어로 상기 도전성 리드의 제3면에 전기적으로 연결되며, 상기 제2반도체 다이 및 상기 제2도전성 와이어는 상기 인캡슐란트로 인캡슐레이션된 것을 특징으로 하는 삼차원 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 삼차원 반도체 디바이스가 수직 방향으로 복수개 스택된 것을 특징으로 하는 삼차원 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 삼차원 반도체 디바이스에 다른 형태의 제2반도체 디바이스가 수직 방향으로 스택된 것을 특징으로 하는 삼차원 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 도전성 플레이트의 제2면에는 적어도 하나의 제2반도체 다이가 접착되고, 상기 제2반도체 다이는 제2도전성 와이어로 상기 도전성 리드의 제2면에 전기적으로 연결되며, 상기 제2반도체 다이 및 상기 제2도전성 와이어는 제2인캡슐란트로 인캡슐레이션된 것을 특징으로 하는 삼차원 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 반도체 다이의 하면에는 스페이서가 접착되고, 상기 스페이서에는 제2반도체 다이가 접착되고, 상기 제2반도체 다이는 제2도전성 와이어로 상기 도전성 리드의 제1면에 전기적으로 연결되며, 상기 스페이서, 상기 제2반도체 다이 및 상기 제2도전성 와이어는 상기 인캡슐란트로 인캡슐레이션된 것을 특징으로 하는 삼차원 반도체 디바이스.
  10. 네개의 변에 각각 절개부가 형성되고, 제1면과 이의 반대면인 제2면을 갖는 도전성 플레이트;
    상기 도전성 플레이트의 각 절개부에 배열되고, 제1면과 이의 반대면인 제2면을 갖는 복수의 도전성 리드;
    상기 도전성 플레이트의 상부 중앙에 접착된 제1반도체 다이;
    상기 도전성 플레이트의 하부 중앙에 접착된 제2반도체 다이;
    상기 도전성 리드와 상기 제1반도체 다이를 전기적으로 연결하는 복수의 제1도전성 와이어;
    상기 도전성 리드와 상기 제2반도체 다이를 전기적으로 연결하는 복수의 제2도전성 와이어; 및,
    상기 도전성 플레이트, 상기 도전성 리드, 상기 제1,2반도체 다이 및 상기 제1,2도전성 와이어를 인캡슐레이션하되, 상기 도전성 플레이트의 제1면과 제2면, 상기 도전성 리드의 제1면과 제2면은 외부로 노출되도록 하는 인캡슐란트를 포함하여 이루어진 것을 특징으로 하는 삼차원 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 도전성 플레이트는
    상기 제2면과 반대면으로서, 상기 제1면과 상기 제2면 사이에 상기 절개부를 연결하는 십자 형태인 제3면이 더 형성되고, 상기 제3면의 중앙에 제1반도체 다이가 접착되며,
    상기 제1면의 반대면으로서, 상기 제1면과 상기 제2면 사이에 상기 절개부를 연결하는 십자 형태인 제4면이 더 형성되고, 상기 제4면의 중앙에 제2반도체 다이가 접착된 것을 특징으로 하는 삼차원 반도체 디바이스.
  12. 제 10 항에 있어서,
    상기 도전성 리드는
    상기 제2면의 반대면으로서, 상기 제1면과 상기 제2면 사이에 제3면이 더 형성되고, 상기 제3면에 상기 제1도전성 와이어가 연결되며,
    상기 제1면의 반대면으로서, 상기 제1면과 상기 제2면 사이에 제4면이 더 형성되고, 상기 제4면에 상기 제2도전성 와이어가 연결된 것을 특징으로 하는 삼차원 반도체 디바이스.
  13. 제 10 항에 있어서,
    상기 도전성 플레이트의 제1면에는 적어도 하나의 제3반도체 다이가 접착되고, 상기 제3반도체 다이는 제3도전성 와이어로 상기 도전성 리드의 제1면에 전기적으로 연결되며, 상기 제3반도체 다이 및 상기 제3도전성 와이어는 상기 인캡슐란트로 인캡슐레이션된 것을 특징으로 하는 삼차원 반도체 디바이스.
  14. 제 10 항에 있어서,
    상기 도전성 플레이트의 제3면 또는 제4면에는 적어도 하나의 제3반도체 다이가 접착되고, 상기 제3반도체 다이는 제3도전성 와이어로 상기 도전성 리드의 제 3면 또는 제4면에 전기적으로 연결되며, 상기 제3반도체 다이 및 상기 제3도전성 와이어는 상기 인캡슐란트로 인캡슐레이션된 것을 특징으로 하는 삼차원 반도체 디바이스.
  15. 제 10 항에 있어서,
    상기 삼차원 반도체 디바이스가 수직 방향으로 복수 스택된 것을 특징으로 하는 삼차원 반도체 디바이스.
  16. 제 10 항에 있어서,
    상기 삼차원 반도체 디바이스 위에 다른 형태의 제2반도체 디바이스가 수직 방향으로 스택된 것을 특징으로 하는 삼차원 반도체 디바이스.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014188632A1 (ja) * 2013-05-23 2014-11-27 パナソニック株式会社 放熱構造を有する半導体装置および半導体装置の積層体
CN109075170B (zh) * 2018-06-29 2021-02-02 长江存储科技有限责任公司 具有使用内插器的堆叠器件芯片的三维存储器件
US11823991B2 (en) * 2021-03-26 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Frames stacked on substrate encircling devices and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020075969A (ko) * 2001-03-26 2002-10-09 앰코 테크놀로지 코리아 주식회사 반도체 패키지
KR20050000266A (ko) * 2003-06-23 2005-01-03 황영모 표면실장형 발광다이오드 (Surface mounting device lightemitting diode) 패케이징(Packaging)용 구리 합금계 박판리드 프레임 (Thin Plate Lead Frame) 및 이를 사용하여제작된 표면실장형(SMD) 발광다이오드(LED)
KR100774251B1 (ko) * 2006-10-17 2007-11-07 주식회사 우리이티아이 리드프레임 내의 내부 반사층이 라운드 형태를 갖는 엘이디패키지

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710246B1 (en) * 2002-08-02 2004-03-23 National Semiconductor Corporation Apparatus and method of manufacturing a stackable package for a semiconductor device
US20050248041A1 (en) * 2004-05-05 2005-11-10 Atm Technology Singapore Pte Ltd Electronic device with high lead density
US7745918B1 (en) * 2004-11-24 2010-06-29 Amkor Technology, Inc. Package in package (PiP)
US7408245B2 (en) * 2006-12-22 2008-08-05 Powertech Technology Inc. IC package encapsulating a chip under asymmetric single-side leads
JP4873635B2 (ja) 2007-01-17 2012-02-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI357136B (en) 2007-02-02 2012-01-21 Integrated Circuit Solution Inc Package structure and method for chip with two arr

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020075969A (ko) * 2001-03-26 2002-10-09 앰코 테크놀로지 코리아 주식회사 반도체 패키지
KR20050000266A (ko) * 2003-06-23 2005-01-03 황영모 표면실장형 발광다이오드 (Surface mounting device lightemitting diode) 패케이징(Packaging)용 구리 합금계 박판리드 프레임 (Thin Plate Lead Frame) 및 이를 사용하여제작된 표면실장형(SMD) 발광다이오드(LED)
KR100774251B1 (ko) * 2006-10-17 2007-11-07 주식회사 우리이티아이 리드프레임 내의 내부 반사층이 라운드 형태를 갖는 엘이디패키지

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