CN115249669A - 双芯片半导体封装及其制备方法 - Google Patents

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Abstract

本公开提供一种半导体封装和该半导体封装的制备方法。该半导体封装包括一封装基底、一第一半导体芯片、一第二半导体芯片、一第一封装胶和一第二封装胶。该封装基底具一第一侧和远离该第一侧的一第二侧，该第二侧具有从该第二侧的一平面部分凹入的一凹陷。该第一半导体芯片被附着到该封装基底的该第一侧。该第二半导体芯片被附着到该凹陷的一凹面。该第一封装胶覆盖该封装基底的该第一侧并封装该第一半导体芯片。该第二封装胶填满该凹陷并封装该第二半导体芯片。

Description

双芯片半导体封装及其制备方法
交叉引用
本申请案主张2021年4月28日申请的美国正式申请案第17/243,208 号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文 中。
技术领域
本公开涉及一种半导体封装及其制备方法。特别涉及一种双芯片半导 体封装及其制备方法。
背景技术
最近电子学的发展是朝着更紧凑的半导体封装发展。为了满足对更小 更薄的半导体封装的需求，包含多个半导体芯片的半导体封装(“多芯片封 装”)已经被开发出来。多芯片封装被广泛用于各种应用，如笔记本电脑和 移动电话。与单芯片封装相比，多芯片封装具有小型化、低重量和高安装 密度的优点。
多芯片封装可分为堆叠型封装和平行对齐型封装。堆叠型封装包括堆 叠在封装基底上的半导体芯片，而平行对准型封装包括并排设置在封装基 底上的半导体芯片。堆叠型封装减少了安装面积，而平行对准型封装则简 化了制备过程并减少了封装厚度。然而，无论是堆叠式封装还是平行排列 式封装，从半导体芯片到输入/输出(I/O)的引导(routing)路径是不一致的。这 种不一致可能导致特定半导体芯片(例如堆叠型封装中的顶部半导体芯片) 的信号延迟，并可能限制半导体封装的操作频率。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技 术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有 技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开一实施例提供一种半导体封装。该半导体封装包括：一封装基 底，具有一第一侧和远离该第一侧的一第二侧，其中该第二侧具有从该第 二侧的一平面部分凹入的一凹陷；一第一半导体芯片，附着到该封装基底 的该第一侧；一第二半导体芯片，附着到该凹陷的一凹面；一第一封装胶， 覆盖该封装基底的该第一侧并封装该第一半导体芯片；以及一第二封装胶， 填充该凹陷并封装该第二半导体芯片。
本公开另一实施例提供一种半导体封装。该半导体封装包括：一封装 基底，具有一第一侧和远离该第一侧的一第二侧，其中该第二侧具有从该 第二侧的一平面部分凹入的一凹陷；一第一半导体芯片，附着到该封装基 底的该第一侧，其中该第一半导体芯片的一主动面朝向该封装基底；以及 一第二半导体芯片，附着到该凹陷的一凹面并与该第一半导体芯片重叠， 其中该第二半导体芯片的一主动面朝向该封装基底该第二侧的该凹面。
本公开又一实施例提供一种半导体封装的制备方法。该制备方法包括： 提供一封装基底，具有一第一侧和与该第一侧相对的一第二侧；从该第二 侧移除该封装基底的一部分，以形成具有从该封装基底的该第二侧的一平 面部分凹入的一凹陷；将一第一半导体芯片附着在该封装基底的该第一侧； 将一半导体芯片附着在该凹陷的一凹面；用一第一封装胶封装该第一半导 体芯片；以及将一第二封装胶填充到该凹陷以封装该第二半导体芯片。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公 开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特 征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当 容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工 艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解， 这类等效建构无法脱离权利要求所定义的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请 案的揭示内容，附图中相同的元件符号指相同的元件。
图1A例示本公开一些实施例的一半导体封装的截面示意图。
图1B例示本公开一些实施例的每个半导体芯片的主动面(active surface) 的平面示意图。
图1C例示本公开一些实施例的第一半导体芯片和封装基底在该半导 体封装的顶侧的配置。
图1D例示本公开一些实施例的第二半导体芯片和封装基底在该半导 体封装的底侧的配置的平面示意图。
图2例示本公开一些实施例，标明布线路径(从第一和第二半导体芯片 延伸到电连接器之一)的该半导体封装的截面示意图。
图3例示本公开一实施例的半导体封装的制备方法的流程图。
图4A至图4H说明在图3所示制备过程中各个阶段的中间结构的截面 示意图。
图5例示本公开一些实施例的另一半导体封装的截面示意图。
图6例示本公开一实施例的该另一半导体封装的制备方法的流程图。
图7A至图7B说明在图6所示制备过程中各个阶段的中间结构的截面 示意图。
图8A例示本公开一些实施例的又一半导体封装的截面示意图。
图8B例示本公开一些实施例的该又一半导体封装中第一半导体芯片 的该主动面的平面示意图。
附图标记说明：
10：半导体封装
20：半导体封装
30：半导体封装
100a：第一半导体芯片
100b：第二半导体芯片
102：封装基底
104：电路
106：介电层
106a：部分叠层
108：封装胶
108'：封装胶
110：封装胶
112：电连接器
112'：电连接器
400：初始封装基底
402：封装胶
700：封装胶
800：接合线
AS：主动面
BS：背面
CC：凹陷
CP：电连接器
RL：重分布线
RP：重分布垫
RP1：布线路径
RP2：布线路径
RS：凹面
S1：第一侧
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S2：第二侧
S21：步骤
S23：步骤
S25：步骤
S27：步骤
具体实施方式
以下公开内容提供用于实作本发明的不同特征的诸多不同的实施例或 实例。以下阐述组件及排列形式的具体实施例或实例以简化本公开内容。 当然，该些仅为实例且不旨在进行限制。举例而言，元件的尺寸并非仅限 于所公开范围或值，而是可相依于工艺条件及/或装置的所期望性质。此外， 以下说明中将第一特征形成于第二特征“之上”或第二特征“上”可包括 其中第一特征及第二特征被形成为直接接触的实施例，且亦可包括其中第 一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述 第二特征可能不直接接触的实施例。为简洁及清晰起见，可按不同比例任 意绘制各种特征。在附图中，为简化起见，可省略一些层/特征。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、 “下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语 来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空 间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的 不同取向。所述元件可具有其他取向(旋转90度或处于其他取向)且本文中 所用的空间相对关系描述语可同样相应地进行直译。
将要描述的半导体封装是一种多晶粒半导体封装，其中多个半导体晶 粒被黏合在封装基底上。应当理解，“晶粒”是指元件晶圆的碎片，可与“芯 片”互换使用。
图1A是一示意性截面图，例示本公开一些实施例的半导体封装10。
参照图1A，半导体封装10是一双芯片半导体封装，包括第一半导体 芯片100a和第二半导体芯片100b。在一些实施例中，第一和第二半导体芯 片100a、100b可以分别是一存储器芯片，如动态随机存取存储器(DRAM) 芯片。然而，在其他实施例中，第一和第二半导体芯片100a、100b中的一 个或两个可以是具有其他功能的半导体芯片，如处理器芯片、模拟芯片、 特定应用集成电路(ASIC)芯片等。本公开不限于每个半导体芯片100a、100b 的功能。
第一和第二半导体芯片100a、100b被附着到封装基底102。封装基底 102嵌入有电路104，用于将第一和第二半导体芯片100a、100b引出 (out-routing)到例如主机板(未显示)。电路104形成在一叠介电层106中(在 图1A中统称为单层)，并包括导电线和导电通孔。导电线和导电通孔的制 作技术是例如铜的导电材料。导电线各自沿一个介电层106的顶面横向设 置，而导电通孔各自垂直穿透一个或多个介电层106，以电连接垂直分离的 导电线。在一些实施例中，介电层106是积层(build-up)聚合物薄膜，如味 之素(Ajinomoto)积层聚合物薄膜。虽然没有显示，但在一些实施例中，在 一叠介电层106中插入一介电核心层。在一些实施例中，电路104分布在 介电核心层的相对两侧，并通过穿透该介电核心层的导电通孔(也未显示) 连接。介电核心层的制作技术是聚合物材料，如环氧树脂。在另一实施例 中，封装基底102是一无核心(core-less)的封装基底，封装基底102可以有 相当小的厚度。
图1B是一示意性平面图，例示本公开一些实施例的每个半导体芯片(即 第一和第二半导体芯片100a、100b中的每个)的主动面(active surface，AS)。
参照图1A和图1B，每个半导体芯片100a/100b都有主动面AS和远离 主动面AS的背面BS(在图1A中标示)。主动面AS可以是在半导体基底(例 如，硅基底)前表面形成的材料层的最外表面。在这些材料层中形成一集成 电路，如存储器集成电路。可作为集成电路的输入/输出(I/O)的电连接器CP 可以是材料层中最顶层的导电图案，并曝露在主动面AS处。在每个半导体 芯片100a/100b通过倒装芯片黏合(flip-chip bonding)方式附着到封装基底102的一些实施例中，电连接器CP可以是凸点(bumps)、导电柱、导电柱凸 点或类似物，并且可以从主动面AS的平面部分突出。然而，在另一实施例 中，电连接器CP被形成为导电垫，并且可以或不可以从主动面AS的平面 部分突出。本公开不限于电连接器CP的类型。此外，在一些实施例中，如 图1B所示，电连接器CP形成在主动面AS的一中心区域内。在一些实施 例中，电连接器CP可以沿着主动面AS的该中心区域的一个或多个列(例如， 沿着两个列)排列。在另一实施例中，电连接器CP可以沿主动面AS的边缘 排列(例如，图1B中所示的主动面AS的左和右边缘)。本公开不限于电 连接器CP的设置。另一方面，每个半导体芯片100a/100b的背面BS可以 由该半导体基底的一背面定义，并且可以不含电连接器。
参照图1A，在一些实施例中，第一半导体芯片100a通过倒装芯片粘 合方式附着到封装基底102的第一侧S1。在一些实施例中，附着到第一半 导体芯片100a的主动面AS面向封装基底102的第一侧S1。此外，第一半 导体芯片100a的主动面AS处的电连接器CP附着到封装基底102的第一 侧S1处曝露的电路104的部分，以便在第一半导体芯片100a中的集成电 路和封装基底102中的电路104之间建立电连接。在一些实施例中，在第 一半导体芯片100a的主动面AS和封装基底102的第一侧S1之间铺设了底 层填充物(未显示)，并横向包围电连接器CP。另一方面，第一半导体芯片 100a的背面BS远离封装基底102的第一侧S1。
图1C是一示意性的平面图，例示本公开一些实施例，第一半导体芯片 100a和封装基底102在半导体封装10的顶侧的配置。
参考图1A和图1C，在第一半导体芯片100a通过倒装芯片粘合方式附 着到封装基底102的一些实施例中，第一半导体芯片100a的主动面AS朝 向封装基底102，因此主动面AS处的电连接器CP在图1C中由虚线描绘。 如图1C所示，第一半导体芯片100a可以设置在封装基底102的该中心区 域内，但本公开不限于此。在一些实施例中，封装基底102的基片面积(footprint area)与第一半导体芯片100a的基片面积之比大于1，但小于大约 2。在一些实施例中，如果有两个第一半导体芯片100a，封装基底102可能 不够大，以致这些第一半导体芯片100a无法并排附着。
参照图1A，封装基底102的第二侧S2有凹陷CC。凹陷CC大到足以 容纳第二半导体芯片100b。凹陷CC具有从封装基底102的第二侧S2的平 面部分凹入的凹面RS。容纳在凹陷CC中的半导体芯片100b通过倒装芯片 粘合方式附着到到凹面RS上。第二半导体芯片100b的主动面AS朝向凹 面RS，而第二半导体芯片100b的背面BS朝向远离凹面RS。第二半导体芯片100b的主动面AS的电连接器CP附着到凹面RS处曝露的电路104的 部分，以便在第二半导体芯片100b中的集成电路和封装基底102中的电路 104之间建立电连接。此外，由于第二半导体芯片100b位于凹陷CC中， 第二半导体芯片100b的侧壁朝向凹陷CC的侧壁。在一些实施例中，附着 的第二半导体芯片100b完全容纳在凹陷CC中，而不是突出于凹陷CC。 在一些实施例中，第二半导体芯片100b的侧壁可以完全朝向凹陷CC的侧 壁。此外，凹陷CC的深度可以大于第二半导体芯片100b的高度，因此第 二半导体芯片100b的背面BS可以从封装基底102的第二侧S2的平面部分 凹陷。或者，凹陷CC的深度可以实质上等于第二半导体芯片100b的高度， 并且第二半导体芯片100b的背面BS可以实质上与封装基底102的第二侧 S2的平面部分共面。此外，在一些实施例中，在第二半导体芯片100b的主 动面AS和封装基底102的第二侧S2的凹面RS之间铺设一底部填充物(未 示出)，并横向地包围第二半导体芯片100b的电连接器CP。
参照图1A和图1C，在一些实施例中，在半导体封装10的第二侧S2 的凹陷CC与在半导体封装10的第一侧S1的第一半导体芯片100a重叠。 应当理解，由于图1C描述的是半导体封装10顶侧的配置，所以在图1C中， 半导体封装10底侧的凹陷CC是由虚线描述的。如图1C所示，在一些实 施例中，凹陷CC的范围(即，基片面积)大于第一半导体芯片100a的基片 面积，如此第一半导体芯片100a就完全与凹陷CC重叠。此外，如图1C 所示，第二半导体芯片100b可以与第一半导体芯片100a完全重叠(因此在 图1C中未显示)。或者，第二半导体芯片100b可以与第一半导体芯片100a 部分重叠，并且第二半导体芯片100b的边界可以相对于第一半导体芯片 100a的边界横向偏移。
图1D是一示意性的平面图，例示本公开一些实施例的第二半导体芯片 100b和封装基底102在半导体封装10的底侧的配置。
参照图1A和图1D，在第二半导体芯片100b附着到凹陷CC的凹面 RS的实施例中，第二半导体芯片100b的主动面AS远离半导体封装10的 底面，因此第二半导体芯片100b的主动面AS处的电连接器CP由虚线描 绘出来。如图1D所示，凹陷CC的基片面积大于第二半导体芯片100b的 基片面积，并且第二半导体芯片100b的边缘与凹陷CC的边缘横向间隔开。 然而，凹陷CC可能不够大，无法容纳两个第二半导体芯片100b。
参照图1A，第一半导体芯片100a被封装胶108封装。封装胶108横 跨在封装基底102的第一侧S1上，并横向封装了第一半导体芯片100a。在 一些实施例中，封装胶108形成的高度大于第一半导体芯片100a的厚度， 如此第一半导体芯片100a就被封装胶108包住。在一些实施例中，第一半 导体芯片100a的背面BS被封装胶108覆盖。此外，在一些实施例中，封 装胶108更沿封装基底102的侧壁延伸。在一些实施例中，封装基底102 与第一半导体芯片100a一起被封装胶108横向封装。封装胶108的制作技 术可以是聚合物材料。例如，可以包括环氧树脂、酚醛树脂或类似的聚合 物材料。
应当理解，为了简洁起见，图1C中省略了封装胶108的说明。当观察 半导体封装10的顶面时，第一半导体芯片100a和封装基底102实际上可 能被封装胶108覆盖。
参照图1A，第二半导体芯片100b被封装胶110封装。凹陷CC由封装 胶110填充，如此，容纳在凹陷CC中的第二半导体100b被封装胶110包 裹着。在一些实施例中，封装胶110可以不沿封装基底102的第二侧S2的 平面部分延伸。在一些实施例中，封装基底102的第二侧S2在凹陷CC处 被封装胶110覆盖，而在其他地方不被封装胶110覆盖。此外，覆盖封装 基底102的第一侧S1和侧壁的封装胶108可以与填充在封装基底102的第 二侧S2的凹陷CC的封装胶110物理分离。在一些实施例中，封装胶110 的底面与封装基底102的第二侧S2的平面部分实质上共面。在凹陷CC的 深度大于第二半导体芯片100b的高度的一些实施例中，第二半导体芯片 100b可以完全埋在封装胶110中，并且第二半导体芯片100b的背面BS可 以被封装胶110的底部部分覆盖。或者，在那些凹陷CC的深度与第二半导 体芯片100b的高度实质上共面的实施例中，封装胶110的底面可以与第二 半导体芯片100b的背面BS实质上共面。与封装胶108类似，封装胶110 的制作技术可以是聚合物材料，例如环氧树脂、酚醛树脂或类似的聚合物 材料。
应当理解，尽管在图1D中封装胶110被描述为横向包围第二半导体芯 片100b，但封装胶110可以替代性地覆盖第二半导体芯片100b的背面BS， 如上所述。
参照图1A和图1D，在一些实施例中，半导体封装10还包括电连接器 112。电连接器112可以设置在封装基底102的第二侧S2，并与嵌入封装基 底102中的电路104电性连接。因此，第一和第二半导体芯片100a、100b 中的集成电路可以通过电路104引导(route)到电连接器112，并且电连接器 112可以作为半导体封装10的I/O功能。在一些实施例中，电连接器112 经设置在封装基底102的第二侧S2的平面部分。在一些实施例中，电连接 器112设置在凹陷CC周围，第二半导体芯片100b以及填充在凹陷CC中 的封装胶110被电连接器112横向包围。电连接器112可以是凸点、导电柱、 导电柱凸点或类似的东西，本公开不限于电连接器112的类型。
由于附着在封装基底102的相对侧S1、S2的第一和第二半导体芯片100a、100b被整合(integrated)在半导体封装10中，所以半导体封装10可以 被描述为双芯片封装。此外，与半导体芯片并排放置或堆叠在封装基底单 侧的双芯片封装相比，半导体封装10可以为第一和第二半导体芯片100a、 100b提供实质上一致的布线路径(routing paths)。因此，可以避免具有较长 布线路径的特定半导体芯片的信号延迟，并且还可以提高半导体封装10的 操作频率。
图2是半导体封装10的示意性截面图，例示本公开一些实施例，标明 从第一和第二半导体芯片100a、100b延伸到电连接器112之一的布线路径。
参照图2，作为范例，第一半导体芯片100a中的集成电路可以沿着布 线路径RP1引导到电连接器112之一(标记为电连接器112')，而第二半导体 芯片100b中的集成电路可以沿着布线路径RP2引导到该电连接器112'。当 信号从第一半导体芯片100a沿布线路径RP1传输到电连接器112'时，信号 最初通过第一半导体芯片100a的主动面AS处的一个电连接器CP下行到 封装基底102中的电路104，然后在电路104中横向移动，并被引导到电连 接器112'。另一方面，当信号从第二半导体芯片100b沿布线路径RP2传输 到电连接器112'时，信号最初通过第二半导体芯片100b的主动面AS处的 一个电连接器CP上升到封装基底102中的电路104，然后在电路104中横 向移动，并被引导到电连接器112'。由于第二半导体芯片100b可以与第一 半导体芯片100a重叠，因此布线路径RP1中的横向部分的长度可以等于或略长/短于布线路径RP2中的横向部分的长度。此外，由于第一半导体芯片 100a设置在封装基底102的第一侧S1，而第二半导体芯片100b设置在封 装基底102的第二侧S2的凹陷CC中，因此，布线路径RP1、RP2可以更 容易地调整为具有实质上相同高度的垂直部分。因此，可以将布线路径RP1、 RP2设计成具有实质上相同的距离，并且可以有效地减少第一和第二半导体芯片100a、100b的布线不一致。
图3是一流程图，例示本公开一实施例，半导体封装10的制备方法。 图4A至图4H是示意性截面图，说明在图3所示制备过程中各个阶段的中 间结构。
参照图3和图4A，执行步骤S11，并提供一初始封装基底400。初始 封装基底400将被塑形和切割(singulate)，以形成参照图1A描述的封装基 底102，并包括介电层106的叠层以及铺设在介电层106的叠层中的电路 104。靠近初始封装基底400的第二侧S2的介电层106的部分叠层106a可 以不含电路104，并将被移除以形成如参考图1A所述的凹陷CC。
参照图3和图4B，执行步骤S13，初始封装基底400被塑形以形成参 照图1A描述的凹陷CC。在塑形过程中，可将介电层106的部分叠层106a 移除。在一些实施例中，介电层106的部分叠层106a的移除包括镭射工艺。 此外，在一些实施例中，在移除介电层106的部分叠层106a期间，第二侧 S2朝上。此外，在一些实施例中，初始封装基底400在移除过程中由载体(未 示出)支撑。
参照图3和图4C，执行步骤S15，第二半导体芯片100b被附着到凹陷 CC的凹面RS。在一些实施例中，第二半导体芯片100b通过倒装芯片粘合 方式附着到凹面RS。在一些实施例中，附着的第二半导体芯片100b的主 动面AS朝向凹面RS，并且在主动面AS的电连接器CP被附着到凹面RS 处曝露的电路104的部分。在倒装芯片粘合工艺中，第二半导体芯片100b可以通过拾取和放置(pick-and-place，PNP)装置放置在凹面RS上，然后可 以进行热处理，以将第二半导体芯片100b黏合到凹面RS。在一些实施例 中，提供一底部填充物(未示出)以填充第二半导体芯片100b和凹面RS之间 的空间，并且第二半导体芯片100b的主动面AS处的电连接器CP可被底 部填充物横向包围。
参照图3和图4D，执行步骤S17，第二半导体芯片100b被封装胶402 所封装。如参考图1A所述，封装胶402将被减薄以形成封装胶110。目前， 封装胶402填满了凹陷CC的剩余空间，并可延伸到初始封装基底400的第 二侧S2的平面部分。
参照图3和图4E，执行步骤S19，封装胶402被减薄以形成参照图1A 描述的封装胶110。在减薄过程中，初始封装基底400的第二侧S2的平面 部分以上的封装胶402的一部分被移除。因此，初始封装基底400的第二 侧S2的平面部分目前曝露出来，而凹陷的CC仍然被填充。在一些实施例 中，用于减薄封装胶402的方法包括一平坦化工艺。例如，该平坦化工艺 包括抛光工艺、蚀刻工艺或其组合。
参照图3和图4F，执行步骤S21，第一半导体芯片100a被附着到初始 封装基底400的第一侧S1。在一些实施例中，在附着第一半导体芯片100a 之前，与第二半导体芯片100b附着的初始封装基底400可以在初始封装基 底400的第一侧S1处从可能的载体(未示出)释放，并且可以被翻转，因此 初始封装基底400的第一侧S1可以朝上。此外，翻转的初始封装基底400 的第二侧S2可由另一载体(未示出)支撑。在一些实施例中，第一半导体芯 片100a通过翻转的初始封装基底400的第一侧S1附着到初始封装基底400 的第一侧S1。在一些实施例中，附着的第一半导体芯片100a的主动面AS 朝向初始封装基底400的第一侧S1，并且在主动面AS的电连接器CP被附 着到初始封装基底400的第一侧S1处曝露的电路104的部分。在倒装芯片 粘合工艺中，第一半导体芯片100a可以通过PNP装置放置在初始封装基底400的第一侧S1上，然后可以执行热处理以将第一半导体芯片100a黏合到 初始封装基底400的第一侧S1上。在一些实施例中，提供一底部填充物(未 示出)以填充第一半导体芯片100a和初始封装基底400的第一侧S1之间的 空间，并且第一半导体芯片100a的主动面AS处的电连接器CP可被底部 填充物横向包围。
参照图3和图4G，执行步骤S23，初始封装基底400被切割以形成封 装基底102，如参照图1A、图1C和图1D所述。在一些实施例中，该切割 包括刀片锯切工艺、镭射切割工艺或类似的工艺。
参照图3和图4H，执行步骤S25，第一半导体芯片100a被封装胶108 所封装。如参考图1A所述，封装胶108可以横向包围第一半导体芯片100a 以及填充在第一半导体芯片100a和封装基底102之间的可选的底部填充物 (未示出)。在一些实施例中，第一半导体芯片100a被封装胶108包覆，并 且第一半导体芯片100a的背面BS被封装胶108的顶部部分覆盖。此外， 在一些实施例中，封装胶108可更沿封装基底102的侧壁延伸，因此封装 基底102也被封装胶108横向封装。
参照图3和图1A，执行步骤S27，电连接器112在封装基底102的第 二侧S2形成。在一些实施例中，在形成电连接器112之前，可以在封装基 底102的第二侧S2处从可能的载体(未示出)释放当前的封装结构，然后翻 转过来，使封装基底102的第二侧S2朝上。随后，电连接器112在封装基 底102的第二侧S2的平面部分内形成。
到此为止，半导体封装10已经形成。半导体封装10还可以通过电连 接器112与另一封装部件(component)结合。
图5是一示意性的截面图，例示本公开一些实施例的半导体封装20。 半导体封装20类似于参照图1A描述的半导体封装10。将只描述半导体封 装10、20之间的差异，相同或类似的部分将不再重复。此外，类似的数字 参考表示类似的部件(例如，图1A中所示的封装胶108和图5中所示的封 装胶108')。
参照图5，在一些实施例中，封装第一半导体芯片100a的封装胶108' 可以不覆盖封装基底102的侧壁。在一些实施例中，封装胶108'的侧壁可 以与封装基底102的侧壁实质上共面。
图6是一流程图，例示本公开一实施例的半导体封装20的制备方法。 图7A至图7B是示意性截面图，说明在图6所示制备过程中各个阶段的中 间结构。
参照图6，制备过程可从参照图3和图4A至图4F所述的步骤S11、S13、 S15 S17、S19和S21开始。到此为止，第一半导体芯片100a已经被附着到 初始封装基底400的第一侧S1。
可以不执行步骤S23以使初始封装基底400切割，而执行步骤S25以 用封装胶700封装第一半导体芯片100a，如图7A所示。封装胶700可以 提供在初始封装基底400的第一侧S1上，并且可以横向包围第一半导体芯 片100a以及填充在第一半导体芯片100a和封装基底102之间的可选底部填 充物(未显示)。在一些实施例中，第一半导体芯片100a被封装胶700包覆， 第一半导体芯片100a的背面BS被封装胶700的顶部部分覆盖。
参照图6和图7B，执行步骤S23，当前的包装结构被切割。由于封装 胶700已经在初始封装基底400上形成，封装胶700和初始封装基底400 可以同时被切割。封装胶700被切割以形成封装胶108'，而初始封装基底 400被切割以形成封装基底102。
随后，执行步骤S27，在封装基底102的第二侧S2的平面部分形成电 连接器112，以形成参照图5所述的半导体封装20。
图8A是一示意性截面图，例示本公开一些实施例的半导体封装30。 半导体封装30类似于参照图1A描述的半导体封装10。将只描述半导体封 装10、30之间的差异，相同或相似的部分将不再重复。
参照图8A，在一些实施例中，第一半导体芯片100a通过线接合(wire bonding)的方式接合到封装基底102的第一侧S1。在一些实施例中，第一 半导体芯片100a的背面BS朝向封装基底102的第一侧S1，而第一半导体 芯片100a的主动面AS朝向远离封装基底102的第一侧S1。此外，在第一 半导体芯片100a的主动面AS的电连接器CP可以通过接合线800被引导 到曝露在封装基底102的第一侧S1的电路104的部分。键合线800可以在 第一半导体芯片100a的附着后形成，并且其制作技术是导电材料，例如金 或金合金。
图8B是一示意性平面图，例示本公开一些实施例的半导体封装30中 的第一半导体芯片100a的主动面AS。
参照图8A和图8B，在电连接器CP形成在第一半导体芯片100a的主 动面AS的该中心区域内的一些实施例中，第一半导体芯片100a可还包括 主动面AS处的重分布线RL和重分布垫RP。重分布垫RP沿第一半导体芯 片100a的主动面AS的边缘布置(例如，如图8B所示的主动面AS的左和 右边缘)。重分布线RL分别在电连接器CP之一者和重分布垫RP的相应之一者之间延伸，以便在电连接器CP和重分布垫RP之间建立电连接。通过 设置重分布线RL和重分布垫RP，电连接器CP可以被引导到第一半导体 芯片100a的主动面AS的边缘。如图8A所示，接合线800可以从重重分 布垫RP延伸到封装基底102的第一侧S1处曝露的电路104的部分。
半导体封装30被描述为更具有沿封装基底102的侧壁延伸的封装胶 108。然而，在替代性的实施例中，封装胶108可以被参照图5描述的封装 胶108'所取代，如此，封装基底102的侧壁可以与封装胶108'的侧壁实质上 共面。
如上所述，附着在封装基底相对两侧的第一和第二半导体芯片被整合 在半导体封装中，该半导体封装可被描述为双芯片封装。此外，与半导体 芯片并排设置或堆叠在封装基底单侧的双芯片封装相比，根据本公开的实 施例的半导体封装可以为第一和第二半导体芯片提供实质上一致的布线路 径。因此，可以避免具有较长布线路径的特定半导体芯片的信号延迟，并 且还可以提高半导体封装的操作频率。
在本公开的一实施例提供一种半导体封装。该半导体封装包括：一封 装基底，具有一第一侧和远离该第一侧的一第二侧，其中该第二侧具有从 该第二侧的一平面部分凹入的一凹陷；一第一半导体芯片，附着到该封装 基底的该第一侧；一第二半导体芯片，附着到该凹陷的一凹面；一第一封 装胶，覆盖该封装基底的该第一侧并封装该第一半导体芯片；以及一第二 封装胶，填充该凹陷并封装该第二半导体芯片。
在本公开的另一实施例提供一种半导体封装。该半导体封装包括：一 封装基底，具有一第一侧和远离该第一侧的一第二侧，其中该第二侧具有 从该第二侧的一平面部分凹入的一凹陷；一第一半导体芯片，附着到该封 装基底的该第一侧，其中该第一半导体芯片的一主动面朝向该封装基底； 以及一第二半导体芯片，附着到该凹陷的一凹面并与该第一半导体芯片重 叠，其中该第二半导体芯片的一主动面朝向该封装基底该第二侧的该凹面。
在本公开的又一实施例提供一种半导体封装的制备方法。该制备方法 包括：提供具有一第一侧和与该第一侧相对的一第二侧的一封装基底；从 该第二侧移除该封装基底的一部分，以形成具有从该封装基底的该第二侧 的一平面部分凹入的一凹陷；将一第一半导体芯片附着在该封装基底的该 第一侧；将一第二半导体芯片附着在该凹陷的该凹面；用一第一封装胶封 装该第一半导体芯片；以及将一第二封装胶填充到该凹陷以封装该第二半 导体芯片。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替 代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方 法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本申请案的范围并不受限于说明书中所述的工艺、机械、制造、 物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公 开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同 功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、 物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质 组成物、手段、方法、或步骤包括于本申请案的权利要求范围内。

Claims (20)

1.一种半导体封装，包括：
一封装基底，具有一第一侧和远离该第一侧的一第二侧，其中该第二侧具有从该第二侧的一平面部分凹入的一凹陷；
一第一半导体芯片，附着到该封装基底的该第一侧；
一第二半导体芯片，附着到该凹陷的一凹面；
一第一封装胶，覆盖该封装基底的该第一侧并封装该第一半导体芯片；以及
一第二封装胶，填充该凹陷并封装该第二半导体芯片。
2.如权利要求1所述的半导体封装，其中该第一半导体芯片与该第二半导体芯片重叠。
3.如权利要求1所述的半导体封装，其中该凹陷的一深度大于该第二半导体芯片的一高度。
4.如权利要求3所述的半导体封装，其中该第二半导体芯片的一底面从该封装基底的该第二侧的该平面部分凹入，并由该第二封装胶的一底面部分覆盖。
5.如权利要求1所述的半导体封装，其中该凹陷的一深度实质上等于该第二半导体芯片的一高度。
6.如权利要求5所述的半导体封装，其中该第二半导体芯片的一底面与该第二封装胶的一底面以及该封装基底的该第二侧的该平面部分实质上共面。
7.如权利要求1所述的半导体封装，还包括：
一电连接器，设置在该封装基底该第二侧的该平面部分。
8.如权利要求7所述的半导体封装，其中该第二封装胶和该第二半导体芯片被该电连接器横向包围。
9.如权利要求1所述的半导体封装，其中该第一封装胶更沿该封装基底的一侧壁延伸。
10.如权利要求1所述的半导体封装，其中该第一封装胶的一侧壁与该封装基底的一侧壁实质上共面。
11.一种半导体封装，包括：
一封装基底，具有一第一侧和远离该第一侧的一第二侧，其中该第二侧具有从该第二侧的一平面部分凹入的一凹陷；
一第一半导体芯片，附着到该封装基底的该第一侧，其中该第一半导体芯片的一主动面朝向该封装基底；以及
一第二半导体芯片，附着到该凹陷的一凹面并与该第一半导体芯片重叠，其中该第二半导体芯片的一主动面朝向该封装基底的该第二侧的该凹面。
12.如权利要求11所述的半导体封装，其中该第一半导体芯片的该主动面的一电连接器连接到该封装基底的该第一侧。
13.如权利要求11所述的半导体封装，其中该第二半导体芯片的该主动面的一电连接器附着到该封装基底的该第二侧的该凹面。
14.一种半导体封装的制备方法，包括：
提供一封装基底，具有一第一侧和与该第一侧相对的一第二侧；
从该第二侧移除该封装基底的一部分，以形成一凹陷，该凹陷从该封装基底的该第二侧的一平面部分凹入；
将一第一半导体芯片附着到该封装基底的该第一侧；
将一第二半导体芯片附着到该凹陷的一凹面；
用一第一封装胶封装该第一半导体芯片；以及
将一第二封装胶填充到该凹陷处，以封装该第二半导体芯片。
15.如权利要求14所述的半导体封装的制备方法，其中该第一半导体芯片和该第二半导体芯片分别通过一倒装芯片粘合(flip-chip bonding)方式附着到该封装基底上。
16.如权利要求14所述的半导体封装的制备方法，还包括：
在形成该第一封装胶之前，对该封装基底进行切割(singulate)。
17.如权利要求14所述的半导体封装的制备方法，还包括：
在形成该第一封装胶后，对该第一封装胶和该封装基底进行切割。
18.如权利要求14所述的半导体封装的制备方法，其中该第二半导体芯片的附着和该第二封装胶的形成是在该第一半导体芯片的附着和该第一封装胶的形成之前进行。
19.如权利要求14所述的半导体封装的制备方法，还包括：
在该封装基底该第二侧的该平面部分形成一电连接器。
20.如权利要求14所述的半导体封装的制备方法，其中该第一半导体芯片被附着到该封装基底的该第一侧与该封装基底的该第二侧的该凹陷重叠的区域。
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