KR20050100461A - 멀티 칩 패키지 - Google Patents

Abstract

본 발명은 반도체 패키지 기술 중의 하나로 멀티 칩 패키지(Multi Chip Package)를 구현하는 CSP(Chip Scale Package) 기술로, 특히 적층될 칩 크기가 크게 차이나는 경우나 본딩 패드의 위치가 서로 다른 경우 등의 멀티 칩 패키지 기술을 포함한다. 본 발명에 따른 멀티 칩 패키지는, 제1 PCB층과 제2 PCB층을 포함하는 다층 PCB로서 제2 PCB층은 중심부에 슬롯을 가지고 있는 다층 PCB, 슬롯 안이나 하부에 놓이며 제1 PCB층에 와이어 본딩된 제1 칩, 슬롯 위에 놓이며 제2 PCB층에 와이어 본딩된 제2 칩, 제1 및 제2 칩을 감싸는 봉지재, 및 봉지재 반대편으로 제1 PCB층에 부착된 솔더 볼을 포함한다.

Description

멀티 칩 패키지{Multi chip package}

본 발명은 반도체 패키지에 관한 것으로, 특히 두 개 이상의 칩이 하나의 패키지 안에 내장된 멀티 칩 패키지(Multi Chip Package ; 이하, MCP)에 관한 것이다.

보다 좁은 면적에 보다 많은 수의 반도체 칩을 실장하기 위하여 칩 스케일 패키지(Chip Scale Package ; 이하, CSP)를 적용하려는 연구가 활발하다. CSP는 반도체 칩이 최종적으로 패키지 완료된 후 패키지의 면적과 반도체 칩의 면적비가 1.2 이하이므로 다른 종류의 패키지에 비하여 실장시 차지하는 면적이 작다. 그러나, 메모리 제품이 점점 더 고속 및 고밀도화되는 경향에 따라, 향후에는 새로운 구조의 CSP가 필요할 것으로 예상된다. 특히, 두 개 이상의 칩을 하나의 패키지 안에 내장하는 MCP에 대한 수요가 증가하고 있다.

MCP는 이종의 소자를 하나의 패키지로 구성하여 고성능 패키지를 구현할 수 있으므로, 새롭게 고성능, 고집적 소자를 설계하는 시간과 비용을 절감할 수 있는 등의 장점이 있다. 또한, 각각의 칩을 조립하는 것에 비해 조립 원재료를 절감할 수 있어 가격 측면에서도 유리하다.

그런데, 기존의 MCP 기술은 칩을 적층함에 있어 칩 크기 및 본딩 패드의 위치 관계에서 많은 제약을 받고 있다. 예를 들어, 활성면에 에지 패드(edge pad)를 갖는 이종 칩에서 다이 크기가 크게 차이나는 경우 롱 루프 와이어(long loop wire)를 구현해야 하든지 오버행(overhang) 구조를 채택해야 하기 때문에 패키지를 구현하는 데 한계가 있다. 그리고, 센터 패드(center pad)와 에지 패드를 갖는 이종 칩에 대해서도 MCP 구현이 불가능하며, 모두 센터 패드를 갖는 이종 칩에 대해서도 MCP가 불가능하다. 즉, 종래에는 비슷한 에지 패드를 가지면서 비슷한 칩 크기를 갖는 이종 칩과 에지 패드를 가지면서 칩 크기가 크게 차이나지 않는 경우에만 MCP가 가능하다. 또한, 와이어 본딩은 접합부의 영역을 확보할 필요가 있으므로 통상은 상층으로 갈수록 칩 크기를 작게 해야 한다는 제약이 있고, 상층의 칩이 큰 경우라도 그 크기에 있어 한계가 있다.

본 발명이 이루고자 하는 기술적 과제는 칩 크기 및 본딩 패드의 위치 관계에서 제약이 없는 MCP를 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 견지에 따른 MCP는, 제1 PCB층과 상기 제1 PCB층 상에 적층된 제2 PCB층을 포함하는 다층 PCB로서 상기 제2 PCB층은 중심부에 슬롯을 가지고 있는 다층 PCB, 상기 슬롯 안이나 하부에 놓이며 상기 제1 PCB층에 와이어 본딩된 제1 칩, 상기 슬롯 위에 놓이며 상기 제2 PCB층에 와이어 본딩된 제2 칩, 상기 제1 및 제2 칩을 감싸는 봉지재, 및 상기 봉지재 반대편으로 상기 제1 PCB층에 부착된 솔더 볼을 포함한다.

이 때, 상기 제1 칩은 상기 제2 칩보다 크기가 작은 것이 바람직하다. 상기 제1 PCB층은 상기 슬롯보다 작은 다른 슬롯을 가지고 있으며 상기 제1 칩은 상기 다른 슬롯 안에 놓일 수 있는데, 이 때 특히 상기 제1 칩의 비활성면은 상기 다른 슬롯 안에서 패키지 외부로 노출되어 있을 수 있다. 대신에, 상기 제1 칩은 상기 슬롯 안의 상기 제1 PCB층 위에 놓일 수도 있다.

상기 제1 칩과 제2 칩은 서로간에 상기 봉지재로 분리되어 있을 수 있으며, 센터 패드형, 에지 패드형 또는 이들의 조합일 수 있고, 서로 이종 또는 동종일 수 있다.

본 발명의 다른 견지에 따른 MCP는, 하프 에칭(half etching)에 의해 중심부에 단차진 슬롯을 가진 리드 프레임, 상기 슬롯 안에 놓이며 단차 부위에 와이어 본딩된 제1 칩, 상기 리드 프레임 위에 놓이며 상기 리드 프레임 상면에 와이어 본딩된 제2 칩, 및 상기 제1 및 제2 칩을 감싸는 봉지재를 포함한다.

여기서, 상기 제2 칩은 상기 리드 프레임 위에 비전도성 접착제(nonconductive adhesive)를 이용하여 접착되어 있을 수 있다. 상기 제1 칩은 상기 제2 칩보다 크기가 작을 수 있으며, 상기 제1 및 제2 칩은 센터 패드형, 에지 패드형 또는 이들의 조합일 수 있고, 서로 이종 또는 동종일 수 있다.

상기 슬롯은 상기 제2 칩 쪽으로 계단식 확장형일 수 있으며, 그럴 경우 상기 제1 칩의 비활성면은 상기 슬롯 안에서 패키지 외부로 노출되어 있을 수 있으며, 상기 제1 칩과 제2 칩은 서로간에 상기 봉지재로 분리되어 있을 수 있다.

상기 슬롯은 상기 제2 칩 쪽으로 계단식 축소형일 수 있으며, 그럴 경우 상기 제2 칩은 상기 리드 프레임 상면에 비전도성 접착제를 이용하여 접착되어 있고 상기 제1 칩은 상기 비전도성 접착제에 접착되어 있거나, 혹은 상기 단차 부위에 다른 비전도성 접착제를 이용하여 접착되어 있는 것일 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.

본 발명은 MCP를 구현하기 위한 CSP 기술로, 핵심은 다층 PCB를 이용하는 것과 하프 에칭(half etching) 리드 프레임을 이용하는 점이다.

(제1 실시예)

도 1은 본 발명의 제1 실시예에 따른 MCP를 도시한다. 도 1을 참조하면, 다층 PCB(10) 상에 제1 칩(20)과 제2 칩(30)이 수직 적층되어 있다.

상기 다층 PCB(10)는 제1 PCB층(2)과 그 위에 적층된 제2 PCB층(5)을 포함한다. 상기 제1 PCB층(2)과 제2 PCB층(5)은 중심부에 각각 슬롯(3, 6)을 가지고 있으며, 상기 제2 PCB층(5)에 형성된 슬롯(6)이 상기 제1 PCB층(2)에 형성된 슬롯(3)보다 더 크다. 상기 제1 칩(20)은 상기 제1 PCB층(2)에 형성된 슬롯(3) 안에 놓이며 상기 제1 PCB층(2)의 회로배선(4)과 와이어(22) 본딩되어 있다. 상기 제2 칩(30)은 상기 제2 PCB층(5)에 형성된 슬롯(6) 위에 놓여 다이 접착제(31) 등으로 고정될 수 있으며, 상기 제2 PCB층(5)의 회로배선(7)과 와이어(32) 본딩되어 있다. 상기 제1 및 제2 칩(20, 30)은 EMC(Epoxy Molding Compound)와 같은 봉지재(40)로 감싸져 보호되며, 상기 봉지재(40) 반대편으로 상기 제1 PCB층(2)에는 솔더 마스크(50)의 사이트를 통해 솔더 볼(60)이 부착되어 있다.

상기 제1 칩(20)의 비활성면은 패키지 외부로 노출되어 있다. 그리고, 상기 제1 칩(20)과 제2 칩(30)은 서로간에 상기 봉지재(40)로 분리되어 있다.

이러한 구조에서, 상기 제1 칩(20)은 활성면에 센터 패드(미도시)를 가지는 센터 패드형 또는 에지 패드를 가지는 에지 패드형 어느 것이라도 무방하다. 마찬가지로, 상기 제2 칩(30)도 센터패드형 또는 에지패드형일 수 있다. 또한, 상기 제1 칩(20)과 제2 칩(30)은 서로 동종 또는 이종 칩일 수 있다. 이러한 구조는 특히 상기 제1 칩(20)이 상기 제2 칩(30)보다 크기가 작을 때에 적합한 패키지이다. 이와 같이 본 발명에 따른 MCP는 칩 크기 및 본딩 패드의 위치 관계에서 제약을 받지 않는다.

이러한 구조의 패키지를 제조하는 방법은 다음과 같다. 적층할 제1 PCB층(2)에 슬롯(3)을 형성하고, 제2 PCB층(5)은 제1 PCB층(2)보다 크게 슬롯(6)을 형성하여 서로 적층하여 다층 PCB(10)를 제작한다. 이렇게 제조한 다층 PCB(10) 밑면에 캐리어 테이프(미도시)를 부착하고, 캐리어 테이프에 제1 칩(20)을 접착하고 와이어(22) 본딩한 다음, 제2 PCB층(5)에 제2 칩(30)을 접착하여 와이어(32) 본딩한다. 이어서, 봉지재(40)로 감싼 다음, 캐리어 테이프를 제거하고 솔더 볼(60) 부착 공정을 거쳐 개개의 패키지로 쏘잉(sawing), 싱귤레이션(singulation) 방법을 이용하여 단품 패키지를 완성한다.

(제2 실시예)

도 2는 본 발명의 제2 실시예에 따른 MCP를 도시한다. 제2 실시예는 제1 PCB층(2)에 슬롯이 형성되지 않는 점을 제외하고는 제1 실시예와 유사하다. 상기 제1 PCB층(2)에 슬롯이 없으므로 제1 칩(20)은 제2 PCB층(5)에 형성된 슬롯(6) 안에서 상기 제1 PCB층(2) 위에 놓이게 된다.

이러한 구조의 패키지를 제조하는 방법에서는, 다층 PCB(10') 제작시 제1 PCB층(2)에 슬롯을 형성하지 않고 제2 PCB층(5)에만 슬롯(6)을 형성하여 서로 적층한다. 제1 PCB층(2)에 제1 칩(20)을 접착하고 와이어(22) 본딩한 다음, 제2 PCB층(5) 상에 제2 칩(30)을 접착하여 와이어(32) 본딩한다. 그 이후는 제1 실시예에서와 동일한 공정을 거치게 된다.

(제3 실시예)

도 3은 본 발명의 제3 실시예에 따른 MCP를 도시한다. 도 3을 참조하면, 하프 에칭(half etching)에 의해 중심부에 단차진 슬롯(100)을 가진 리드 프레임(110), 상기 슬롯(100) 안에 놓이며 단차(102) 부위에 와이어(122) 본딩된 제1 칩(120), 상기 리드 프레임(110) 위에 놓이며 상기 리드 프레임(110) 상면에 와이어(132) 본딩된 제2 칩(130), 및 상기 제1 및 제2 칩(120, 130)을 감싸는 봉지재(140)를 포함한다.

여기서, 상기 제2 칩(130)은 상기 리드 프레임(110) 위에 비전도성 접착제(nonconductive adhesive)(112)를 이용하여 접착되어 있다. 상기 제1 칩(120)은 상기 제2 칩(130)보다 크기가 작으며, 상기 제1 칩(120)과 상기 제2 칩(130)은 센터 패드형, 에지 패드형 또는 이들의 조합일 수 있고, 서로 이종 또는 동종일 수 있다.

상기 슬롯(100)은 상기 제2 칩(130) 쪽으로 계단식 확장형이며, 상기 제1 칩(120)의 비활성면은 상기 슬롯(100) 안에서 패키지 외부로 노출되어 있다. 상기 제1 칩(120)과 제2 칩(130)은 서로간에 상기 봉지재(140)로 분리되어 있다.

이러한 구조의 패키지를 제조하는 방법은 다음과 같다. 하프 에칭을 이용하여 제작된 리드 프레임(110)에 캐리어 테이프(미도시)를 부착하고, 이렇게 제작된 리드 프레임(110)의 캐리어 테이프에 제1 칩(120)을 접착하고 와이어(122) 본딩한 다음, 리드 프레임(110) 위에 비전도성 접착제나 테이프(112)를 이용하여 제2 칩(130)을 접착하고 와이어(132) 본딩한다. 봉지재(140)를 이용해 몰딩한 다음, 캐리어 테이프를 제거하고 도금을 하여 개개의 패키지로 쏘잉, 싱귤레이션 방법을 이용하여 단품 패키지를 완성한다.

(제4 실시예)

도 4는 본 발명의 제4 실시예에 따른 MCP를 도시한다. 여기서는 상기 제3 실시예와의 차이점을 중심으로 설명한다.

도 4를 참조하면, 리드 프레임(110')에 형성되어 있는 슬롯(100)은 제2 칩(130) 쪽으로 계단식 축소형이며, 상기 제2 칩(130)은 상기 리드 프레임(110') 상면에 비전도성 접착제(112)를 이용하여 접착되어 있고 제1 칩(120)도 상기 비전도성 접착제(112)에 접착되어 있다. 제1 칩(120)은 단차(102) 부위에 와이어(122) 본딩되어 있다.

이러한 패키지를 제조하는 방법은 제3 실시예와 유사하며, 제3 실시예에서 캐리어 테이프를 사용하는 대신에 비전도성 접착제(112)를 이용하여 제1 칩(120)과 제2 칩(130)을 상하에서 접착하여 MCP를 구현하면 된다.

(제5 실시예)

도 5는 본 발명의 제5 실시예에 따른 MCP를 도시한다. 여기서는 상기 제4 실시예와의 차이점을 중심으로 설명한다.

도 5를 참조하면, 제2 칩(130)이 리드 프레임(110') 상면에 비전도성 접착제(112)에 의해 접착되어 있고, 제1 칩(120')은 리드 프레임(110')의 단차(102) 부위에 다른 비전도성 접착제(114)를 이용하여 접착되어 있다.

이러한 구조의 MCP는 제1 칩(120')이 제2 칩(130)에 비해 크기가 작은 경우뿐만 아니라 크기가 거의 동일한 경우에도 적용할 수 있다.

본 발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 수정 및 변형이 가능함은 명백하다.

본 발명에 따르면, 다이 크기가 크게 차이나는 이종 칩 또는 동종 칩간에 본딩 패드의 위치에 관계없이 다층 구현이 가능하다. 특히, 제1 칩이 적층될 때 제2 칩에 비해 작은 경우에 효과적으로 MCP 구현을 가능하게 하는 패키지 구조이다.

메모리 제품이 점점 더 고속 및 고밀도화되는 경향에 따라, 본 발명에 따른 CSP MCP 구조는 휴대폰과 같은 이동통신 분야 또는 실장 공간이 협소한 분야에 다양하게 활용할 수 있다.

도 1은 본 발명의 제1 실시예에 따른 멀티 칩 패키지를 도시한다.

도 2는 본 발명의 제2 실시예에 따른 멀티 칩 패키지를 도시한다.

도 3은 본 발명의 제3 실시예에 따른 멀티 칩 패키지를 도시한다.

도 4는 본 발명의 제4 실시예에 따른 멀티 칩 패키지를 도시한다.

도 5는 본 발명의 제5 실시예에 따른 멀티 칩 패키지를 도시한다.

*도면의 주요 부분에 대한 부호의 설명*

2...제1 PCB층 5...제2 PCB층

3, 6, 100, 100'...슬롯 10, 10'...다층 PCB

20, 120, 120'...제1 칩 30, 130...제2 칩

22, 32, 122, 132...와이어 40, 140...봉지재

60...솔더 볼 102...단차

110, 110'...리드 프레임 112, 114...비전도성 접착제

Claims (19)

1. 제1 PCB층과 상기 제1 PCB층 상에 적층된 제2 PCB층을 포함하는 다층 PCB로서, 상기 제2 PCB층은 중심부에 슬롯을 가지고 있는 다층 PCB;

   상기 슬롯 안이나 하부에 놓이며 상기 제1 PCB층에 와이어 본딩된 제1 칩;

   상기 슬롯 위에 놓이며 상기 제2 PCB층에 와이어 본딩된 제2 칩;

   상기 제1 및 제2 칩을 감싸는 봉지재; 및

   상기 봉지재 반대편으로 상기 제1 PCB층에 부착된 솔더 볼을 포함하는 멀티 칩 패키지.
2. 제1항에 있어서, 상기 제1 칩은 상기 제2 칩보다 크기가 작은 것을 특징으로 하는 멀티 칩 패키지.
3. 제1항에 있어서, 상기 제1 PCB층은 상기 슬롯보다 작은 다른 슬롯을 가지고 있으며 상기 제1 칩은 상기 다른 슬롯 안에 놓이는 것을 특징으로 하는 멀티 칩 패키지.
4. 제3항에 있어서, 상기 제1 칩의 비활성면은 상기 다른 슬롯 안에서 패키지 외부로 노출되어 있는 것을 특징으로 하는 멀티 칩 패키지.
5. 제1항에 있어서, 상기 제1 칩은 상기 슬롯 안의 상기 제1 PCB층 위에 놓이는 것을 특징으로 하는 멀티 칩 패키지.
6. 제1항에 있어서, 상기 제1 칩과 제2 칩은 서로간에 상기 봉지재로 분리되어 있는 것을 특징으로 하는 멀티 칩 패키지.
7. 제1항에 있어서, 상기 제1 칩과 제2 칩은 센터 패드형, 에지 패드형 또는 이들의 조합인 것을 특징으로 하는 멀티 칩 패키지.
8. 제1항에 있어서, 상기 제1 칩과 제2 칩은 서로 이종 또는 동종인 것을 특징으로 하는 멀티 칩 패키지.
9. 하프 에칭(half etching)에 의해 중심부에 단차진 슬롯을 가진 리드 프레임;

   상기 슬롯 안에 놓이며 단차 부위에 와이어 본딩된 제1 칩;

   상기 리드 프레임 위에 놓이며 상기 리드 프레임 상면에 와이어 본딩된 제2 칩; 및

   상기 제1 및 제2 칩을 감싸는 봉지재를 포함하는 멀티 칩 패키지.
10. 제9항에 있어서, 상기 제2 칩은 상기 리드 프레임 위에 비전도성 접착제를 이용하여 접착되어 있는 것을 특징으로 하는 멀티 칩 패키지.
11. 제9항에 있어서, 상기 슬롯은 상기 제2 칩 쪽으로 계단식 확장형인 것을 특징으로 하는 멀티 칩 패키지.
12. 제11항에 있어서, 상기 제1 칩의 비활성면은 상기 슬롯 안에서 패키지 외부로 노출되어 있는 것을 특징으로 하는 멀티 칩 패키지.
13. 제11항에 있어서, 상기 제1 칩과 제2 칩은 서로간에 상기 봉지재로 분리되어 있는 것을 특징으로 하는 멀티 칩 패키지.
14. 제9항에 있어서, 상기 슬롯은 상기 제2 칩 쪽으로 계단식 축소형인 것을 특징으로 하는 멀티 칩 패키지.
15. 제14항에 있어서, 상기 제2 칩은 상기 리드 프레임 상면에 비전도성 접착제를 이용하여 접착되어 있고 상기 제1 칩은 상기 비전도성 접착제에 접착되어 있는 것을 특징으로 하는 멀티 칩 패키지.
16. 제14항에 있어서, 상기 제2 칩은 상기 리드 프레임 상면에 비전도성 접착제를 이용하여 접착되어 있고 상기 제1 칩은 상기 단차 부위에 다른 비전도성 접착제를 이용하여 접착되어 있는 것을 특징으로 하는 멀티 칩 패키지.
17. 제9항에 있어서, 상기 제1 칩은 상기 제2 칩보다 크기가 작은 것을 특징으로 하는 멀티 칩 패키지.
18. 제9항에 있어서, 상기 제1 칩과 제2 칩은 센터 패드형, 에지 패드형 또는 이들의 조합인 것을 특징으로 하는 멀티 칩 패키지.
19. 제9항에 있어서, 상기 제1 칩과 제2 칩은 서로 이종 또는 동종인 것을 특징으로 하는 멀티 칩 패키지.