CN117542831A - 半导体结构及其制作方法 - Google Patents

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CN117542831A CN202210890739.9A CN202210890739A CN117542831A CN 117542831 A CN117542831 A CN 117542831A CN 202210890739 A CN202210890739 A CN 202210890739A CN 117542831 A CN117542831 A CN 117542831A
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Abstract

本公开实施例公开了一种半导体结构及其制作方法，半导体结构包括：基板；第一堆叠结构，包括第一芯片和位于第一芯片上的第二芯片，第一芯片的非有源面与基板接合；第二堆叠结构，位于第一堆叠结构上，包括第三芯片和位于第三芯片上的第四芯片，第四芯片的非有源面与基板接合；第一电连接结构，第一电连接结构包括位于第一堆叠结构内的第一通路和位于第一芯片的非有源面上的第一连接垫，第一堆叠结构通过第一通路和第一连接垫与基板电接合；第二电连接结构，第二电连接结构包括位于第二堆叠结构内的第二通路、位于第四芯片的非有源面上的第二连接垫以及位于第二堆叠结构外的引线，第二堆叠结构通过第二通路、第二连接垫以及引线与基板电接合。

Description

半导体结构及其制作方法
技术领域
本公开实施例涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。
背景技术
随着人们对电子产品的要求向小型化、多功能化发展，封装技术也向着高密度、高集成化的方向发展。例如，将至少两个芯片(Chip)沿垂直于水平面的方向进行堆叠封装。
然而，堆叠封装中上、下芯片之间的引线(wire)连接长度不一样，将会导致上、下芯片的信号不一致。
发明内容
根据本公开实施例的第一方面，提供一种半导体结构，包括：
基板；
第一堆叠结构，所述第一堆叠结构包括第一芯片和位于所述第一芯片上的第二芯片，所述第一芯片的非有源面与所述基板接合；
第二堆叠结构，所述第二堆叠结构位于所述第一堆叠结构上，所述第二堆叠结构包括第三芯片和位于所述第三芯片上的第四芯片，所述第四芯片的非有源面与所述基板接合；
第一电连接结构，所述第一电连接结构包括位于所述第一堆叠结构内的第一通路和位于所述第一芯片的非有源面上的第一连接垫，所述第一堆叠结构通过所述第一通路和所述第一连接垫与所述基板电接合；
第二电连接结构，所述第二电连接结构包括位于所述第二堆叠结构内的第二通路、位于所述第四芯片的非有源面上的第二连接垫以及位于第二堆叠结构外的引线，所述第二堆叠结构通过所述第二通路、所述第二连接垫以及所述引线与所述基板电接合。
在一些实施例中，所述第一堆叠结构还包括：
第一电介质层，位于所述第一芯片和所述第二芯片之间；
第二电介质层，位于所述第一电介质层和所述第二芯片之间；
第一导电块，位于所述第一电介质层中，且与所述第一芯片电接合；
第二导电块，位于所述第二电介质层中，且与所述第二芯片电接合，所述第二导电块与所述第一导电块接触；
所述第一通路贯穿所述第一芯片，且与所述第一导电块电接合。
在一些实施例中，所述第二堆叠结构还包括：
第三电介质层，位于所述第三芯片和所述第四芯片之间；
第四电介质层，位于所述第三电介质层和所述第四芯片之间；
第三导电块，位于所述第三电介质层中，且与所述第三芯片电接合；
第四导电块，位于所述第四电介质层中，且与所述第四芯片电接合，所述第四导电块与所述第三导电块接触；
所述第二通路贯穿所述第四芯片，且与所述第四导电块电接合。
在一些实施例中，所述第二连接垫的尺寸大于或等于所述第一连接垫的尺寸。
在一些实施例中，所述半导体结构还包括：
虚设连接垫，位于所述第一芯片的非有源面上，且位于所述第一连接垫的两侧，所述虚设连接垫与所述第一堆叠结构电绝缘。
在一些实施例中，所述半导体结构还包括：
粘接层，位于所述第一堆叠结构和所述第二堆叠结构之间，且与所述第一堆叠结构和所述第二堆叠结构分别电绝缘。
在一些实施例中，所述第一芯片和所述第二芯片构成第一存储区块；
所述第三芯片和所述第四芯片构成第二存储区块。
根据本公开实施例的第二方面，提供一种半导体结构的制作方法，包括：
提供基板；
形成第一堆叠结构，所述第一堆叠结构包括接合的第一芯片和第二芯片；
形成第一电连接结构，所述第一电连接结构包括位于所述第一堆叠结构内的第一通路和位于所述第一芯片的非有源面上的第一连接垫；
接合所述第一堆叠结构和所述基板，所述第一芯片位于所述基板和所述第二芯片之间，所述第一堆叠结构通过所述第一通路和所述第一连接垫与所述基板电接合；
在所述第一堆叠结构上形成第二堆叠结构，所述第二堆叠结构包括接合的第三芯片和第四芯片，所述第三芯片位于所述第一堆叠结构和所述第四芯片之间；
形成第二电连接结构，所述第二电连接结构包括位于所述第二堆叠结构内的第二通路、位于所述第四芯片的非有源面上的第二连接垫以及位于第二堆叠结构外的引线，所述第二堆叠结构通过所述第二通路、所述第二连接垫以及所述引线与所述基板电接合。
在一些实施例中，所述形成第一堆叠结构，包括：
提供第一晶圆，所述第一晶圆包括多个所述第一芯片，所述第一晶圆的有源面上具有第一电介质层和位于所述第一电介质层中的第一导电块；
提供第二晶圆，所述第二晶圆包括多个所述第二芯片，所述第二晶圆的有源面上具有第二电介质层和位于所述第二电介质层中的第二导电块；
将所述第一晶圆的有源面和所述第二晶圆的有源面通过所述第一导电块和所述第二导电块进行键合；
执行切割工艺，以形成同时具有所述第一芯片和所述第二芯片的所述第一堆叠结构。
在一些实施例中，所述形成第一电连接结构，包括：
在键合所述第一晶圆和所述第二晶圆后，在执行所述切割工艺前，在所述第一晶圆的非有源面上进行蚀刻工艺，以在所述第一晶圆的有源面和所述非有源面之间形成第一通孔，在所述第一通孔中填充导电材料形成所述第一通路，所述第一通路在所述第一晶圆的非有源面上具有暴露的表面；
在所述第一通路暴露的表面上形成所述第一连接垫，所述第一连接垫与所述第一通路电接合。
在一些实施例中，所述接合所述第一堆叠结构和所述基板，包括：
将所述第一连接垫和所述基板接合。
在一些实施例中，所述制作方法还包括：
在形成所述第一通路之后，在所述第一晶圆的非有源面上形成虚设连接垫，所述虚设连接垫位于所述第一连接垫的两侧，且与所述第一芯片电绝缘；
在接合所述第一连接垫和所述基板时，接合所述虚设连接垫和所述基板。
在一些实施例中，所述在所述第一堆叠结构上形成第二堆叠结构，包括：
提供第三晶圆，所述第三晶圆包括多个所述第三芯片，所述第三晶圆的有源面上具有第三电介质层和位于所述第三电介质层中的第三导电块；
提供第四晶圆，所述第四晶圆包括多个所述第四芯片，所述第四晶圆的有源面上具有第四电介质层和位于所述第四电介质层中的第四导电块；
将所述第三晶圆的有源面和所述第四晶圆的有源面通过所述第三导电块和所述第四导电块进行键合；
执行切割工艺，以形成同时具有所述第三芯片和所述第四芯片的所述第二堆叠结构。
在一些实施例中，所述形成第二电连接结构，包括：
在键合所述第三晶圆和所述第四晶圆后，在执行所述切割工艺前，在所述第四晶圆的非有源面上进行蚀刻工艺，以在所述第四晶圆的有源面和所述非有源面之间形成第二通孔，在所述第二通孔中填充导电材料形成所述第二通路，所述第二通路在所述第四晶圆的非有源面上具有暴露的表面；
在所述第一通路暴露的表面形成所述第二连接垫，所述第二连接垫与所述第二通路电接合；
在所述第一堆叠结构上形成所述第二堆叠结构后，形成所述引线，所述引线分别与所述第二连接垫和所述基板电接合。
在一些实施例中，所述在所述第一堆叠结构上形成第二堆叠结构，包括：
在所述第一堆叠结构上形成粘接层；
在所述粘接层上形成所述第二堆叠结构，所述粘接层与所述第一堆叠结构和所述第二堆叠结构分别电绝缘。
本公开实施例中，通过设置第一堆叠结构，第一堆叠结构中接合的第一芯片和第二芯片可构成同一存储区块，由于第一堆叠结构通过第一电连接结构(包括第一通路和第一连接垫)与基板电接合，可保证第一芯片和第二芯片的电连接结构长度一样，进而保证第一芯片和第二芯片的信号一致；通过设置第二堆叠结构，第二堆叠结构中接合的第三芯片和第四芯片可构成同一存储区块，由于第二堆叠结构通过第二电连接结构(包括第二通路、第二连接垫和引线)与基板电接合，可保证第三芯片和第四芯片的电连接结构长度一样，进而保证第三芯片和第四芯片的信号一致。
并且，本公开实施例中，第一电连接结构和第二电连接结构均无需在芯片内部设计绕线或者基板layout时进行绕线，对芯片空间或者基板空间的占用减小，有利于提高半导体结构的集成度。
附图说明
图1a和图1b是根据一示例性实施例示出的一种半导体结构的示意图；
图2是根据本公开实施例示出的一种半导体结构的示意图；
图3是根据本公开实施例示出的一种半导体结构的制作方法的流程图；
图4至图6是根据本公开实施例示出的一种半导体结构的制作过程示意图。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
在本公开实施例中，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。
需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
图1a和图1b是根据一示例性实施例示出的一种半导体结构100的示意图，半导体结构100包括堆叠的多个芯片，例如，第一芯片101、第二芯片102、第三芯片103和第四芯片104以如图1a或图1b所示的方式堆叠。半导体结构100中的两个芯片可构成一个存储区块(Rank)，例如，第一芯片101和第二芯片102构成第一存储区块，第三芯片103和第四芯片104构成第二存储区块。
同一存储区块中由于不同芯片的堆叠高度不一样，导致同一存储区块中不同芯片的引线长度不一样，例如，第一存储区块中第一芯片101的第一引线111长度与第二芯片102的第二引线112长度不一样，第二存储区块中第三芯片103的第三引线113长度与第四芯片104的第四引线114长度不一样，会产生同一存储区块中不同芯片的信号不一致的问题。
一种解决方式是通过芯片内部设计绕线或者基板layout时进行绕线，以使同一存储区块中不同芯片的引线匹配等长。然而，这种方式会占用很多芯片空间或者基板空间，不利于提高封装器件的集成度。
有鉴于此，本公开实施例提供一种半导体结构及其制作方法。
图2是根据本公开实施例示出的一种半导体结构200的示意图。参照图2所示，半导体结构200包括：
基板203；
第一堆叠结构201，第一堆叠结构201包括第一芯片211和位于第一芯片211上的第二芯片212，第一芯片211的非有源面与基板203接合；
第二堆叠结构202，第二堆叠结构202位于第一堆叠结构201上，第二堆叠结构202包括第三芯片213和位于第三芯片213上的第四芯片214，第四芯片214的非有源面与基板203接合；
第一电连接结构220，第一电连接结构220包括位于第一堆叠结构201内的第一通路221和位于第一芯片211的非有源面上的第一连接垫222，第一堆叠结构201通过第一通路221和第一连接垫222与基板203电接合；
第二电连接结构230，第二电连接结构230包括位于第二堆叠结构202内的第二通路231、位于第四芯片214的非有源面上的第二连接垫232以及位于第二堆叠结构202外的引线233，第二堆叠结构202通过第二通路231、第二连接垫232以及引线233与基板203电接合。
参照图2所示，基板203包括相对的第一侧和第二侧，第一堆叠结构201、第二堆叠结构202、第一电连接结构220和第二电连接结构230位于基板的第一侧，多个焊球270位于基板的第二侧。基板203包括用于承载芯片的封装基板。例如，印刷电路板或低温共烧陶瓷基板等。
第一堆叠结构201包括接合的第一芯片211和第二芯片212，例如，第一芯片211的有源面与第二芯片212的有源面接合，第一芯片211和第二芯片212构成第一存储区块，通过将第一芯片211的有源面与第二芯片212的有源面接合，第一芯片211和第二芯片212之间的传输路径缩短，有利于提高传输速度。
第二堆叠结构202包括接合的第三芯片213和第四芯片214，例如，第三芯片213的有源面与第四芯片214的有源面接合，第三芯片213和第四芯片214构成第二存储区块，通过将第三芯片213的有源面与第四芯片214的有源面接合，第三芯片213和第四芯片214之间的传输路径缩短，有利于提高传输速度。
第一芯片211、第二芯片212、第三芯片213、第四芯片214包括存储芯片，例如，动态随机存取存储器(DRAM)。第一芯片211、第二芯片212、第三芯片213、第四芯片214还可以是本领域已知的其它存储芯片。
第一通路221位于第一芯片211的有源面和第一芯片211的非有源面之间，可以是硅通孔(Through Silicon Via，TSV)结构，第一连接垫222位于第一通路221和基板203之间，可以是导电的凸块(bump)，例如，第一连接垫222为钛-铜-锡的复合结构。
第二通路231位于第四芯片214的有源面和第四芯片214的非有源面之间，可以是硅通孔结构，第二连接垫232位于第二通路231上，可以是导电的焊盘(pad)，例如，第二连接垫232可以是铜焊盘或铝焊盘等。引线233可以是铜线、铝线或金线等。
第一电连接结构220可作为第一存储区块的第一信号通路，第二电连接结构230可作为第二存储区块的第二信号通路，第一信号通路和第二信号通路可以是电源信号通路和/或通信信号通路。需要说明的是，第一电连接结构220的数量和第二电连接结构230的数量不限于图2中所示的两个，还可以是三个、四个、甚至更多个。
本公开实施例中，通过设置第一堆叠结构，第一堆叠结构中接合的第一芯片和第二芯片可构成同一存储区块，由于第一堆叠结构通过第一电连接结构(包括第一通路和第一连接垫)与基板电接合，可保证第一芯片和第二芯片的电连接结构长度一样，进而保证第一芯片和第二芯片的信号一致；通过设置第二堆叠结构，第二堆叠结构中接合的第三芯片和第四芯片可构成同一存储区块，由于第二堆叠结构通过第二电连接结构(包括第二通路、第二连接垫和引线)与基板电接合，可保证第三芯片和第四芯片的电连接结构长度一样，进而保证第三芯片和第四芯片的信号一致。
并且，本公开实施例中，第一电连接结构和第二电连接结构均无需在芯片内部设计绕线或者基板layout时进行绕线，对芯片空间或者基板空间的占用减小，有利于提高半导体结构的集成度。
在一些实施例中，参照图2所示，第一堆叠结构201还包括：
第一电介质层241，位于第一芯片211和第二芯片212之间；
第二电介质层242，位于第一电介质层241和第二芯片212之间；
第一导电块251，位于第一电介质层241中，且与第一芯片211电接合；
第二导电块252，位于第二电介质层242中，且与第二芯片212电接合，第二导电块252与第一导电块251接触；
第一通路221贯穿第一芯片211，且与第一导电块251电接合。
第一电介质层241覆盖第一芯片211的有源面，第二电介质层242覆盖第二芯片212的有源面，第一电介质层241和第二电介质层242的材料包括电介质材料，例如，硅氧化物、硅氮化物或者硅氮氧化物等，第一电介质层241和第二电介质层242的材料可以相同或者不同。
第一导电块251可与第一芯片211中的金属布线电接合，第二导电块252可与第二芯片212中的金属布线电接合，第一导电块251和第二导电块252的材料包括导电材料，例如，铜、铝、铂、金、钨或镍等，第一导电块251和第二导电块252的材料可以相同或者不同。
本公开实施例中，通过在第一芯片和第二芯片之间设置第一电介质层以及在第一电介质层中设置第一导电块，在第一电介质层和第二芯片之间设置第二电介质层以及在第二电介质层中设置第二导电块，第一芯片和第二芯片之间可通过混合键合(hybrid bond)的方式实现堆叠，不仅有利于缩短第一芯片与第二芯片之间的传输路径、提高传输速度，还有利于提高半导体结构的集成度。
并且，本公开实施例中的第一芯片和第二芯片无需再通过引线的方式引出，有利于减少基板空间内的引线数量，节约封装成本。
在一些实施例中，参照图2所示，第二堆叠结构202还包括：
第三电介质层243，位于第三芯片213和第四芯片214之间；
第四电介质层244，位于第三电介质层243和第四芯片214之间；
第三导电块253，位于第三电介质层243中，且与第三芯片213电接合；
第四导电块254，位于第四电介质层244中，且与第四芯片214电接合，第四导电块254与第三导电块253接触；
第二通路231贯穿第四芯片214，且与第四导电块254电接合。
第三电介质层243覆盖第三芯片213的有源面，第四电介质层244覆盖第四芯片214的有源面，第三电介质层243和第四电介质层244的材料包括电介质材料，例如，硅氧化物、硅氮化物或者硅氮氧化物等，第三电介质层243和第四电介质层244的材料可以相同或者不同。
第三导电块253可与第三芯片213中的金属布线电接合，第四导电块254可与第四芯片214中的金属布线电接合，第三导电块253和第四导电块254的材料包括导电材料，例如，铜、铝、铂、金、钨或镍等，第三导电块253和第四导电块254的材料可以相同或者不同。
本公开实施例中，通过在第三芯片和第四芯片之间设置第三电介质层以及在第三电介质层中设置第三导电块，在第三电介质层和第四芯片之间设置第四电介质层以及在第四电介质层中设置第四导电块，第三芯片和第四芯片之间可通过混合键合(hybrid bond)的方式实现堆叠，不仅有利于缩短第三芯片与第四芯片之间的传输路径、提高传输速度，还有利于提高半导体结构的集成度。
在一些实施例中，参照图2所示，第二连接垫232的尺寸大于或等于第一连接垫222的尺寸。
在实际应用中，通常是在芯片的边缘位置形成引线，当第二通路位于芯片的中部时，第二连接垫的尺寸通常大于第一连接垫的尺寸，以将第二堆叠结构中的第二通路引到靠近芯片的边缘位置，便于后续形成引线；当第二通路位于芯片的边缘时，第二连接垫的尺寸可与第一连接垫的尺寸相同。
需要说明的是，第二通路的位置与第一通路的位置可以相同或者不同，第二通路的位置取决于第四芯片中控制电路的位置，第一通路的位置取决于第一芯片中控制电路的位置，当第四芯片中控制电路的位置与第一芯片中控制电路的位置相同时，第二通路的位置与第一通路的位置可以相同；当第四芯片中控制电路的位置与第一芯片中控制电路的位置不同时，第二通路的位置与第一通路的位置可以不同。
本公开实施例中，通过设置第二连接垫的尺寸大于或等于第一连接垫的尺寸，可根据第四芯片中第二通路的位置合理地设计第二连接垫的尺寸，有利于增加设计的灵活性，同时还可以增加第二信号通路的散热面积，提高第二堆叠结构的散热性能。
在一些实施例中，半导体结构200还包括：虚设连接垫223，位于第一芯片211的非有源面上，且位于第一连接垫222的两侧，虚设连接垫223与第一堆叠结构201电绝缘。虚设连接垫223位于第一芯片211和基板203之间，可以是导电的凸块，虚设连接垫223的材料可与第一连接垫222的材料相同或者不同，在一具体示例中，虚设连接垫223为钛-铜-锡的复合结构。参照图2所示，在虚设连接垫223的位置处，未设置有第一通路221，即虚设连接垫与第一芯片211电绝缘。
本公开实施例中，通过在第一芯片的非有源面上设置虚设连接垫，在将第一堆叠结构与基板进行接合时，虚设连接垫可增加第一堆叠结构与基板之间的接合强度，有利于提高半导体结构的稳定性。
在一些实施例中，半导体结构200还包括：粘接层260，位于第一堆叠结构201和第二堆叠结构202之间，且与第一堆叠结构201和第二堆叠结构202分别电绝缘。粘接层260用于将第一堆叠结构201与第二堆叠结构202接合，例如，将第二芯片212的非有源面与第三芯片213的非有源面接合，粘接层260包括芯片粘接薄膜(Die Attach Film，DAF)或非导电胶膜(Non-Conductive Adhesive Film，NCF)等。
本公开实施例中，通过将第一芯片与第二芯片接合形成第一堆叠结构，第三芯片与第四芯片接合形成第二堆叠结构，第一堆叠结构和第二堆叠结构之间通过粘接层接合，相较于第一芯片、第二芯片、第三芯片以及第四芯片之间均通过粘接层接合，可减少粘接层的使用，节约半导体结构的封装成本。
在一些实施例中，半导体结构200还包括：保护层280，保护层280位于基板203上，保护层280覆盖位于基板第一侧的第一电连接结构220、第二电连接结构230、第一堆叠结构201和第二堆叠结构202。保护层280的的材料包括环氧塑封料，例如，环氧树脂等。
在一些实施例中，半导体结构200包括：双倍数据速率存储器，例如，低功耗双倍数据速率存储器(Low Power Double Data Rate，LPDDR)。
图3是根据本公开实施例示出的一种半导体结构的制作方法的流程图。参照图3所示，该制作方法至少包括以下步骤：
S110：提供基板；
S120：形成第一堆叠结构，第一堆叠结构包括接合的第一芯片和第二芯片；
S130：形成第一电连接结构，第一电连接结构包括位于第一堆叠结构内的第一通路和位于第一芯片的非有源面上的第一连接垫；
S140：接合第一堆叠结构和基板，第一芯片位于基板和第二芯片之间，第一堆叠结构通过第一通路和第一连接垫与基板电接合；
S150：在第一堆叠结构上形成第二堆叠结构，第二堆叠结构包括接合的第三芯片和第四芯片，第三芯片位于第一堆叠结构和第四芯片之间；
S160：形成第二电连接结构，第二电连接结构包括位于第二堆叠结构内的第二通路、位于第四芯片的非有源面上的第二连接垫以及位于第二堆叠结构外的引线，第二堆叠结构通过第二通路、第二连接垫以及引线与基板电接合。
本公开实施例中，通过形成第一堆叠结构和第一电连接结构，第一堆叠结构可通过包括第一通路和第一连接垫的第一电连接结构与基板电接合，可保证第一芯片和第二芯片的电连接结构长度一样，进而保证第一芯片和第二芯片的信号一致；通过在第一堆叠结构上形成第二堆叠结构和第二电连接结构，第二堆叠结构可通过包括第二通路、第二连接垫和引线的第二电连接结构与基板电接合，可保证第三芯片和第四芯片的电连接结构长度一样，进而保证第三芯片和第四芯片的信号一致。
并且，本公开实施例中，第一电连接结构和第二电连接结构均无需在芯片内部设计绕线或者基板layout时进行绕线，对芯片空间或者基板空间的占用减小，有利于提高半导体结构的集成度。
图4至图6是根据本公开实施例示出的一种半导体结构的制作过程示意图，下面将结合图4至图6对本公开实施例提供的半导体结构的制作方法再作进一步详细地说明。
参照图4(a)所示，上述步骤S120包括：提供第一晶圆211’，第一晶圆211’包括多个第一芯片，第一晶圆211’的有源面上具有第一电介质层241和位于第一电介质层241中的第一导电块251；提供第二晶圆212’，第二晶圆212’包括多个第二芯片，第二晶圆212’的有源面上具有第二电介质层242和位于第二电介质层242中的第二导电块252；将第一晶圆211’的有源面和第二晶圆212’的有源面通过第一导电块251和第二导电块252进行键合；执行切割工艺，以形成同时具有第一芯片和第二芯片的第一堆叠结构。
在本示例中，第一晶圆211’和第二晶圆212’之间可通过混合键合的方式进行键合，例如，熔融键合、扩散键合或者共晶键合等。在其它示例中，第一晶圆211’和第二晶圆212’之间还可通过本领域已知的其他键合方式进行键合。
在第一晶圆211’和第二晶圆212’键合后，通过执行切割工艺，可将键合的第一晶圆211’和第二晶圆212’切割为多个第一堆叠结构201，每个第一堆叠结构201包括接合的第一芯片211和第二芯片212，如图6所示。切割工艺包括砂轮切割或激光切割等。
本公开实施例中，通过将第一晶圆和第二晶圆键合后再执行切割工艺，可同时形成多个第一堆叠结构，如此，可提高多个芯片的封装效率。
参照图5(a)所示，上述步骤S130包括：在键合第一晶圆211’和第二晶圆212’后，在执行切割工艺前，在第一晶圆211’的非有源面上进行蚀刻工艺，以在第一晶圆211’的有源面和非有源面之间形成第一通孔，在第一通孔中填充导电材料形成第一通路221，第一通路221在第一晶圆211’的非有源面上具有暴露的表面；
在第一通路211暴露的表面上形成第一连接垫222，第一连接垫222与第一通路221电接合。
在一具体示例中，可从第一晶圆211’的非有源面向下刻蚀，形成显露第一凸块251的第一通孔，刻蚀工艺包括但不限于干法刻蚀、湿法刻蚀或其组合。向第一通孔中沉积导电材料，形成与第一凸块251电接合的第一通路221，沉积工艺包括但不限于化学气相沉积工艺、等离子体增强化学气相沉积工艺、原子层沉积工艺或其组合。在形成第一通路221后，可通过电镀工艺形成第一连接垫222。
上述步骤S140包括：将第一连接垫222和基板203接合。例如，在对图5
(a)所示的结构切割形成第一堆叠结构后，可将第一堆叠结构201倒置于基板203上，如图6所示，通过回流焊接工艺，将第一连接垫222和基板203接合。
参照图5(a)所示，上述制作方法还包括：在形成第一通路221之后，在第一晶圆211’的非有源面上形成虚设连接垫223，虚设连接垫223位于第一连接垫222的两侧，且与第一芯片电绝缘；在接合第一连接垫222和基板时，接合虚设连接垫223和基板。例如，可在形成第一连接垫222时，形成虚设连接垫223；倒置第一堆叠结构201后，如图6所示，同时对第一连接垫222和虚设连接垫223进行回流焊接工艺，以将第一堆叠结构201接合在基板203上。
参照图4(b)所示，上述步骤S150包括：提供第三晶圆213’，第三晶圆213’包括多个第三芯片，第三晶圆213’的有源面上具有第三电介质层243和位于第三电介质层243中的第三导电块253；提供第四晶圆214’，第四晶圆214’包括多个第四芯片，第四晶圆214’的有源面上具有第四电介质层244和位于第四电介质层244中的第四导电块254；将第三晶圆213’的有源面和第四晶圆214’的有源面通过第三导电块253和第四导电块254进行键合；执行切割工艺，以形成同时具有第三芯片和第四芯片的第二堆叠结构。
在本示例中，第三晶圆213’和第四晶圆214’之间可通过混合键合的方式进行键合，例如，熔融键合、扩散键合或者共晶键合等。在其它示例中，第三晶圆213’和第四晶圆214’之间还可通过本领域已知的其他键合方式进行键合。
在第三晶圆213’和第四晶圆214’键合后，通过执行切割工艺，可将键合的第三晶圆213’和第四晶圆214’切割为多个第二堆叠结构202，每个第二堆叠结构202包括接合的第三芯片213和第四芯片214，如图6所示。
本公开实施例中，通过将第三晶圆和第四晶圆键合后再执行切割工艺，可同时形成多个第二堆叠结构，如此，可提高多个芯片的封装效率。
参照图5(b)所示，上述步骤S160包括：在键合第三晶圆213’和第四晶圆214’后，在执行切割工艺前，在第四晶圆214’的非有源面上进行蚀刻工艺，以在第四晶圆214’的有源面和非有源面之间形成第二通孔，在第二通孔中填充导电材料形成第二通路231，第二通路231在第四晶圆214’的非有源面上具有暴露的表面；在第一通路231暴露的表面形成第二连接垫232，第二连接垫232与第二通路231电接合。参照图6所示，在第一堆叠结构201上形成第二堆叠结构202后，形成引线233，引线233分别与第二连接垫232和基板203电接合。
在一具体示例中，可从第四晶圆214’的非有源面向下刻蚀，形成显露第四凸块254的第二通孔，刻蚀工艺包括但不限于干法刻蚀、湿法刻蚀或其组合。向第二通孔中沉积导电材料，形成与第四凸块254电接合的第二通路231，沉积工艺包括但不限于化学气相沉积工艺、等离子体增强化学气相沉积工艺、原子层沉积工艺或其组合。在形成第二通路231后，可通过电镀工艺形成第二连接垫232。
参照图6所示，上述步骤S150包括：在第一堆叠结构201上形成粘接层260；在粘接层260上形成第二堆叠结构202，粘接层260与第一堆叠结构201和第二堆叠结构202分别电绝缘。例如，在将第一堆叠结构201与基板203接合后，可在第二芯片212的非有源面上涂覆粘接层260，在对图5(b)所示的结构切割形成第二堆叠结构202后，可将第二堆叠结构202粘接在粘接层260上，如图6所示，然后形成与第二连接垫232和基板203分别电接合的引线233。
在一些实施例中，参照图6所示，上述制作方法还包括：在形成引线233后，形成覆盖第一堆叠结构201、第二堆叠结构202、第一电连接结构220、第二电连接结构230和基板203的第一侧的保护层280；在形成保护层280后，在基板的第二侧形成与基板接合的多个焊球270。可通过注塑成型工艺形成保护层280，保护层280的的材料包括环氧塑封料，例如，环氧树脂等。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
基板；
第一堆叠结构，所述第一堆叠结构包括第一芯片和位于所述第一芯片上的第二芯片，所述第一芯片的非有源面与所述基板接合；
第二堆叠结构，所述第二堆叠结构位于所述第一堆叠结构上，所述第二堆叠结构包括第三芯片和位于所述第三芯片上的第四芯片，所述第四芯片的非有源面与所述基板接合；
第一电连接结构，所述第一电连接结构包括位于所述第一堆叠结构内的第一通路和位于所述第一芯片的非有源面上的第一连接垫，所述第一堆叠结构通过所述第一通路和所述第一连接垫与所述基板电接合；
第二电连接结构，所述第二电连接结构包括位于所述第二堆叠结构内的第二通路、位于所述第四芯片的非有源面上的第二连接垫以及位于第二堆叠结构外的引线，所述第二堆叠结构通过所述第二通路、所述第二连接垫以及所述引线与所述基板电接合。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一堆叠结构还包括：
第一电介质层，位于所述第一芯片和所述第二芯片之间；
第二电介质层，位于所述第一电介质层和所述第二芯片之间；
第一导电块，位于所述第一电介质层中，且与所述第一芯片电接合；
第二导电块，位于所述第二电介质层中，且与所述第二芯片电接合，所述第二导电块与所述第一导电块接触；
所述第一通路贯穿所述第一芯片，且与所述第一导电块电接合。
3.根据权利要求1或2所述的半导体结构，其特征在于，所述第二堆叠结构还包括：
第三电介质层，位于所述第三芯片和所述第四芯片之间；
第四电介质层，位于所述第三电介质层和所述第四芯片之间；
第三导电块，位于所述第三电介质层中，且与所述第三芯片电接合；
第四导电块，位于所述第四电介质层中，且与所述第四芯片电接合，所述第四导电块与所述第三导电块接触；
所述第二通路贯穿所述第四芯片，且与所述第四导电块电接合。
4.根据权利要求1所述的半导体结构，其特征在于，所述第二连接垫的尺寸大于或等于所述第一连接垫的尺寸。
5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
虚设连接垫，位于所述第一芯片的非有源面上，且位于所述第一连接垫的两侧，所述虚设连接垫与所述第一堆叠结构电绝缘。
6.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
粘接层，位于所述第一堆叠结构和所述第二堆叠结构之间，且与所述第一堆叠结构和所述第二堆叠结构分别电绝缘。
7.根据权利要求1所述的半导体结构，其特征在于，所述第一芯片和所述第二芯片构成第一存储区块；
所述第三芯片和所述第四芯片构成第二存储区块。
8.一种半导体结构的制作方法，其特征在于，包括：
提供基板；
形成第一堆叠结构，所述第一堆叠结构包括接合的第一芯片和第二芯片；
形成第一电连接结构，所述第一电连接结构包括位于所述第一堆叠结构内的第一通路和位于所述第一芯片的非有源面上的第一连接垫；
接合所述第一堆叠结构和所述基板，所述第一芯片位于所述基板和所述第二芯片之间，所述第一堆叠结构通过所述第一通路和所述第一连接垫与所述基板电接合；
在所述第一堆叠结构上形成第二堆叠结构，所述第二堆叠结构包括接合的第三芯片和第四芯片，所述第三芯片位于所述第一堆叠结构和所述第四芯片之间；
形成第二电连接结构，所述第二电连接结构包括位于所述第二堆叠结构内的第二通路、位于所述第四芯片的非有源面上的第二连接垫以及位于第二堆叠结构外的引线，所述第二堆叠结构通过所述第二通路、所述第二连接垫以及所述引线与所述基板电接合。
9.根据权利要求8所述的制作方法，其特征在于，所述形成第一堆叠结构，包括：
提供第一晶圆，所述第一晶圆包括多个所述第一芯片，所述第一晶圆的有源面上具有第一电介质层和位于所述第一电介质层中的第一导电块；
提供第二晶圆，所述第二晶圆包括多个所述第二芯片，所述第二晶圆的有源面上具有第二电介质层和位于所述第二电介质层中的第二导电块；
将所述第一晶圆的有源面和所述第二晶圆的有源面通过所述第一导电块和所述第二导电块进行键合；
执行切割工艺，以形成同时具有所述第一芯片和所述第二芯片的所述第一堆叠结构。
10.根据权利要求9所述的制作方法，其特征在于，所述形成第一电连接结构，包括：
在键合所述第一晶圆和所述第二晶圆后，在执行所述切割工艺前，在所述第一晶圆的非有源面上进行蚀刻工艺，以在所述第一晶圆的有源面和所述非有源面之间形成第一通孔，在所述第一通孔中填充导电材料形成所述第一通路，所述第一通路在所述第一晶圆的非有源面上具有暴露的表面；
在所述第一通路暴露的表面上形成所述第一连接垫，所述第一连接垫与所述第一通路电接合。
11.根据权利要求10所述的制作方法，其特征在于，所述接合所述第一堆叠结构和所述基板，包括：
将所述第一连接垫和所述基板接合。
12.根据权利要求11所述的制作方法，其特征在于，所述制作方法还包括：
在形成所述第一通路之后，在所述第一晶圆的非有源面上形成虚设连接垫，所述虚设连接垫位于所述第一连接垫的两侧，且与所述第一芯片电绝缘；
在接合所述第一连接垫和所述基板时，接合所述虚设连接垫和所述基板。
13.根据权利要求8或9所述的制作方法，其特征在于，所述在所述第一堆叠结构上形成第二堆叠结构，包括：
提供第三晶圆，所述第三晶圆包括多个所述第三芯片，所述第三晶圆的有源面上具有第三电介质层和位于所述第三电介质层中的第三导电块；
提供第四晶圆，所述第四晶圆包括多个所述第四芯片，所述第四晶圆的有源面上具有第四电介质层和位于所述第四电介质层中的第四导电块；
将所述第三晶圆的有源面和所述第四晶圆的有源面通过所述第三导电块和所述第四导电块进行键合；
执行切割工艺，以形成同时具有所述第三芯片和所述第四芯片的所述第二堆叠结构。
14.根据权利要求13所述的制作方法，其特征在于，所述形成第二电连接结构，包括：
在键合所述第三晶圆和所述第四晶圆后，在执行所述切割工艺前，在所述第四晶圆的非有源面上进行蚀刻工艺，以在所述第四晶圆的有源面和所述非有源面之间形成第二通孔，在所述第二通孔中填充导电材料形成所述第二通路，所述第二通路在所述第四晶圆的非有源面上具有暴露的表面；
在所述第一通路暴露的表面形成所述第二连接垫，所述第二连接垫与所述第二通路电接合；
在所述第一堆叠结构上形成所述第二堆叠结构后，形成所述引线，所述引线分别与所述第二连接垫和所述基板电接合。
15.根据权利要求8所述的制作方法，其特征在于，所述在所述第一堆叠结构上形成第二堆叠结构，包括：
在所述第一堆叠结构上形成粘接层；
在所述粘接层上形成所述第二堆叠结构，所述粘接层与所述第一堆叠结构和所述第二堆叠结构分别电绝缘。
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