CN111128910A - 芯片堆叠封装方法及芯片堆叠结构 - Google Patents

芯片堆叠封装方法及芯片堆叠结构 Download PDF

Info

Publication number
CN111128910A
CN111128910A CN201911265019.8A CN201911265019A CN111128910A CN 111128910 A CN111128910 A CN 111128910A CN 201911265019 A CN201911265019 A CN 201911265019A CN 111128910 A CN111128910 A CN 111128910A
Authority
CN
China
Prior art keywords
wafer
epitaxial layer
chip
bonding
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911265019.8A
Other languages
English (en)
Other versions
CN111128910B (zh
Inventor
赖振楠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hosin Global Electronics Co Ltd
Original Assignee
Hosin Global Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hosin Global Electronics Co Ltd filed Critical Hosin Global Electronics Co Ltd
Priority to CN201911265019.8A priority Critical patent/CN111128910B/zh
Publication of CN111128910A publication Critical patent/CN111128910A/zh
Application granted granted Critical
Publication of CN111128910B publication Critical patent/CN111128910B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供了一种芯片堆叠封装方法及芯片堆叠结构，所述方法包括以下：在第一晶圆的多个第一晶片的上表面形成第一外延层，每一所述第一晶片的上表面具有第一金属垫，所述第一外延层的上表面具有第一焊盘和第二焊盘，且所述第一外延层内具有导电路径；将多个第二晶片分别以主动表面朝向所述第一外延层的方式粘接固定到所述第一外延层的上表面，每一所述第二晶片的主动表面具有多个第二金属垫，且每一所述第二金属垫与一个第一焊盘导电连接；将所述第一晶圆进行切割形成多个集成晶片，每一所述集成晶片包括一个第一晶片和一个第二晶片。本发明可大大降低堆叠封装结构的高度，从而减小整个封装结构的体积。

Description

芯片堆叠封装方法及芯片堆叠结构
技术领域
本发明涉及集成电路制造技术领域，更具体地说，涉及一种芯片堆叠封装方法及芯片堆叠结构。
背景技术
随着电子科技的不断演进，电子产品不断推陈出新，很多电子产品，例如手持类、穿戴类等便携电子产品，均朝向轻、薄、短、小的趋势设计，以提供更便利舒适的使用。为了达到上述目的，近年来发展出一种多芯片封装技术，其将多个具有不同功能或相同功能的晶片(Die)一并封装到同一基板(Substrate)或导线架(Lead frame)上，并通过基板或导线架与外部电路电性连接。相较于多个独立封装结构芯片，多芯片封装结构具有更快的传输速度、更短的传输路径以及更佳的电气特性，并进一步缩小芯片封装结构的尺寸及面积，因而使得多芯片封装技术已经普遍应用于各种电子产品之中，并成为未来的主流产品。
芯片堆叠封装结构(stacked-chip packaging structure)即是利用多芯片封装技术将多个晶片或无源元件以堆叠的方式配置于同一基板(Substrate)或导线架(Leadframe)上。如图1所示，是现有芯片堆叠封装结构的示意图，其包括：基板11、多个晶片12以及引线15，多个晶片12以堆叠的方式配置于基板11上，基板11通过粘合剂层14与堆叠于底部的晶片12固定接合，相邻两层晶片12之间通过热胶带等粘片膜(die-attach film，DAF)13来固定接合，并通过引线键合(Wire Bond)工艺在各个晶片12两端的晶片连接端子121上均引出一条引线15并接合至基板11的基板连接端子111，以使得各个晶片12和基板11电连接。后续再以封装胶体(Molding Compound)覆盖基板11、多个晶片12以及引线15，并在基板11的底部加上焊球(Solid Ball)来形成整个芯片堆叠封装结构。
上述的芯片堆叠封装结构中在两个相邻的晶片12之间采用DAF 13，可以避免糊状粘合剂受引线键合工艺的热力影响而软化的问题，有利于控制晶片表面上的引线厚度(Bond Line Thickness，BLT)。
然而，晶片12之间的DAF 13通常需要的厚度(即DAF 13的厚度)为15μm～20μm，才能够提供足够的空间来实施引线键合作业，否则上层的晶片12的底部会触及下层的晶片12表面的引线15，引起器件失效，显然DAF的使用会限制整个封装结构的高度，不利于减小体积。
发明内容
本发明要解决的技术问题在于，针对上述芯片堆叠封装结构厚度较大、不利于减小体积的问题，提供一种芯片堆叠封装方法及芯片堆叠结构。
本发明解决上述技术问题的技术方案是，提供一种芯片堆叠封装方法，包括以下步骤：
在第一晶圆的多个第一晶片的上表面形成第一外延层，每一所述第一晶片的上表面具有多个第一金属垫，所述第一外延层的上表面具有多个第一焊盘和多个第二焊盘，且所述第一外延层内具有将所述第一金属垫与所述第一焊盘和第二焊盘导电连接的导电路径；
将多个第二晶片分别以主动表面朝向所述第一外延层的方式粘接固定到所述第一外延层的上表面，所述第二晶片的横截面的面积小于所述第一晶片的横截面的面积，每一所述第二晶片的主动表面具有多个第二金属垫，且每一所述第二金属垫与一个第一焊盘导电连接；
将所述第一晶圆进行切割形成多个集成晶片，每一所述集成晶片包括一个第一晶片和一个通过第一外延层与所述第一晶片导电连接的第二晶片。
优选地，所述第一外延层的上表面具有第一凹槽，且所述第一晶片的垂向投影覆盖所述第一凹槽的垂向投影；所述第一焊盘位于所述第一凹槽内，所述第二焊盘位于所述第一凹槽外，所述第二晶片以嵌入所述第一凹槽的方式粘接固定到所述第一外延层的上表面。
优选地，所述第一凹槽的形状和尺寸与所述第二晶片的形状和尺寸相匹配，且所述第二晶片的顶面与所述第一外延层的上表面持平或凹入所述第一外延层的上表面；
所述方法还包括：在所述第一凹槽和第二晶片之间的间隙填充绝缘胶体。
优选地，所述第一外延层内的导电路径结合第一外延层内的硅通孔形成。
优选地，所述方法包括：
在所述第一晶圆的多个第一晶片的下表面形成第二外延层，每一所述第一晶片的下表面具有多个第三金属垫，所述第二外延层的下表面具有多个第三焊盘，且所述第二外延层内具有将所述第三金属垫与所述第三焊盘导电连接的导电路径；
将多个第三晶片分别以主动表面朝向所述第二外延层的方式粘接固定到所述第二外延层的下表面，所述第三晶片的横截面的面积小于所述第一晶片的横截面的面积，每一所述第三晶片的主动表面具有多个第四金属垫，且每一所述第四金属垫与一个第三焊盘导电连接；
每一所述集成晶片包括一个第一晶片、一个通过第一外延层与所述第一晶片导电连接的第二晶片以及一个通过第二外延层与所述第一晶片导电连接的第三晶片。
优选地，所述方法还包括：
在所述第一外延层的上表面的每一第二焊盘上形成焊球，且所述焊球突出于所述第一外延层的上表面的高度大于所述第二晶片突出于所述第一外延层的上表面的高度。
优选地，所述第二晶片的横截面的面积小于所述第一晶片的横截面的面积的二分之一；所述方法还包括：
将多个第四晶片分别以主动表面朝向所述第一外延层的方式粘接固定到所述第一外延层的上表面，所述第四晶片的横截面的面积小于所述第一晶片的横截面的面积的二分之一，每一所述第四晶片的主动表面具有多个第五金属垫，且每一所述第五金属垫与一个第一焊盘导电连接；
每一所述集成晶片包括一个第一晶片、一个通过第一外延层与所述第一晶片导电连接的第二晶片以及一个通过第一外延层与所述第一晶片导电连接的第四晶片。
优选地，所述方法包括：
在第二晶圆的多个第五晶片的上表面形成第三外延层并在所述第五晶片的下表面形成第四外延层，所述第五晶片的横截面的面积大于所述第二晶片的横截面的面积，且小于或等于所述第一晶片的横截面的面积；每一所述第五晶片的上表面具有多个第六金属垫、下表面具有第七金属垫，所述第三外延层的上表面具有多个第四焊盘和多个第五焊盘，所述第四外延层的下表面具有多个第六焊盘和多个第七焊盘，且所述第三外延层内具有将所述第六金属垫、第七金属垫、第四焊盘、第五焊盘、第六焊盘、第七焊盘导电连接的导电路径；
将多个第六晶片分别以主动表面朝向所述第三外延层的方式粘接固定到所述第三外延层的上表面，所述第六晶片的横截面的面积小于所述第五晶片的横截面的面积，每一所述第六晶片的主动表面具有多个第八金属垫，且每一所述第八金属垫与一个第四焊盘导电连接；
将多个第七晶片分别以主动表面朝向所述第四外延层的方式粘接固定到所述第四外延层的上表面，所述第七晶片的横截面的面积小于所述第五晶片的横截面的面积，每一所述第七晶片的主动表面具有多个第九金属垫，且每一所述第九金属垫与一个第六焊盘导电连接；
将所述第二晶圆进行切割形成多个晶片组，每一所述晶片组包括一个第五晶片、一个通过第三外延层与所述第五晶片导电连接的第六晶片、一个通过第四外延层与所述第五晶片导电连接的第七晶片；
将所述晶片组以第四外延层的下表面朝向所述第一外延层的上表面的方式粘接固定到所述第一外延层的上表面，且所述第七焊盘与所述第二焊盘导电连接；
所述方法还包括：
在所述第三外延层的上表面的每一第五焊盘上形成焊球，且所述焊球突出于所述第三外延层的上表面的高度大于所述第六晶片突出于所述第三外延层的上表面的高度。
优选地，所述第三外延层的上表面具有第二凹槽，且所述第五晶片的垂向投影覆盖所述第二凹槽的垂向投影；所述第四焊盘位于所述第二凹槽内，所述第五焊盘位于所述第二凹槽外，所述第六晶片以嵌入所述第二凹槽的方式粘接固定到所述第三外延层的上表面；
所述第四外延层的下表面具有第三凹槽，且所述第五晶片的垂向投影覆盖所述第三凹槽的垂向投影；所述第六焊盘位于所述第三凹槽内，所述第七焊盘位于所述第三凹槽外，所述第七晶片以嵌入所述第三凹槽的方式粘接固定到所述第四外延层的下表面；
所述方法还包括：
在所述第三外延层的上表面的每一第五焊盘上形成焊球，且所述焊球突出于所述第三外延层的上表面的高度大于所述第六晶片突出于所述第三外延层的上表面的高度。
本发明还提供一种芯片堆叠结构，所述芯片堆叠结构通过如上所述的芯片堆叠封装方法生成。
本发明的芯片堆叠封装方法及芯片堆叠结构，通过直接在晶圆上形成外延硅基层，并通过外延硅基层实现多个晶片的堆叠以及电连接，在大大提高芯片堆叠封装的效率的同时，可大大降低堆叠封装结构的高度，减小整个封装结构的体积。并且本发明可实现不同尺寸晶片的堆叠封装。
附图说明
图1是现有芯片堆叠封装结构的示意图；
图2是本发明第一实施例提供的芯片堆叠封装方法的流程示意图；
图3是本发明第一实施例提供的芯片堆叠封装方法生成的芯片堆叠结构的示意图；
图4是本发明第二实施例提供的芯片堆叠封装方法生成的芯片堆叠结构的示意图；
图5是本发明第三实施例提供的芯片堆叠封装方法生成的芯片堆叠结构的示意图；
图6是本发明第四实施例提供的芯片堆叠封装方法生成的芯片堆叠结构的示意图；
图7是本发明第五实施例提供的芯片堆叠封装方法生成的芯片堆叠结构的示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图2所示，是本发明实施例提供的芯片堆叠封装方法的流程示意图，该芯片堆叠封装方法可应用于多芯片封装，也就是将多个晶片封装到同一封装体。结合图3所示，本实施例的方法包括以下步骤：
步骤S10：在第一晶圆的多个第一晶片21的上表面形成第一外延层22，即第一外延层22的下表面贴于第一晶片21的上表面。上述每一第一晶片21的上表面具有多个第一金属垫211，第一外延层22的上表面具有多个第一焊盘221和多个第二焊盘222，且第一外延层内具有将第一金属垫211与第一焊盘221和/或第二焊盘222导电连接的导电路径。
上述第一外延层22具体由在高温下通过气相化学反应，在第一晶片21的上表面生长的一层或多层硅单晶薄膜构成。第一外延层22上的导电路径可结合位于第一外延硅层22上的硅通孔(Through Sillicon Via，TSV)224形成，即第一外延层22内具有分别与第一晶片21的每一第一金属垫211对应的多个硅通孔。通过上述硅通孔，可实现第一金属垫211与第一焊盘221和第二焊盘222之间的电气连接。上述导电路径可根据第一晶片21和第二晶片23的具体连接关系设计。
步骤S20：将多个第二晶片23分别以主动表面朝向第一外延层22的方式粘接固定到第一外延层22的上表面(每一第二晶片23对应一个第一晶片21)，上述第二晶片23的横截面的面积小于第一晶片21的横截面的面积，每一第二晶片21的主动表面具有多个第二金属垫231，且每一第二金属垫231与一个第一焊盘221导电连接。
上述第二晶片23可与第一晶片21具有不同功能，即第一晶片21和第二晶片23为不同类型的晶片，并可具有不同的形状、尺寸等。在具体应用中，上述第二金属垫231可通过导电胶(例如掺有金属粉末的胶)与第一焊盘221导电连接，第二晶片23的主动表面的其他部分(即除了第二金属垫231外的部分)与第一外延层22的上表面之间则可填充绝缘材料(例如绝缘胶等)。特别地，上述第二晶片23的主动表面可具有重布线层，并通过重布线层调整各个第二金属垫231的位置，利于第二晶片23的第二金属垫231与第一外延层22上的第一焊盘221的电气连接。
步骤S30：将第一晶圆进行切割形成多个集成晶片，每一集成晶片包括一个第一晶片21和一个通过第一外延层22与第一晶片21导电连接的第二晶片23。
上述芯片堆叠封装方法通过直接在晶圆上形成外延硅基层，并通过外延硅基层实现多个晶片的堆叠以及电连接，从而可实现多个晶片同时堆叠封装，大大提高芯片堆叠封装的效率。并且由于第一外延层的厚度可以控制在0.5至5微米，上述芯片堆叠封装方法可大大降低整个芯片堆叠结构的厚度，减小整个芯片堆叠结构的体积。此外，由于外延硅基层加工工艺成熟、稳定性相对较好，因此可大大提高芯片的良率以及使用寿命。
上述芯片堆叠封装方法还可包括：在第一外延层22的上表面的每一第二焊盘24上形成焊球24，且该焊球24突出于第一外延层22的上表面的高度大于第二晶片23突出于第一外延层22的上表面的高度。该步骤可在上述的步骤S23之前执行，即在切割之前执行，并且通过焊球24，可将集成晶片焊接到印刷电路板(PCB)或与连接器相连。
结合图4所示，在本发明的另一实施例中，上述步骤S10在形成第一外延层22时，可通过控制硅的生长区域，在第一外延层22的上表面形成第一凹槽223(该第一凹槽223可在第一外延层22生长过程中控制生产形态形成，也可在第一外延层22生长完成后通过表面激光蚀刻等方式加工而成)，且第一晶片21的垂向投影覆盖上述第一凹槽223的垂向投影，第一凹槽223的垂向投影的面积大于第二晶片23的垂向投影的面积。并且，第一外延层22上的第一焊盘221位于第一凹槽231内(例如位于第一凹槽231的槽底壁)，第二焊盘222则位于第一凹槽223外。相应地，在步骤S32中，第二晶片23以嵌入或部分嵌入第一凹槽223的方式粘接固定到第一外延层22的上表面。
并且，上述第一凹槽223的形状和尺寸可与第二晶片23的形状和尺寸相匹配，且在第二晶片23粘接到第一外延层22时，第二晶片23的顶面与第一外延层22的上表面持平或凹入第一外延层22的上表面，即第一凹槽223的深度大于或等于第二晶片23的厚度。相应地，上述芯片堆叠封装方法还可包括：在第一凹槽223和第二晶片23之间的间隙填充绝缘胶体，以提高芯片堆叠结构的性能。
结合图5所示，在本发明的另一实施例中，当第一晶圆上的每一第一晶片21除了上表面具有多个第一金属垫211外，其下表面还具有多个第三金属垫212。此时，本实施例的芯片堆叠封装方法除了包括图2中的步骤S10-S30外，还可包括以下步骤：
在第一晶圆的多个第一晶片21的下表面形成第二外延层26，该第二外延层26的下表面具有多个第三焊盘261，且第二外延层261内具有将第三金属垫212与第三焊盘261导电连接的导电路径。上述第二外延层26同样可由在高温下通过气相化学反应，在第一晶片21的下表面生长的一层或多层硅单晶薄膜构成。第二外延层26上的导电路径可结合位于第二外延硅层26上的硅通孔(Through Sillicon Via，TSV)形成，即第一外延层22内具有分别与第一晶片21的每一第三金属垫212对应的多个硅通孔。
将多个第三晶片27分别以主动表面朝向第二外延层26的方式粘接固定到第二外延层26的下表面(每一第三晶片27对应一个第一晶片21)，上述第三晶片27的横截面的面积小于第一晶片21的横截面的面积，每一第三晶片21的主动表面具有多个第四金属垫271，且每一第四金属垫271与一个第三焊盘261导电连接。在具体应用中，上述第四金属垫271可通过导电胶(例如掺有金属粉末的胶)与第三焊盘261导电连接，第三晶片27的主动表面的其他部分(即除了第四金属垫271外的部分)与第二外延层26的上表面之间则可填充绝缘材料(例如绝缘胶等)。特别地，上述第三晶片27的主动表面可具有重布线层，并通过重布线层调整各个第四金属垫271的位置，利于第三晶片27的第四金属垫271与第二外延层26上的第三焊盘261的电气连接。
通过本实施例的方法生成的每一集成晶片包括一个第一晶片21、一个第二晶片23以及一个第三晶片27，且第二晶片23通过第一外延层22内的硅通孔与第一晶片21导电连接，第三晶片27通过第二外延层26内的硅通孔与第一晶片21导电连接。
优选地，上述第二外延层的下表面可具有凹槽，且第一晶片21的垂向投影覆盖凹槽的垂向投影。第三焊盘261位于凹槽内，且第三晶片27以嵌入凹槽的方式粘接固定到第二外延层26的下表面。
在本发明的另一实施例中，当上述第二晶片23的横截面的面积小于第一晶片22的横截面的面积的二分之一时，结合图6所示，上述方法芯片堆叠封装方法除了包括图2中的步骤S10-S30外，还可包括以下步骤：
将多个第四晶片24分别以主动表面朝向第一外延层22的方式粘接固定到第一外延层22的上表面(每一第四晶片24对应一个第一晶片21)，该第四晶片24的横截面的面积同样小于第一晶片21的横截面的面积的二分之一。上述第四晶片24的主动表面具有多个第五金属垫，且每一第五金属垫与主动表面的一个第一焊盘导电连接。
通过本实施例的方法生成的每一集成晶片包括一个第一晶片21、一个第二晶片23以及一个第四晶片24，且第二晶片23通过第一外延层22中的硅通孔与第一晶片21导电连接，第四晶片24通过第一外延层22内的硅通孔与第一晶片21导电连接。
在本发明的另一实施例中，结合图7所示，上述芯片堆叠封装方法除了包括图2中的步骤S10-S30外，还可包括以下步骤：
在第二晶圆的多个第五晶片31的上表面形成第三外延层32并在第五晶片31的下表面形成第四外延层35(第三外延层32和第四外延层35的形成方式可与第一外延层22的形成方式相同)，上述第五晶片31的横截面的面积大于第二晶片23的横截面的面积，且小于或等于第一晶片21的横截面的面积；每一第五晶片31的上表面具有多个第六金属垫、下表面具有第七金属垫，且第三外延层32的上表面具有多个第四焊盘321和多个第五焊盘322，第四外延层35的下表面具有多个第六焊盘351和多个第七焊盘352，且第三外延层32内具有将第六金属垫、第四焊盘321、第五焊盘322导电连接的导电路径，第四外延层35内具有将第七金属垫、第六焊盘351、第七焊盘352导电连接的导电路径(上述第三外延层32、第四外延层35内的导电路径同样可结合硅通孔构成)；
将第六晶片33以主动表面朝向第三外延层32的方式粘接固定到第三外延层32的上表面，该第六晶片33的横截面的面积小于第五晶片31的横截面的面积，每一第六晶片33的主动表面具有多个第八金属垫331，且每一第八金属垫331与一个第四焊盘321导电连接；
将第七晶片36以主动表面朝向第四外延层的方式粘接固定到第四外延层35的上表面，上述第七晶片36的横截面的面积小于第五晶片31的横截面的面积，每一第七晶片36的主动表面具有多个第九金属垫361，且每一第九金属垫361与一个第六焊盘导电连接；
将第二晶圆进行切割形成多个晶片组，每一晶片组包括一个第五晶片31、一个第六晶片33以及一个第七晶片36，且第六晶片31通过第三外延层32内的硅通孔与第五晶片31导电连接，第七晶片36通过第四外延层35内的硅通孔与第五晶片31导电连接；
将晶片组以第四外延层35的下表面朝向第一外延层22的上表面的方式粘接固定到第一外延层22的上表面，且第七焊盘352与第二焊盘222导电连接；
在第三外延层32的上表面的每一第五焊盘322上形成焊球34，且焊球34突出于第三外延层32的上表面的高度大于第六晶片33突出于第三外延层32的上表面的高度。
通过本实施例的方法生成的每一集成晶片包括一个第一晶片21、一个第二晶片23、一个第五晶片31、一个第六晶片33以及一个第七晶片36，且上述第一晶片21、第二晶片23、第五晶片31、第六晶片33以及第七晶片36通过第一外延层22、第三外延层32以及第四外延层35内的硅通孔导电连接，具体的连接关系可根据各个晶片的类型等设计。
优选地，上述第三外延层32的上表面可具有第二凹槽323，且第五晶片33的垂向投影覆盖第二凹槽323的垂向投影；第四焊盘位于第二凹槽323内，第五焊盘322位于第二凹槽323外，第六晶片33以嵌入第二凹槽的方式粘接固定到第三外延层32的上表面；类似地，第四外延层35的下表面具有第三凹槽353，且第五晶片31的垂向投影覆盖第三凹槽353的垂向投影；第六焊盘351位于第三凹槽353内，第七焊盘352位于第三凹槽353外，第七晶片36以嵌入第三凹槽353的方式粘接固定到第四外延层35的下表面。
并且，上述芯片堆叠封装方法还包括：在第三外延层32的上表面的每一第五焊盘322上形成焊球34，且焊球34突出于第三外延层32的上表面的高度大于第六晶片33突出于第三外延层32的上表面的高度。
特别地，上述芯片堆叠封装方法可用于实现人工智能晶片、图像传感器晶片、闪存晶片、以及随机存储器晶片的堆叠封装。
本发明还提供一种芯片堆叠结构，芯片堆叠结构通过如上所述的芯片堆叠封装方法生成。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种芯片堆叠封装方法，其特征在于，包括以下步骤：
在第一晶圆的多个第一晶片的上表面形成第一外延层，每一所述第一晶片的上表面具有多个第一金属垫，所述第一外延层的上表面具有多个第一焊盘和多个第二焊盘，且所述第一外延层内具有将所述第一金属垫与所述第一焊盘和第二焊盘导电连接的导电路径；
将多个第二晶片分别以主动表面朝向所述第一外延层的方式粘接固定到所述第一外延层的上表面，所述第二晶片的横截面的面积小于所述第一晶片的横截面的面积，每一所述第二晶片的主动表面具有多个第二金属垫，且每一所述第二金属垫与一个第一焊盘导电连接；
将所述第一晶圆进行切割形成多个集成晶片，每一所述集成晶片包括一个第一晶片和一个通过第一外延层与所述第一晶片导电连接的第二晶片。
2.根据权利要求1所述的芯片堆叠封装方法，其特征在于，所述第一外延层的上表面具有第一凹槽，且所述第一晶片的垂向投影覆盖所述第一凹槽的垂向投影；所述第一焊盘位于所述第一凹槽内，所述第二焊盘位于所述第一凹槽外，所述第二晶片以嵌入所述第一凹槽的方式粘接固定到所述第一外延层的上表面。
3.根据权利要求2所述的芯片堆叠封装方法，其特征在于，所述第一凹槽的形状和尺寸与所述第二晶片的形状和尺寸相匹配，且所述第二晶片的顶面与所述第一外延层的上表面持平或凹入所述第一外延层的上表面；
所述方法还包括：在所述第一凹槽和第二晶片之间的间隙填充绝缘胶体。
4.根据权利要求1所述的芯片堆叠封装方法，其特征在于，所述第一外延层内的导电路径结合第一外延层内的硅通孔形成。
5.根据权利要求1所述的芯片堆叠封装方法，其特征在于，所述方法包括：
在所述第一晶圆的多个第一晶片的下表面形成第二外延层，每一所述第一晶片的下表面具有多个第三金属垫，所述第二外延层的下表面具有多个第三焊盘，且所述第二外延层内具有将所述第三金属垫与所述第三焊盘导电连接的导电路径；
将多个第三晶片分别以主动表面朝向所述第二外延层的方式粘接固定到所述第二外延层的下表面，所述第三晶片的横截面的面积小于所述第一晶片的横截面的面积，每一所述第三晶片的主动表面具有多个第四金属垫，且每一所述第四金属垫与一个第三焊盘导电连接；
每一所述集成晶片包括一个第一晶片、一个通过第一外延层与所述第一晶片导电连接的第二晶片以及一个通过第二外延层与所述第一晶片导电连接的第三晶片。
6.根据权利要求1-5中任一项所述的芯片堆叠封装方法，其特征在于，所述方法还包括：
在所述第一外延层的上表面的每一第二焊盘上形成焊球，且所述焊球突出于所述第一外延层的上表面的高度大于所述第二晶片突出于所述第一外延层的上表面的高度。
7.根据权利要求1-5中任一项所述的芯片堆叠封装方法，其特征在于，所述第二晶片的横截面的面积小于所述第一晶片的横截面的面积的二分之一；所述方法还包括：
将多个第四晶片分别以主动表面朝向所述第一外延层的方式粘接固定到所述第一外延层的上表面，所述第四晶片的横截面的面积小于所述第一晶片的横截面的面积的二分之一，每一所述第四晶片的主动表面具有多个第五金属垫，且每一所述第五金属垫与一个第一焊盘导电连接；
每一所述集成晶片包括一个第一晶片、一个通过第一外延层与所述第一晶片导电连接的第二晶片以及一个通过第一外延层与所述第一晶片导电连接的第四晶片。
8.根据权利要求1所述的芯片堆叠封装方法，其特征在于，所述方法包括：
在第二晶圆的多个第五晶片的上表面形成第三外延层并在所述第五晶片的下表面形成第四外延层，所述第五晶片的横截面的面积大于所述第二晶片的横截面的面积，且小于或等于所述第一晶片的横截面的面积；每一所述第五晶片的上表面具有多个第六金属垫、下表面具有第七金属垫，所述第三外延层的上表面具有多个第四焊盘和多个第五焊盘，所述第四外延层的下表面具有多个第六焊盘和多个第七焊盘，且所述第三外延层内具有将所述第六金属垫、第七金属垫、第四焊盘、第五焊盘、第六焊盘、第七焊盘导电连接的导电路径；
将多个第六晶片分别以主动表面朝向所述第三外延层的方式粘接固定到所述第三外延层的上表面，所述第六晶片的横截面的面积小于所述第五晶片的横截面的面积，每一所述第六晶片的主动表面具有多个第八金属垫，且每一所述第八金属垫与一个第四焊盘导电连接；
将多个第七晶片分别以主动表面朝向所述第四外延层的方式粘接固定到所述第四外延层的上表面，所述第七晶片的横截面的面积小于所述第五晶片的横截面的面积，每一所述第七晶片的主动表面具有多个第九金属垫，且每一所述第九金属垫与一个第六焊盘导电连接；
将所述第二晶圆进行切割形成多个晶片组，每一所述晶片组包括一个第五晶片、一个通过第三外延层与所述第五晶片导电连接的第六晶片、一个通过第四外延层与所述第五晶片导电连接的第七晶片；
将所述晶片组以第四外延层的下表面朝向所述第一外延层的上表面的方式粘接固定到所述第一外延层的上表面，且所述第七焊盘与所述第二焊盘导电连接；
所述方法还包括：
在所述第三外延层的上表面的每一第五焊盘上形成焊球，且所述焊球突出于所述第三外延层的上表面的高度大于所述第六晶片突出于所述第三外延层的上表面的高度。
9.根据权利要求8所述的芯片堆叠封装方法，其特征在于，所述第三外延层的上表面具有第二凹槽，且所述第五晶片的垂向投影覆盖所述第二凹槽的垂向投影；所述第四焊盘位于所述第二凹槽内，所述第五焊盘位于所述第二凹槽外，所述第六晶片以嵌入所述第二凹槽的方式粘接固定到所述第三外延层的上表面；
所述第四外延层的下表面具有第三凹槽，且所述第五晶片的垂向投影覆盖所述第三凹槽的垂向投影；所述第六焊盘位于所述第三凹槽内，所述第七焊盘位于所述第三凹槽外，所述第七晶片以嵌入所述第三凹槽的方式粘接固定到所述第四外延层的下表面；
所述方法还包括：
在所述第三外延层的上表面的每一第五焊盘上形成焊球，且所述焊球突出于所述第三外延层的上表面的高度大于所述第六晶片突出于所述第三外延层的上表面的高度。
10.一种芯片堆叠结构，其特征在于，所述芯片堆叠结构通过如权利要求1-9中任一项所述的芯片堆叠封装方法生成。
CN201911265019.8A 2019-12-10 2019-12-10 芯片堆叠封装方法及芯片堆叠结构 Active CN111128910B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911265019.8A CN111128910B (zh) 2019-12-10 2019-12-10 芯片堆叠封装方法及芯片堆叠结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911265019.8A CN111128910B (zh) 2019-12-10 2019-12-10 芯片堆叠封装方法及芯片堆叠结构

Publications (2)

Publication Number Publication Date
CN111128910A true CN111128910A (zh) 2020-05-08
CN111128910B CN111128910B (zh) 2022-04-15

Family

ID=70498459

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911265019.8A Active CN111128910B (zh) 2019-12-10 2019-12-10 芯片堆叠封装方法及芯片堆叠结构

Country Status (1)

Country Link
CN (1) CN111128910B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110195545A1 (en) * 2010-02-11 2011-08-11 Advanced Semiconductor Engineering, Inc. Package process
CN102646663A (zh) * 2011-02-15 2012-08-22 海力士半导体有限公司 半导体封装件
CN103579206A (zh) * 2013-11-07 2014-02-12 华进半导体封装先导技术研发中心有限公司 堆叠封装器件及其制造方法
CN106206510A (zh) * 2015-04-27 2016-12-07 南茂科技股份有限公司 多芯片封装结构、晶圆级芯片封装结构及其方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110195545A1 (en) * 2010-02-11 2011-08-11 Advanced Semiconductor Engineering, Inc. Package process
CN102646663A (zh) * 2011-02-15 2012-08-22 海力士半导体有限公司 半导体封装件
CN103579206A (zh) * 2013-11-07 2014-02-12 华进半导体封装先导技术研发中心有限公司 堆叠封装器件及其制造方法
CN106206510A (zh) * 2015-04-27 2016-12-07 南茂科技股份有限公司 多芯片封装结构、晶圆级芯片封装结构及其方法

Also Published As

Publication number Publication date
CN111128910B (zh) 2022-04-15

Similar Documents

Publication Publication Date Title
US7208343B2 (en) Semiconductor chip, chip stack package and manufacturing method
US7176558B2 (en) Single chip and stack-type chip semiconductor package and method of manufacturing the same
US7521285B2 (en) Method for fabricating chip-stacked semiconductor package
JP4742079B2 (ja) ウェハレベルのシステムインパッケージ及びその製造方法
TWI330872B (en) Semiconductor device
JP5215244B2 (ja) 半導体装置
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
US20220157775A1 (en) Package process and package structure
JP2005183923A (ja) 半導体装置およびその製造方法
KR20030018642A (ko) 스택 칩 모듈
US11444001B1 (en) Thermoelectric semiconductor device and method of making same
TWI225291B (en) Multi-chips module and manufacturing method thereof
TW201123402A (en) Chip-stacked package structure and method for manufacturing the same
KR101013556B1 (ko) 스택 패키지의 제조방법
KR20210072181A (ko) 반도체 패키지 및 그의 제조 방법
CN111128910B (zh) 芯片堆叠封装方法及芯片堆叠结构
KR20090098067A (ko) 스택 패키지 및 그의 제조방법
TWI604593B (zh) 半導體封裝件及其製法
KR100994209B1 (ko) 반도체 적층 패키지
KR20080067891A (ko) 멀티 칩 패키지
KR20090077580A (ko) 멀티 칩 패키지
CN117542831A (zh) 半导体结构及其制作方法
KR100788340B1 (ko) 반도체 패키지
CN115249669A (zh) 双芯片半导体封装及其制备方法
KR20030058843A (ko) 형상이 서로 다른 반도체 칩의 적층 패키지

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant