KR20030058843A - 형상이 서로 다른 반도체 칩의 적층 패키지 - Google Patents

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Abstract

본 발명은 멀티 칩 패키지에 관한 것으로 특히, 적층 패키지로 만드는 과정에서 적층용 반도체중 한 개를 단일 패키지 이전의 단계인, 실리콘 다이(Silicon Die)를 사용하고 또한 풋프린터(Footprint)를 원래의 칩 스케일 패키지의 풋프린터(Footprint)와 동일하게 하도록 하는 형상이 서로 다른 반도체 칩의 적층 패키지를 제공하면서 상부 반도체 패키지와 동일한 풋프린터의 면적을 얻음과 동시에, 이종의 크기를 갖는 반도체 칩을 멀티 패키지 할 수 있으면서 박형 및 소형화를 얻을 수 있다.

Description

형상이 서로 다른 반도체 칩의 적층 패키지{Multi-layer package of integrated circuit has difference size}
본 발명은 멀티 칩 패키지에 관한 것으로 특히, 적층 패키지로 만드는 과정에서 적층용 반도체중 한 개를 단일 패키지 이전의 단계인, 실리콘 다이(Silicon Die)를 사용하고 또한 풋프린터(Footprint)를 원래의 칩 스케일 패키지의 풋프린터(Footprint)와 동일하게 하도록 하는 형상이 서로 다른 반도체 칩의 적층 패키지에 관한 것이다.
일반적으로, 개인용 휴대 전자제품을 비롯한 전자기기들에 대용량화, 고속화 및 소형 박형화 추세가 급속히 진행됨에 따라, 반도체 패키지에 있어서도 대용량화, 고속화 및 소형 박형화를 만족시키는 반도체 패키지가 요구되고 있다.
그러나 통상적인 패키지에 있어서는, 칩의 크기에 비해서 패키지 몸체의 크기가 상대적으로 더 크고 더 두껍고 소형 박형화의 목적을 달성하기 곤란하기 때문에, 소형 박형화의 목적을 달성하기 위한 한 방편으로서 최근에는 볼 그리드 어레이 패키지(ball grid array; BGA) 및 칩의 크기를 크게 벗어나지 않는 범위 내에서조립될 수 있는 칩 스케일 패키지(chip scale package; CSP)가 나타나게 되었다.
또한, 단위 반도체 패키지당 실장되는 밀도를 높일 수 있는 패키지로서, 적층형 패키지(three dimensional package)가 향후 유효 적절하게 사용될 패키지 타입중의 하나로 예상되고 있다.
그러나, 종래 기술에 따른 적층형 패키지는 그 구조상의 한계로 몇 가지 문제점을 가지고 있었다.
이하에서는 첨부한 도면을 참조하여 종래 기술의 문제점에 대해 설명하고자 한다.
첨부한 도 1은 종래 기술에 따른 멀티 칩 패키지의 실시예로서 TSOP(Thin Small Outline Package)를 나타내는 단면도이며, 도 2는 종래 기술에 따른 멀티 칩 패키지의 다른 실시예로서 BGA구조를 갖는 패키지의 단면도이다.
첨부한 도 1을 참조하면, 다이패드(21)상에 제1칩(25a) 및 제2칩(25b)이 단차지도록 접착제(26)에 의해 접착되어 적층되고 칩(25a, 25b)들 각각이 본딩 와이어(24)에 의해 내부리드(23)에 전기적으로 연결된다. 다이패드(21)를 포함하여 적층된 칩들(25a, 25b)과 본딩 와이어(24)는 수지(28)에 의해 봉지되어 패키지 몸체(27)를 형성한다.
또한, 첨부한 도 2를 참조하면, 복수의 기판단자(미도시)가 형성된 기판(38)상에 제1칩(35a) 및 제2칩(35b)이 단차지도록 접착제(36)에 의해 접착되어 적층되고, 칩들(35a, 35b) 각각이 본딩 와이어(34)에 의해 기판(38)의 기판단자에 전기적으로 연결된다. 칩들(35a, 35b)과 본딩 와이어(34)는 수지(40)에 의해 봉지되어 패키지 몸체(37)를 형성한다. 다음 기판(38)의 하면의 소정의 위치에 솔더 볼(39)을 형성하여 칩들(35a, 35b)을 외부와 전기적으로 연결되도록 한다.
상기의 실시 예에서와 같이, 다기능성 패키지를 제조하기 위해 또는 단위 면적당 실장되는 밀도를 높이기 위해서 복수의 칩(25a, 25b, 35a, 35b)을 적층하는 멀티 칩 패키지(20, 30) 구조에서는, 기판 또는 다이패드의 높이 만큼 멀티 칩 패키지의높이가 증가되어 반도체 패키지의 박형화 요구를 만족시키지 못한다는 문제점을 가지고 있다.
또한, 적층되는 칩중 상부에 놓이는 칩(25b, 35b)이 소자 집적기술의 발달에 의해 점차 소형화되는 경우, 상부에 놓이는 칩(25b, 35b)을 외부와 전기적으로 연결하는 본딩 와이어(24, 34)의 길이가 증가되게 되는데, 이때 본딩 와이어(24, 34) 길이가 증가됨에 따른 와이어 스위핑, 단락 등의 문제가 발생한다.
또한 적층되는 칩중 상부에 놓이는 칩(25b, 35b)은 접착제(26, 36)에 의해서 하부 칩(25a, 35a)의 집적회로가 형성된 활성면에 접착된다. 이 경우 접착제(26, 36)와 칩(25a, 25b, 35a, 35b)과의 열팽창 정도의 차에 의해 활성면상에 형성된 집적회로의 동작에 좋지 않은 영향을 줄 수 있으며, 단락을 막기 위해 주로 비도전성 접착제만을 사용하여야 한다는 제약을 받게되는데 상기 비전도성 접착제는 전도성 접착제에 비해 열방출성이 나쁘다는 문제점이 있다.
이러한 문제점을 해소하기 위하여 근래 제안되어진 기술이 첨부한 도 3에 도시되어 있는 기술로써, 첨부한 도 3은 종래의 반도체 칩의 적층 패키지에 대한 사시도를 나타내고 있다.
첨부한 도 3에 도시되어 있는 바와 같이 종래의 적층 패키지는 이미 패키지(package)화 되어 있는 참조번호 1a, 1b로 지칭되는 반도체 칩 패키지를 참조번호 2와 3으로 지칭되는 기판에 참조번호 4로 지칭되는 솔더볼을 통해 접합시키고, 접합되어 있는 참조번호 3과 1b로 이루어진 패키지조합과 참조번호 2와 1a로 이루어진 패키지조합을 참조번호 5로 지칭되는 범프로 전기적인 연결을 수행하게 된다.
상술한 도 3에 도시되어 있는 바와 같은 구조는 와이어 본딩에 따른 종전의 문제점을 해소하면서도 슬립한 두께의 적층 패키지를 제공할 수 있다는 장점이 있다.
그러나, 첨부한 도 3에 도시되어진 기술에서는 몇 가지 문제점이 발생되는 데 그 문제점을 첨부한 도 4를 참조하여 살펴보기로 한다.
첨부한 도 4는 상기 도 3을 실제적으로 시스템의 기판을 구성하는 PCB(6)에 장착한 경우의 예시도이며, 도 4에서 참조번호 7로 지칭되는 파란색 굵은 실선은 참조번호 1a, 1b로 지칭되는 반도체 칩 패키지 및 참조번호 6으로 지칭되는 PCB간의 전기적인 접속을 유지시켜 주기 위한 내부 결선을 나타내는 것인데. 첨부한 도 4에 도시되어 있는 바와 같이 그 접속단자의 수가 많으므로 인해 단선 혹은 접속 불량 등의 문제가 발생될 수 있다.
더욱이, 첨부한 도 3내지 도 4에 도시되어 있는 종래의 기술은 경박 단소의 크기와 더불어 점차 다양한 기능을 요구하는 소비자의 욕구를 충족시키기에는 부적한 부분이 발생되었다.
실제적으로는 진정한 의미에서의 칩 스케일 패키지(chip scale package)라는 의미에 미달하는 즉, 실제적으로 PCB(6)에 안착되는 전체 패키지의 크기는 참조번호 1a, 1b로 지칭되는 반도체에 비하여 항시 첨부한 도 4에서 참조번호 8로 지칭되는 크기만큼 커지게 되는 문제점이 발생되었다.
즉, 종래의 칩 스케일 패키지(chip scale package)는 적층 패키지를 형성하는 2개 이상의 반도체가 모두 완전한 칩 스케일 패키지 형태가 되어야만 적층이 가능하여서, 패키지를 하고 또 적층 패키지를 함으로서 제조원가가 높은 단점이 있고 또 적층된 패키지는 본래 패키지의 풋프린터(Footprint)의 면적이 보다 항상 크게 되어 조립시 크기가 커지는 단점이 있다.
상술한 종래 기술의 문제점을 해소하기 위한 본 발명의 목적은, 적층 패키지로 만드는 과정에서 적층용 반도체중 한 개를 단일 패키지 이전의 단계인, 실리콘 다이(Silicon Die)를 사용하고 또한 풋프린터(Footprint)를 원래의 칩 스케일 패키지의 풋프린터(Footprint)와 동일하게 하도록 하면서 형상이 서로 다른 반도체 칩의 적층 패키지를 제공하는 데 있다.
도 1은 종래 기술에 따른 멀티 칩 패키지의 실시예로서 TSOP(Thin Small Outline Package)를 나타내는 단면도.
도 2는 종래 기술에 따른 멀티 칩 패키지의 다른 실시예로서 BGA(Ball Grid Array) 구조를 갖는 패키지의 단면도.
도 3은 근래 제안되어진 멀티 칩 패키지의 다른 실시예로서 CSP(Chip Scale Package) 구조를 갖는 패키지의 단면 사시도.
도 4는 도 3에 도시되어 있는 패키지가 PCB에 안착되는 경우의 예시도.
도 5는 본 발명에 따른 형상이 서로 다른 반도체 칩의 적층 패키지가 PCB에 안착되는 경우의 예시도.
도 6은 도 5에서 참조번호 3a로 지칭되는 패키지부재를 상측면에서 바라본 사시도.
도 7은 도 5에서 참조번호 3a로 지칭되는 패키지부재를 하측면에서 바라본 사시도.
도 8과 도 9는 도 5에서 참조번호 3a로 지칭되는 패키지부재에 참조번호 10a로 지칭되는 실리콘 다이를 접합하는 과정을 나타낸 예시도.
도 10과 도 11은 도 5에서 참조번호 3a로 지칭되는 패키지부재에 참조번호 10b로 지칭되는 실리콘 다이를 접합하는 과정을 나타낸 예시도.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 특징은, 적층 구조로 된 적어도 두개의 반도체를 포함하는 반도체 칩의 적층 패키지에 있어서, 상부면은 장방형을 이루는 일정 면적의 평탄면에 소정개수의 패드가 일정 패턴으로 배열되어 있으며, 하부면은 장방 형성의 요입된 홈이 형성되어 있으며 요입된 홈의 평탄면에는 소정개수의 패드가 일정 패턴으로 배열되어 있고 요입된 홈의 평탄면 주변에 격벽과 같이 형성되어 있는 장방면에 일정 개수의 패드가 순차적으로 배열되어 있는 접속수단과; 상기 접속수단의 상부면의 면적에 매칭 대응하는 면적으로 갖고 상부면에 형성되어 있는 패드에 대응하는 전극을 구비하여 전기적으로 연결 안착되어지는 제 1반도체; 및 상기 접속수단의 하부면에 요입 홈의 평탄면에 안착 가능한 면적을 가지며 상기 요입 홈의 평탄면에 형성되어 있는 패드에 대응하는 전극을 구비하여 전기적으로 연결 안착되어지는 제 2반도체를 포함하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 부가적인 특징은, 상기 접속수단의 상부면에 형성되어 있는 패드와 하부 요홈면에 형성되어 있는 패드 및 하부 장방면에 형성되어 있는 패드는 설계 패턴에 따라 전기적으로 내부 결선되어 있는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 부가적인 다른 특징은, 상기 접속수단과 제 1반도체의 전기적 접속은 솔더링 방식에 의해 이루어지며, 상기 접속수단과 제 2반도체의 전기적 접속은 Ag-Bump혹은 TAB(Tape Automated Bonding)의 방법에 따라 전기적 접속이 이루어지는 데 있다.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해, 첨부된 도면을 참조하여 후술되는 본 발명의 바람직한 실시 예로부터 더욱명확하게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
우선, 첨부되어 있는 도면을 간략히 살펴보면, 도 5는 본 발명에 따른 형상이 서로 다른 반도체 칩의 적층 패키지가 PCB에 안착되는 경우의 예시도로써 참조번호 3a로 지칭되는 접합부재의 내부 결설 상태를 간략히 도시한 것이다.
또한, 도 6내지 도 11은 본 발명에 따른 반도체 칩의 적층 과정을 설명하기 위한 것으로 그 각각의 도면을 살펴보면, 도 6은 도 5에서 참조번호 3a로 지칭되는 패키지부재를 상측면에서 바라본 사시도이며, 도 7은 도 5에서 참조번호 3a로 지칭되는 패키지부재를 하측면에서 바라본 사시도이고, 도 8과 도 9는 도 5에서 참조번호 3a로 지칭되는 패키지부재에 참조번호 10a로 지칭되는 실리콘 다이를 접합하는 과정을 나타낸 예시도이며, 도 10과 도 11은 도 5에서 참조번호 3a로 지칭되는 패키지부재에 참조번호 10b로 지칭되는 실리콘 다이를 접합하는 과정을 나타낸 예시도이다.
첨부한 도 5에 도시되어 있는 도면은 본 발명에 따라 서로 다른 크기를 갖는 반도체 칩 즉, 실리콘 다이 타입의 반도체 칩(10a, 10b)을 하나의 전기적 접속 부재(3a)의 내측과 외측에 전기적으로 접합시킨 후 PCB(6)에 범프 접합을 통해 접합을 한 상태의 측단면 사시도로써, 상기 접속 부재(3a)의 내외면에는 전기적 접속을 위한 복수의 패드(참조번호 미부여)가 형성되어 있으며, 상기 패드에는 그 접속 특성에 따라 솔더볼을 통한 본딩수단과 Ag-Bump혹은 TAB의 본딩방법으로 연결시킨다.
또한, 상기 접속 부재(3a)의 내부에는 참조번호 7로 지칭되는 굵은 "파랑"색 실선과 같이 내외면에에 구비되어 있는 각 패드를 설계 패턴에 따라 전기적으로 결선되어 있다.
따라서, 실제적으로 첨부한 도 5에 도시되어 있는 바와 같은 구성을 얻기까지의 과정을 첨부한 도면을 참조하여 살펴보기로 한다.
첨부한 도 5에서 참조번호 3a로 지칭되는 접속부재는 그 상측면에서 살펴보면, 첨부한 도 6에 도시되어 있는 바와 같이, 소정 면적으로 갖는 평판면에 복수개의 패드가 일정 패턴으로 배열되어 있으며, 배열되어 있는 패드에 각각 솔더 본딩을 위한 패드가 있다.
또한, 상기 도 5에서 참조번호 3a로 지칭되는 접속부재는 그 하측면에서 살펴보면, 첨부한 도 7에 도시되어 있는 바와 같이, 장방형의 요입된 홈이 형성되어 있으며, 요입된 홈의 평탄면에는 소정개수의 패드가 도 8의 참조번호 10a로 지칭되는 반도체 AG-범프와 위치가 같게 일정 패턴으로 배열되어 있다. 또한, 상기 요입된 홈의 평탄면 주변에 격벽과 같이 형성되어 있는 장방면에는 추후 PCB(6)기판과 전기적 결합을 위해 일정 개수의 패드가 순차적으로 배열되며 상기 패드에는 참조번호 5로 지칭되는 범프가 안착되어진다.
따라서, 우선 본 발명에 따른 형상이 서로 다른 반도체 칩의 적층 패키지를 형성하기 위하여 첨부한 도 8과 도 9에 도시되어 있는 바와 같이, 첨부한 도 7에 도시되어 있는 접속부재(3a)의 하부에 형성되어 있는 요입된 홈의 평탄면내에 참조번호 10a로 지칭되는 실리콘 다이 타입의 반도체 칩을 Ag-Bump혹은 TAB(TapeAutomated Bonding)의 방법에 따라 전기적 접속이 이루어진다.
이후, 첨부한 도 10 내지 도 11에 도시되어 있는 바와 같이, 첨부한 도 6에 도시되어 있는 접속부재(3a)의 상부 평탄면에 참조번호 10b로 지칭되는 실리콘 다이 타입의 반도체 칩이 솔더링 방식에 따라 전기적 접속이 이루어진다.
따라서, 상기 접속부재(3a)의 상부 평탄면과 하부 요입 홈의 평탄면에 각각 서로 크기가 다른 이종의 반도체 칩이 전기적으로 결합된 상태에서 상기 요입된 홈의 평탄면 주변에 격벽과 같이 형성되어 있는 장방면에 형성되어 있는 범프(5)에 의해 PCB(6)기판과 전기적 결합이 이루어지게 된다.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 형상이 서로 다른 반도체 칩의 적층 패키지를 제공하면 실질적인 풋프린터의 면적으로 얻음과 동시에 이종의 크기를 갖는 반도체 칩을 멀티패키지할 수 있으면서 박형 및 소형화를 얻을 수 있다.

Claims (4)

  1. 적층 구조로 된 적어도 두개의 반도체를 포함하는 반도체 칩의 적층 패키지에 있어서,
    상부면은 장방형을 이루는 일정 면적의 평탄면에 소정개수의 패드가 일정 패턴으로 배열되어 있으며, 하부면은 장방 형성의 요입된 홈이 형성되어 있으며 요입된 홈의 평탄면에는 소정개수의 패드가 일정 패턴으로 배열되어 있고 요입된 홈의 평탄면 주변에 격벽과 같이 형성되어 있는 장방면에 일정 개수의 패드가 순차적으로 배열되어 있는 접속수단과;
    상기 접속수단의 상부면의 면적에 매칭 대응하는 면적으로 갖고 상부면에 형성되어 있는 패드에 대응하는 전극을 구비하여 전기적으로 연결 안착되어지는 제 1반도체; 및
    상기 접속수단의 하부면에 요입 홈의 평탄면에 안착 가능한 면적을 가지며 상기 요입 홈의 평탄면에 형성되어 있는 패드에 대응하는 전극을 구비하여 전기적으로 연결 안착되어지는 제 2반도체를 포함하는 것을 특징으로 하는 형상이 서로 다른 반도체 칩의 적층 패키지.
  2. 제 1 항에 있어서,
    상기 접속수단의 상부면에 형성되어 있는 패드와 하부 요홈면에 형성되어 있는 패드 및 하부 장방면에 형성되어 있는 패드는 설계 패턴에 따라 전기적으로 내부 결선되어 있는 것을 특징으로 하는 형상이 서로 다른 반도체 칩의 적층 패키지.
  3. 제 1 항에 있어서,
    상기 접속수단과 제 1반도체의 전기적 접속은 솔더링 방식에 의해 이루어지는 것을 특징으로 하는 형상이 서로 다른 반도체 칩의 적층 패키지.
  4. 제 1 항에 있어서,
    상기 접속수단과 제 2반도체의 전기적 접속은 Ag-Bump혹은 TAB(Tape Automated Bonding)의 방법에 따라 전기적 접속이 이루어지는 것을 특징으로 하는 형상이 서로 다른 반도체 칩의 적층 패키지.
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* Cited by examiner, † Cited by third party
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US9881822B2 (en) 2014-09-19 2018-01-30 Samsung Electronics Co., Ltd. Multi-stepped boat assembly for receiving semiconductor packages
CN108987381A (zh) * 2018-08-14 2018-12-11 苏州德林泰精工科技有限公司 一种基于异形树脂垫片的堆叠芯片封装结构

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