KR100256307B1 - 스택 칩 패키지 - Google Patents
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Abstract
본 발명은 반도체 칩의 측부가 상부를 향하도록 다수의 반도체 칩을 세워서 구성한 스택 칩 패키지를 개시한다. 본 발명의 스택 칩 패키지는, 서로 대응하는 위치의 바닥면에 요홈을 갖는 케이스 몸체부와 케이스 덮개 및 상기 케이스 케버 및 케이스 몸체부의 요홈에 삽입된 칩 패키지를 포함한다. 상기 케이스 몸체부의 바닥면에 형성된 다수의 제 1 요홈의 각각의 소정 부분에는 외부와 관통되는 관통홀이 형성되어 있고, 상기 케이스 몸체부의 측벽에는 상부 표면으로부터 하부 표면까지 연장된 도전성의 제 1 리드선들이 형성되어 있다. 상기 케이스 덮개는, 상기 제 1 요홈들의 각각에 대향하는 위치에 형성된 다수의 제 2 요홈들의 각각은, 그의 소정 위치에 표면으로 노출된 일단을 가지며, 타단이 측벽의 하부 표면까지 연장되어 노출된 제 2 리드선을 갖는다. 또한, 상기 칩 패키지는, 상부에 본딩 패드와 상기 본딩 패드와 연결되어 소정 높이로 돌출된 범프를 가지며, 상기 반도체 칩의 범프와 콘택된 상태로, 상기 반도체 칩의 양단을 다수의 금속 패턴이 둘러싸고 있다. 상기 케이스 몸체부의 관통홀에는 외측으로 노출된 제 3 리드들이 형성되어, 상기 케이스 덮개를 상기 케이스 몸체부에 덮는 것에 의하여, 상기 제 1 리드선과 상기 제 2 리드선을 전기적으로 연결한다.
Description
본 발명은 반도체 패키지에 관한 것으로서, 특히 반도체 칩의 측면이 상부를 향하도록 다수의 반도체 칩을 수평으로 배열하여 구성한 스택 칩 패키지에 관한 것이다.
패키지의 다품종화, 미세화, 다핀화가 진행되고 있다. 반도체 패키지는 소형 경량화, 고속화, 고기능화라는 전자기기의 요구에 대응하기 위해 새로운 형태가 계속해서 개발되어 종류가 다양해지고 있다. 전자기기의 용도에 대응하여 반도체 패키지의 적절한 사용이 중요하게 된다. 중앙처리장치(CPU), 주문형 반도체(ASIC)등과 같은 로직(Logic) 반도체는 그들의 기능이 고도화 됨에 따라 보다 다수의 다출력핀을 필요로 한다. 시스템 온 실리콘(System On Silicon)의 사고방식은 반도체 칩 사이즈의 확대를 재촉하고 패키지의 대형화를 진행시킨다. 동시에 칩의 고속화에 의한 패키지 전기특성의 문제나 열방산의 문제가 패키지의 구조설계에 있어서 중요한 과제로 되어왔다. 이것들에 대응하는 패키지로서는 핀 그리드 어레이(Pin Grid Array:PGA), 볼 그리드 어레이(Ball Grid Array:BGA), 멀티 칩 모듈(Multi Chip Module:MCM), 쿼드 플랫 패키지(Quad Flat Package:QFP)와 같은 개선 타입이 있다. 메모리 반도체 제품에 있어서는 패키지의 소형, 박형화가 개발의 중심이다. 메모리로서는 대용량의 반도체 칩을 고밀도로 패키징하고자 하는 요구가 강하게 제기된다. 이 관점에서 1.0mm 패키지 두께의 박형 미소 아웃 리드 패키지(Thin Small Outerlead Package:TSOP), 0.5mm두께로 더욱 박형화한 초박형 미소 아웃 리드 패키지(Ultra Thin Small Outerlead Package:UTSOP)나 종형(縱型) 표면 실장된 패키지(Surface Vertical Package:SVP)가 개발되어져 왔다. 프린트 기판에 이러한 패키지들을 고밀도로 실장하여 메모리 모듈 전체의 고밀도화를 실현한다.
그런데, 이러한 패키지들 자체의 미소화와 박형화만으로는 고밀도 및 고용량의 패키지를 실현하는데 한계가 있다. 이러한 한계를 극복하기 위하여, 다수의 패키지들을 적층하고, 대응하는 리드들을 서로 와이어나 솔더볼에 의하여 전기적으로 연결한 다음, 그의 외부를 몰딩 화합물을 이용하여 둘러싸므로써, 몸체부를 구성하는 적층형 반도체 패키지들이 제안되었다.
그러나, 이러한 적층형 반도체 패키지는, 상하부의 칩 및 와이어가 동시에 몰딩되므로, 몰딩동안에 칩과 와이어가 손상을 입을 수 있다. 또한, 상기 몰딩 화합물로 된 몸체부는 넓은 면적을 차지하므로, 소형화하는데에 어려움을 가진다. 아울러, 상기한 구조의 적층형 패키지는, 몰딩 공정시, 몰딩 화합물의 흐름에 의하여 본딩된 와이어가 밀려서 오픈되는 스위프(sweep) 문제가 발생될 위험을 가진다. 또한, 반도체 칩이 몰딩 화합물에 의하여 둘러싸이므로써, 열방출 특성이 좋지 못하다는 단점들을 가진다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 고밀도 실장이 가능한 스택 칩 패키지를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은, 인접한 칩간의 신호전달경로를 단축한 스택 칩 패키지를 제공하는데 있다.
본 발명의 또 다른 목적은, 열방출 특성이 원활한 스택 칩 패키지를 제공하는데 있다.
도 1은 본 발명의 실시예에 따른 반도체 칩의 단면도.
도 2a와 도 2b는 도 1의 반도체 칩과 결합되는 패턴 필름의 단면도 및 평면도.
도 3은 도 1의 반도체 칩과 도 2a 및 도 2b의 패턴 필름이 결합된 상태를 도시한 단면도.
도 4는 본 발명의 실시예에 따른 스택 칩 패키지에 적용된 케이스 덮개와 케이스 몸체부의 단면도.
도 5는 도 4의 케이스 몸체부를 상부에서 본 평면도.
도 6은 도 4의 케이스 덮개를 내측에서 본 평면도.
도 7은 본 발명의 실시예에 따른 스택 칩 패키지의 단면도.
(도면의 주요 부분에 대한 부호의 설명)
2 : 반도체 칩 4 : 범프
8 : 도전성 패턴 10a-10c : 폴리이미드층
12a-12c : 점착부재 20 : 케이스 덮개
20a : 돌기부 21, 31 : 요홈
22, 32, 44 : 리드 22a, 22b, 32b : 콘넥터
30 : 케이스 몸체부 33 : 케이스 몸체부의 측벽
34 : 관통홀 42 : 솔더 볼
50 : 칩 패키지
상기한 목적 및 다른 목적들을 달성하기 위하여, 본 발명의 스택 칩 패키지는, 바닥면에 다수의 제 1 요홈들을 가지며, 상기 각 요홈의 소정 부분에는 외부와 관통되는 관통홀이 형성되어 있고, 상기 바닥면과 수직하게 연결된 측벽을 가지고, 상기 측벽에는 상부 표면으로부터 하부 표면까지 연장된 도전성의 제 1 리드선들이 형성되어 있는 케이스 몸체부; 상기 케이스 몸체부를 덮어서, 외부로부터 밀폐시키고, 상기 케이스 몸체부의 바닥면에 형성된 상기 제 1 요홈들의 각각에 대향하는 위치에 형성된 다수의 제 2 요홈들을 가지며, 상기 제 2 요홈들의 각 요홈의 소정 위치에 표면으로 노출된 일단을 가지며, 타단이 측벽의 하부 표면까지 연장되어 노출된 제 2 리드선을 갖는 케이스 덮개; 상부에 본딩 패드와 상기 본딩 패드와 연결되어 소정 높이로 돌출된 범프를 갖는 반도체 칩, 및 상기 반도체 칩의 범프와 콘택된 상태로, 상기 반도체 칩의 양단을 둘러싸는 다수의 금속 패턴을 포함하며, 상기 다수의 금속패턴의 각각은 인접한 범프와 콘택된 인접 금속패턴과 분리되어 있고, 상기 금속 패턴과 칩의 사이에는 절연성의 점착성을 갖는 점착부재가 삽입, 부착되어 있으며, 상기 금속패턴으로 둘러싸여진 일단이 상기 케이스 덮개의 요홈에 각각 삽입되어, 상기 제 1 리드선의 일단과 전기적으로 연결되고, 상기 금속패턴으로 둘러싸여진 타단이 상기 케이스 몸체부의 요홈에 각각 삽입되어, 상기 제 2 리드선의 일단과 전기적으로 연결되는 칩 패키지; 및 상기 케이스 몸체부의 관통홀에 형성되어, 상기 관통홀에 삽입된 상기 칩 패키지의 금속 패턴과 전기적으로 연결되어, 상기 케이스 몸체부의 외측으로 노출된 제 3 리드들을 포함하며, 상기 케이스 덮개를 상기 케이스 몸체부에 덮는 것에 의하여, 상기 케이스 몸체부의 제 1 리드선의 타단은 상기 덮개부의 대응하는 제 2 리드선의 타단과 전기적으로 연결된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 상부에 형성된 본딩 패드(미도시)에 금(Au)으로 된 메탈 범프(4)가 형성된 반도체 칩의 단면을 보여준다. 도 2a와 도 2b는 도 1의 반도체 칩(2)을 도 4의 케이스(30)에 결합하기 위하여, 상기 반도체 칩(2)과 결합되는 패턴 필름의 단면 구조 및 평면 구조를 보여준다. 도 3은 도 1의 반도체 칩과 도 2a 및 도 2b의 패턴 필름이 결합된 상태를 보여준다. 도 4는 본 발명의 실시예에 따른 스택 칩 패키지에 적용된 케이스 덮개와 케이스 몸체부의 단면도이고, 도 5는 도 4의 케이스 몸체부를 상부에서 본 평면도, 도 6은 도 4의 케이스 덮개를 내측에서 본 평면도이고, 도 7은 본 발명의 실시예에 따른 스택 칩 패키지의 단면도이다.
본 발명의 스택 칩 패키지는, 도 4의 케이스에 도 3의 칩 패키지를 그 양측부가 상부 및 하부를 향하도록 삽입하여, 도 7과 같이 구성한다.
먼저, 도 1 내지 도 3을 참조하여, 칩 패키지의 구성 및 그 제조과정을 설명한다.
도 1을 참조하면, 반도체 칩(2)의 상부에는 본딩 패드가 형성되어 있고, 그 상부에는 금(Au)으로 된 범프(4)가 형성되어 있다. 이 범프(4)는 반도체 칩(2)의 표면으로부터 소정 높이만큼 돌출되도록 통상의 방법에 의하여 형성한다.
상기 범프(4)를 외부 회로의 배선과 전기적으로 연결하기 위하여, 도 2a 및 도 2b와 같은 패턴 필름을 준비한다. 도 2a 및 도 2b에 도시한 것처럼, 이 패턴 필름은, 서로 평행하게 소정 간격으로 분리되어 배열된 도전성의 패턴(8)을 포함하며, 상기 도전성의 패턴(8)의 하면에는, 폴리이미드로 된 절연성의 필름(10)이 상기 도전성의 패턴(8)의 길이 방향을 따라 소정 간격만큼 이격된 상태로 세 개가 부착되어, 상기 분리된 도전성의 구리 패턴(8)을 일체화된 상태로 만들어주고 있다. 상기 절연필름(10)은, 설명의 편의를 위하여 좌측부터 제 1, 제 2, 제 3 절연필름으로 명명한다. 상기 제 1 내지 제 3 절연필름(10a-10c)의 하면에는, 상기 도전성의 금속패턴(8)을 상기 반도체 칩(2)에 부착된 상태로, 상기 반도체 칩(2)의 범프(4)와 콘택시키기 위하여, 점착성을 갖는 점착부재(12a-12c)가 부착되어 있다.
상기한 구조를 갖는 패턴 필름을, 도 3과 같이, 점착부재(12a-12c)가 있는 하면이 도 1의 반도체 칩(2)의 표면에 부착한다. 부착을 위하여 상기 패턴 필름은 접절되어야 하므로, 상기 도전성의 금속패턴(8)은 인성이 우수하고, 낮은 저항을 갖는 구리로 만들어지며, 그 두께는 가능한 얇게 형성한다. 이때, 상기 제 3 절연필름(10c)이 부착된 부분에서 우측방향에 있는 상기 구리패턴(8)의 단부는 그 길이가 상기 범프(4)의 길이와 일치되도록 하므로써, 그의 외관 및 성능을 극대화한다. 또한, 제 2 절연필름(10b)의 길이는, 상기 반도체 칩의 측부의 두께와 일치하도록 그 길이를 맞추어 주고, 제 1 절연필름(10a)의 길이는, 상기 범프(4)와 상기 제 3 절연필름(10c)을 합한 길이와 동일하도록 하여준다. 또한, 상기 절연필름(10a-10c)와 상기 점착부재(12a-12c)를 합한 두께는 상기 범프(4)의 두께와 거의 같도록 하므로써, 상기 구리패턴(8)을 밀착된 상태로 반도체 칩(2)에 부착할 수 있다. 이와 같이 패턴필름을 반도체 칩의 양측을 둘러싸도록 부착하여 도 3과 같은 구조의 칩 패키지를 준비한다.
한편, 칩 패키지와는 별도로 도 4와 같은, 케이스 몸체부(30)와 케이스 덮개(20)를 준비한다.
도 4 및 도 5를 참조하면, 케이스 몸체부(30)는, 사각구조의 바닥면에 서로 평행하게 분리되어 배열된 다수의 제 1 요홈들(31)을 가지며, 상기 각 요홈(31)의 소정 부분에는 외부와 관통되는 다수의 관통홀(34)들이 형성되어 있다. 상기 바닥면의 외곽을 둘러싸는 측벽(33)이 상기 바닥면과 수직하게 형성되어 있고, 상기 측벽(33)에는 상부 표면으로부터 하부 표면까지 연장된 도전성의 제 1 리드선들(32)이 형성되어 있다.
상기 케이스 몸체부를 덮어서, 외부로부터 밀폐시키기 위하여 도 3 및 도 5에 도시한 것과 같이, 케이스 덮개(20)가 제공된다. 상기 케이스 덮개(20)의 내측면에는, 상기 케이스 몸체부(30)의 바닥면에 형성된 상기 제 1 요홈(31)들의 각각에 대향하는 위치에 다수의 제 2 요홈(21)들을 형성되어 있다. 상기 제 2 요홈(21)들의 각 요홈의 소정 위치에는 그 일단이 표면으로 노출된 제 2 리드선(22)들이 형성되어 있고, 상기 제 2 리드선은 상기 덮개(20)의 내부를 따라 연장되어, 덮개 측벽의 하부 표면에 노출되어 있다. 상기 케이스 덮개(20)는 그의 측벽의 내측 인접한 부분을 따라 상기 측벽의 표면보다 돌출되게 형성되어 있는 곳에 돌기(20a)를 가지고 있는데, 이것은 상기 케이스 덮개(20)를 상기 케이스 몸체부(20)에 덮을 때, 정렬을 용이하게 하고, 상기 몸체부(30)로부터 쉽게 분리되지 않도록 하기 위한 것이다.
상기한 케이스 덮개(20)의 제 2 리드선(22)의 일측 단부에는 상기 칩 패키지(50)의 금속 패턴(8)과 콘택을 용이하게 하도록, 금속재의 제 1 콘넥터(22a)가 다수개 형성되어, 상기 제 2 요홈(21)의 표면에 노출되어 있다. 또한, 상기한 케이스 덮개(20)의 제 2 리드선(22)과 상기 케이스 몸체부(30)의 제 1 리드선(32)은, 상기 덮개(20)를 상기 몸체부(30)에 덮을 때, 서로 전기적으로 연결되어야 하므로, 그 각각의 타측 단부에는 금속재의 콘넥터(22b, 32b)를 선택적으로 구비된다.
한편, 상기 케이스 몸체부(30)의 관통홀(34)에는 도전성의 제 3 리드(44)가 형성되어 있다. 상기 제 3 리드(44)의 일단은, 도 5에 도시한 것처럼, 상기 제 1 요홈(31)에 삽입될 상기 칩 패키지(50)의 구리 패턴(8)과의 전기적인 연결을 위하여, 상기 제 1 요홈(31)의 바닥면까지 연장되어 있고, 타단은, 상기 케이스 몸체부(30)의 바닥면의 배면까지 연장되어 있다. 여기서, 제 3 리드(44)는 상기 관통홀(34)의 내벽면에 구리나 다른 전도성의 금속을 얇게 형성하여, 원래의 관통홀(34)보다 적은 내경의 관통홀을 계속해서 가지도록 할 수 있다. 이는 반도체 칩의 구동시 발생하는 열을 원활하게 방출하기 위한 목적으로 설치된다. 또한, 선택적으로, 상기 관통홀(34) 전체에 높은 방열특성을 갖는 금속재를 플러그 상태로 매립하여 구성하는 것도 가능하다.
상기한 구성을 갖는 케이스 몸체부(30), 케이스 덮개(20) 및 칩 패키지(50)를 각각 준비한 다음, 상기 칩 패키지(50)들은, 그의 양측벽이 상하부를 향하도록 세운 상태로 그의 일단이 상기 케이스 몸체부(30)의 제 1 요홈(31)에 삽입된다. 상기 삽입에 의하여, 상기 칩 패키지(50)의 구리 패턴(8)은 상기 패키지 몸체부(30)의 제 3 리드에 콘택되므로, 상기 칩 패키지(50)의 범프(4)는 외부 회로와의 신호전달경로를 확보하게 된다.
상기 칩 패키지(50)들이 상기 패키지 몸체부(30)의 제 1 요홈(31)에 삽입된 후에, 상기 케이스 덮개(20)를 상기 패키지 몸체부(30) 위에 덮어서, 밀봉한다. 상기 케이스 덮개(20)를 덮는 것에 의해서, 상기 케이스 덮개(20)의 제 2 요홈(21)에 상기 칩 패키지(50)의 타단이 삽입되어, 제 2 리드(22)의 금속재 콘넥터(22a)와 상기 칩 패키지(50)의 구리 패턴(8)이 콘택되므로, 상기 칩 패키지(50)의 상부측 범프(4)는 케이스 덮개(20)의 제 2 리드(22)와 전기적인 경로를 형성하게 된다.
상기 제 3 리드(44)는 상기 패키지 몸체부(30)의 측벽의 하부면으로 노출된 제 1 리드(32)와 함께 외부 회로의 배선과 직접 전기적으로 연결하거나, 다른 신호연결수단을 개재하여 연결할 수 있다. 바람직하게는, 도 5와 같이, 솔더 볼(42)을 사용하여 연결하므로써, 외부회로와의 솔더 신뢰성을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명의 반도체 패키지는 다음과 같은 효과들을 가진다.
첫째, 다수의 패키지를 그의 측벽면이 상하부로 향하도록 세워서 평행하게 배열하므로, 고밀도 실장이 가능하다.
둘 째, 반도체 칩들간의 대응하는 리드들을 와이어가 아닌 리드들을 통하여 연결하므로, 칩과 외부 회로와의 안정한 신호전달경로를 확보할 수 있다.
셋 째, 케이스 몸체부의 바닥면에 형성된 관통홀이나 플러그를 통하여 열을 방출하므로써, 칩의 수명을 연장할 수 있다.
넷 째, 와이어와 몰딩 공정을 사용하지 않으므로, 몰딩용 화합물에 의한 와이어의 스위프 현상을 방지할 수 있다.
여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시 하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (15)
- 바닥면에 다수의 제 1 요홈들을 가지며, 상기 각 요홈의 소정 부분에는 외부와 관통되는 관통홀이 형성되어 있고, 상기 바닥면과 수직하게 연결된 측벽을 가지고, 상기 측벽에는 상부 표면으로부터 하부 표면까지 연장된 도전성의 제 1 리드선들이 형성되어 있는 케이스 몸체부;상기 케이스 몸체부를 덮어서, 외부로부터 밀폐시키고, 상기 케이스 몸체부의 바닥면에 형성된 상기 제 1 요홈들의 각각에 대향하는 위치에 형성된 다수의 제 2 요홈들을 가지며, 상기 제 2 요홈들의 각 요홈의 소정 위치에 표면으로 노출된 일단을 가지며, 타단이 측벽의 하부 표면까지 연장되어 노출된 제 2 리드선을 갖는 케이스 덮개;상부에 본딩 패드와 상기 본딩 패드와 연결되어 소정 높이로 돌출된 범프를 갖는 반도체 칩, 및 상기 반도체 칩의 범프와 콘택된 상태로, 상기 반도체 칩의 양단을 둘러싸는 다수의 금속 패턴을 포함하며, 상기 다수의 금속패턴의 각각은 인접한 금속패턴과 절연되어 있고, 상기 금속 패턴과 칩의 사이에는 절연성의 점착성을 갖는 점착부재가 삽입, 부착되어 있으며, 상기 금속패턴으로 둘러싸여진 일단이 상기 케이스 덮개의 요홈에 각각 삽입되어, 상기 제 1 리드선의 일단과 전기적으로 연결되고, 상기 금속패턴으로 둘러싸여진 타단이 상기 케이스 몸체부의 제 1 요홈들에 각각 삽입되어, 상기 제 2 리드선의 일단과 전기적으로 연결되는 칩 패키지; 및상기 케이스 몸체부의 관통홀에 형성되어, 상기 관통홀에 삽입된 상기 칩 패키지의 금속 패턴과 전기적으로 연결되어, 상기 케이스 몸체부의 외측으로 노출된 제 3 리드들을 포함하며, 상기 케이스 덮개를 상기 케이스 몸체부에 덮는 것에 의하여, 상기 케이스 몸체부의 제 1 리드선의 타단은 상기 덮개부의 대응하는 제 2 리드선의 타단과 전기적으로 연결되는 것을 특징으로 하는 스택 칩 패키지.
- 제 1 항에 있어서, 상기 제 3 리드의 단부와 상기 케이스 몸체부의 제 1 리드선의 타단에 부착된 도전성의 솔더 볼들을 추가로 포함하는 것을 특징으로 하는 스택 칩 패키지.
- 제 1 항에 있어서, 상기 제 3 리드선은 상기 케이스 몸체부의 요홈의 바닥면까지 연장되어 있는 것을 특징으로 하는 스택 칩 패키지.
- 제 3 항에 있어서, 상기 제 3 리드선은 구리로 이루어지는 것을 특징으로 하는 스택 칩 패키지.
- 제 1 항에 있어서, 상기 케이스 몸체부의 상기 제 2 리드선의 요홈부의 표면으로 노출된 일단은, 상기 리드선보다 큰 체적을 갖는 사각기둥 형상의 금속재의 연결부재를 추가로 포함하며, 상기 연결부재가 상기 요홈부의 표면으로 노출되어 되어 있는 것을 특징으로 하는 스택 칩 패키지.
- 제 1 항에 있어서, 상기 반도체 칩의 범프는 금(Au)과 구리를 포함하는 그룹중으로부터 선택된 하나의 물질로 이루어지는 것을 특징으로 하는 스택 칩 패키지.
- 제 1 항에 있어서, 상기 반도체 칩의 양단을 둘러싸는 금속패턴은 박형의 필름인 것을 특징으로 하는 스택 칩 패키지.
- 제 1 항에 있어서, 상기 반도체 칩을 둘러싸는 금속패턴은 상기 점착부재의 사이에 개재된 폴리이미드층을 추가로 포함하는 것을 특징으로 하는 스택 칩 패키지.
- 제 8 항에 있어서, 상기 폴리이미드층은, 상기 반도체 칩의 양단을 둘러싸는 다수의 금속 패턴의 길이 방향을 따라 소정 간격만큼 이격된 상태로 세 개가 부착되어, 상기 분리된 금속 패턴을 일체화하는 것을 특징으로 하는 스택 칩 패키지.
- 제 9 항에 있어서, 상기 세 개의 폴리이미드은 상기 반도체 칩을 둘러싸는 금속 패턴의 일측단부로부터 제 1 길이를 갖는 제 1 폴리이미드층, 상기 제 1 폴리이미드층으로부터 소정 간격만큼 분리되어 있고, 제 2 길이를 갖는 제 2 폴리이미드층 및 상기 제 2 폴리이미드층으로부터 소정 간격만큼 분리되어, 제 3 길이를 갖는 제 3 폴리이미드층으로 이루어지고, 상기 제 3 폴리이미드층은 상기 금속 패턴의 타측단부로부터 제 4 길이만큼의 거리를 두고 위치하며, 상기 제 4 거리는 상기 반도체 칩의 범프의 길이와 일치하는 것을 특징으로 하는 스택 칩 패키지.
- 제 10 항에 있어서, 상기 제 2 폴리이미드층의 길이는, 상기 반도체 칩의 측부의 두께와 일치하는 것을 특징으로 하는 스택 칩 패키지.
- 제 10 항에 있어서, 상기 제 1 폴리이미드층의 길이는, 상기 범프와 상기 제 3 폴리이미드층의 길이를 합한 길이와 동일한 것을 특징으로 하는 스택 칩 패키지.
- 제 1 항에 있어서, 상기 폴리이미드층의 두께와 상기 점착부재층의 두께를 합한 두께는 상기 범프의 두께와 동일한 것을 특징으로 하는 스택 칩 패키지.
- 제 1 항에 있어서, 상기 제 1 리드선과 상기 제 2 리드선의 타단은 그 각각의 단부에 상기 제 1 리드선과 상기 제 2 리드선의 폭보다 넓은 도전성의 콘택용 패드를 갖는 것을 특징으로 하는 스택 칩 패키지.
- 제 14 항에 있어서, 상기 콘택용 패드는 원형 또는 사각형인 것을 특징으로 하는 스택 칩 패키지.
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- 1997-12-27 KR KR1019970075220A patent/KR100256307B1/ko not_active IP Right Cessation
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