KR19990079132A - 반도체 패키지 - Google Patents

Abstract

본 발명은 칩 사이즈의 반도체 패키지(Chip Size Package 또는 Chip Scale Package:CSP)를 개시한다. 본 발명의 반도체 패키지는, 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는 기판을 포함한다. 상기 기판의 저판 상에는 상부에 다수의 본딩 패드들을 갖는 반도체 칩이 안치된다. 상기 반도체 칩과 외부 회로와의 신호전달을 위한 제 1, 제 2 신호전달 수단이 상기 기판의 양 측벽면을 따라 제공된다. 이 제 1, 제 2 신호전달 수단은, 길이방향으로, 일측 끝단에서 타측끝단까지 연장되도록 내부에 제 1 도전성의 리드들을 포함하고, 절연 및 유연성을 가지며, 양측 단부의 상기 제 1 도전성 리드들은 노출되고, 노출된 상기 제 1 도전성 리드들의 단부들중 일측의 단부들이 상기 반도체 칩의 본딩 패드들의 형성된 면과 동일 방향에서, 상기 반도체 칩의 일측 본딩 패드들에 인접하게 위치하도록, 반도체 칩의 상부면, 측벽의 내벽면, 상부면, 외벽면, 및 하부면에 밀착, 부착된다. 다수의 와이어들이 제 1, 제 2 신호연결수단의 노출된 제 1, 제 2 도전성 리드들과 상기 반도체 칩의 본딩 패드들을 전기적으로 연결하고, 노출된 제 1, 제 2 리드선들, 제 1, 제 2 연결부재들을 포함하는 부분은 몰딩 화합물로 덮혀져서, 반도체 패키지의 몸체부를 구성한다.

Description

반도체 패키지

본 발명은 반도체 패키지에 관한 것으로서, 특히 칩 사이즈를 갖는 반도체 패키지에 관한 것이다.

패키지의 다품종화, 미세화, 다핀화가 진행되고 있다. 반도체 패키지는 소형 경량화, 고속화, 고기능화라는 전자기기의 요구에 대응하기 위해 새로운 형태가 계속해서 개발되어 종류가 다양해지고 있다. 거기에 전자기기의 용도에 대응하여 반도체 패키지의 적절한 사용이 중요하게 된다. 중앙처리장치(CPU), 주문형 반도체(ASIC)등과 같은 로직(Logic) 반도체는 그들의 기능이 고도화 됨에 따라 보다 다수의 다출력핀을 필요로 한다. 시스템 온 실리콘(System On Silicon)의 사고방식은 반도체 칩 사이즈의 확대를 재촉하고 패키지의 대형화가 진행된다. 동시에 칩의 고속화에 의한 패키지 전기특성의 문제나 열방산의 문제가 패키지의 구조설계에 있어서 중요한 과제로 되어왔다. 이것들에 대응하는 패키지로서는 핀 그리드 어레이(Pin Grid Array:PGA), 볼 그리드 어레이(Ball Grid Array:BGA), 멀티 칩 모듈(Multi Chip Module:MCM), 쿼드 플래트 패키지(Quad Flat Package:QFP)의 개선 타입이 있다. 메모리 반도체 제품에 있어서는 패키지의 소형, 박형화가 개발의 중심이다. 메모리로서는 대용량의 반도체 칩을 고밀도로 패키징하고 싶다는 요구가 강하다. 이 관점에서 1.0mm 패키지 두께의 박형 미소 아웃 리드 패키지(Thin Small Outerline Package:TSOP), 0.5mm두께로 더욱 박형화한 초박형 미소 아웃 리드 패키지(Ultra Thin Small Outerline Package:UTSOP)나 종형(縱型) 표면 실장된 패키지(Surface Vertical Package:SVP)가 개발되어져 왔다. 프린트 기판에 이러한 패키지들을 고밀도로 실장하여 메모리 모듈 전체의 고밀도화를 실현한다.

노이즈에 강한 패키지를 저비용으로 실현하기 위하여 다층 리드 프레임을 가진 플라스틱 패키지가 개발되어 왔다. 저 노이즈화를 위하여, 인덕턴스 저감은 필수적이다. 그러나, 종래의 플라스틱 패키지의 리드 프레임은 단층의 금속판이기 때문에 기생 인덕턴스가 컸다. 노이즈가 발생하는 경우는 세라믹 다층 패키지를 사용하여, 전원층이나 접지층을 분리하고 기생 인덕턴스를 내려서 배선간에서 발생하는 전자 유도적인 영향을 저감했다. 그러나, 세라믹 패키지는 저노이즈의 장점을 가지지만, 제조비용이 높다는 단점 또한 가진다.

현재 개발중인 칩 사이즈 패키지는 제조비용이 비싸고, 기판을 설계하는 것에 상당한 기술적인 어려움이 있으며, 플립 칩 본딩을 해야 하므로, 디바이스의 신뢰성에 문제가 있다. 또한, 리드 프레임을 사용하는 칩 사이즈 패키지의 경우, 솔더 조인트(Solder Joint) 신뢰성에 문제가 발생하고 있으며, 패턴 필름을 사용하는 칩 사이즈 패키지의 경우 본딩을 보호하기 위해 사용하는 언더필(Underfill)의 신뢰성에 문제가 있는 것으로 나타났다. 또한, 현재 제작 개발중인 많은 칩 사이즈 패키지에서 열 방출이 문제가 되므로써, 열방출기(Heat Spreader)를 부착하는 경우도 있으므로 제조비용이 상당히 높아지는 문제가 발생된다. 마지막으로, 칩 사이즈 패키지는 적층형으로 구현하는데 상당한 어려움을 가진다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 제조비용을 감소시킬 수 있으면서, 제조공정이 간편하고, 단순한 공정으로 적층형 구조의 제조를 가능하게 하는 칩 사이즈의 반도체 패키지를 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 열방출의 원활함 및 신뢰성을 향상시킬 수 있는 칩 사이즈의 반도체 패키지를 제공하는데 있다.

도 1은 본 발명의 일실시예에 따른 칩 사이즈를 갖는 반도체 패키지의 분해사시도.

도 2는 도 1의 반도체 패키지를 조립한 상태에서 횡방향으로 절단한 단면도.

도 3은 본 발명의 다른 실시예에 따른 칩 사이즈를 갖는 반도체 패키지의 단면도.

도 4는 본 발명의 또 다른 실시예에 따른 칩 사이즈를 갖는 반도체 패키지의 단면도.

도 5는 본 발명의 또 다른 실시예에 따른 칩 사이즈를 갖는 반도체 패키지의 단면도.

도 6은 본 발명의 또 다른 실시예에 따른 칩 사이즈를 갖는 반도체 패키지의 단면도.

도 7은 본 발명의 또 다른 실시예에 따른 칩 사이즈를 갖는 적층형 반도체 패키지의 단면도.

(도면의 주요 부분에 대한 부호의 설명)

10 : 기판 12 : 저판

14, 15, 16, 17 : 측벽 20, 30 : 신호연결수단

22, 26, 32, 36 : 폴리이미드 24 : 구리 리드선

40 : 반도체 칩 42 : 본딩 패드

50 : 와이어

본 발명에 따르면, 반도체 패키지는, 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는 기판; 상기 기판의 저판상에 안치되며, 상부에 다수의 본딩 패드들을 갖는 반도체 칩; 길이방향으로, 일측 끝단에서 타측끝단까지 연장되도록 내부에 제 1 도전성의 리드들을 포함하고, 절연 및 유연성을 가지며, 양측 단부의 상기 제 1 도전성 리드들은 노출되고, 노출된 상기 제 1 도전성 리드들의 단부들중 일측의 단부들이 상기 반도체 칩의 본딩 패드들의 형성된 면과 동일 방향에서, 상기 반도체 칩의 일측 본딩 패드들에 인접하게 위치하도록, 상기 반도체 칩의 일측 상부면, 상기 일측의 측벽의 내벽면, 상부면, 외벽면, 및 상기 측벽과 상기 저판의 하부면의 소정 위치까지 연장되고, 상기 부분들에 밀착, 부착된 제 1 신호전달수단; 길이방향으로, 일측 끝단에서 타측끝단까지 연장되며, 내부에 제 2 도전성의 리드들을 포함하고, 절연 및 유연성을 가지며, 양측 단부의 제 2 도전성 리드들은 노출되고, 노출된 상기 제 2 도전성 리드들의 단부들중 일측의 단부들이 상기 반도체 칩의 본딩 패드들의 형성된 면과 동일 방향에서, 상기 반도체 칩의 타측 본딩 패드들에 인접하게 위치하도록, 상기 반도체 칩의 타측 상부면, 상기 타측의 측벽의 내벽면, 상부면, 외벽면, 및 상기 타측의 측벽과 상기 저판의 하부면의 소정 위치까지 연장되고, 상기 부분들에 밀착, 부착된 제 2 신호전달수단; 상기 제 1 신호연결수단의 노출된 상기 제 1 도전성 리드들과 상기 반도체 칩의 일측의 본딩 패드들을 전기적으로 연결하기 위한 다수의 제 1 연결부재; 상기 제 2 신호연결수단의 노출된 상기 제 2 리드들과 상기 반도체 칩의 타측의 본딩 패드들을 전기적으로 연결하기 위한 다수의 제 2 연결부재; 및 상기 노출된 제 1, 제 2 리드선들, 상기 제 1, 제 2 연결부재들을 포함하는 부분을 덮는 몰딩 화합물을 포함한다.

본 발명의 다른 측면에 따르면, 반도체 패키지는, 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는 기판;상기 기판의 저판상에 안치되며, 상부에 다수의 본딩 패드들을 갖는 반도체 칩; 길이방향으로, 일측 끝단에서 타측끝단까지 연장되도록 내부에 제 1 도전성의 리드들을 포함하고, 절연 및 유연성을 가지며, 양측 단부의 상기 제 1 도전성 리드들은 노출되고, 노출된 상기 제 1 도전성 리드들의 단부들중 일측의 단부들이 상기 반도체 칩의 본딩 패드들의 형성된 면과 동일 방향에서, 상기 반도체 칩의 일측 본딩 패드들에 인접하게 위치하도록, 상기 반도체 칩의 일측 상부면, 상기 일측의 측벽의 내벽면, 상부면, 외벽면, 및 상기 측벽과 상기 저판의 하부면의 소정 위치까지 연장되고, 상기 언급된 부분들에 밀착, 부착된 제 1 신호전달수단; 길이방향으로, 일측 끝단에서 타측끝단까지 연장되며, 내부에 제 2 도전성의 리드들을 포함하고, 절연 및 유연성을 가지며, 양측 단부의 제 2 도전성 리드들은 노출되고, 노출된 상기 제 2 도전성 리드들의 단부들중 일측의 단부들이 상기 반도체 칩의 본딩 패드들의 형성된 면과 동일 방향에서, 상기 반도체 칩의 타측 본딩 패드들에 인접하게 위치하도록, 상기 반도체 칩의 타측 상부면, 상기 타측의 측벽의 내벽면, 상부면, 외벽면, 및 상기 타측의 측벽과 상기 저판의 하부면의 소정 위치까지 연장되고, 상기 부분들에 밀착, 부착된 제 2 신호전달수단; 상기 제 1 신호연결수단의 노출된 상기 제 1 도전성 리드들과 상기 반도체 칩의 일측의 본딩 패드들을 전기적으로 연결하기 위한 다수의 제 1 연결부재; 상기 제 2 신호연결수단의 노출된 상기 제 2 리드들과 상기 반도체 칩의 타측의 본딩 패드들을 전기적으로 연결하기 위한 다수의 제 2 연결부재; 및 상기 노출된 제 1, 제 2 리드선들, 상기 제 1, 제 2 연결부재들을 포함하는 부분을 덮는 몰딩 화합물을 포함하는 반도체 패키지를 두 개 이상 나란이 배열하여 여 서로 부착하고, 부착된 두 반도체 패키지의 사이에 개재되어 두 반도체 패키지의 양측벽면에 부착되는 신호연결수단의 선택된 리드들은 양측의 반도체 패키지로 분기되어, 해당 반도체 패키지의 본딩 패드들과 전기적으로 연결된다.

본 발명의 또 다른 측면에 따르면, 반도체 패키지는, 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는 기판; 상기 기판의 저판상에 안치되며, 상부에 다수의 본딩 패드들을 갖는 반도체 칩; 길이방향으로, 일측 끝단에서 타측끝단까지 연장되도록 내부에 제 1 도전성의 리드들을 포함하고, 절연 및 유연성을 가지며, 양측 단부의 상기 제 1 도전성 리드들은 노출되고, 노출된 상기 제 1 도전성 리드들의 단부들중 일측의 단부들이 상기 반도체 칩의 본딩 패드들의 형성된 면과 동일 방향에서, 상기 반도체 칩의 일측 본딩 패드들에 인접하게 위치하도록, 상기 반도체 칩의 일측 상부면, 상기 일측의 측벽의 내벽면, 상부면, 외벽면, 및 상기 측벽과 상기 저판의 하부면의 소정 위치까지 연장되고, 상기 언급된 부분들에 밀착, 부착된 제 1 신호전달수단; 길이방향으로, 일측 끝단에서 타측끝단까지 연장되며, 내부에 제 2 도전성의 리드들을 포함하고, 절연 및 유연성을 가지며, 양측 단부의 제 2 도전성 리드들은 노출되고, 노출된 상기 제 2 도전성 리드들의 단부들중 일측의 단부들이 상기 반도체 칩의 본딩 패드들의 형성된 면과 동일 방향에서, 상기 반도체 칩의 타측 본딩 패드들에 인접하게 위치하도록, 상기 반도체 칩의 타측 상부면, 상기 타측의 측벽의 내벽면, 상부면, 외벽면, 및 상기 타측의 측벽과 상기 저판의 하부면의 소정 위치까지 연장되고, 상기 언급된 부분들에 밀착, 부착된 제 2 신호전달수단; 상기 제 1 신호연결수단의 노출된 상기 제 1 도전성 리드들과 상기 반도체 칩의 일측의 본딩 패드들을 전기적으로 연결하기 위한 다수의 제 1 연결부재; 상기 제 2 신호연결수단의 노출된 상기 제 2 리드들과 상기 반도체 칩의 타측의 본딩 패드들을 전기적으로 연결하기 위한 다수의 제 2 연결부재; 및 상기 노출된 제 1, 제 2 리드선들, 상기 제 1, 제 2 연결부재들을 포함하는 부분을 덮는 몰딩 화합물을 포함하는 반도체 패키지를 두 개 이상 적층되고, 상하층의 대응하는 리드들을 서로 전기적으로 연결된다.

본 발명의 또 다른 측면에 따르면, 반도체 패키지는, 상부에 다수의 본딩 패드들을 갖는 반도체 칩; 길이방향으로, 일측 끝단에서 타측끝단까지 연장되도록 내부에 제 1 도전성의 리드들을 포함하고, 절연 및 유연성을 가지며, 양측 단부의 상기 제 1 도전성 리드들은 노출되고, 노출된 상기 제 1 도전성 리드들의 단부들중 일측의 단부들이 상기 반도체 칩의 본딩 패드들의 형성된 면과 동일 방향에서, 상기 반도체 칩의 일측 본딩 패드들에 인접하게 위치하도록, 일단이 상기 반도체 칩의 일측 상부면, 측면에 부착되고, 타단이 외측으로 돌출되어 있는 제 1 신호전달수단; 길이방향으로, 일측 끝단에서 타측끝단까지 연장되며, 내부에 제 2 도전성의 리드들을 포함하고, 절연 및 유연성을 가지며, 양측 단부의 제 2 도전성 리드들은 노출되고, 노출된 상기 제 2 도전성 리드들의 단부들중 일측의 단부들이 상기 반도체 칩의 본딩 패드들의 형성된 면과 동일 방향에서, 상기 반도체 칩의 타측 본딩 패드들에 인접하게 위치하도록, 상기 반도체 칩의 타측 상부면, 상기 타측의 측벽에 부착되고, 타단이 외측으로 돌출되어 있는 제 2 신호전달수단; 상기 제 1, 제 2 신호전달수단을 각각 개재한 상태로 상기 반도체 칩의 대향하는 측벽면을 지지하며, 상기 제 1, 제 2 신호전달수단보다 소정 간격만큼 높게 형성된 한 쌍의 지지부재; 상기 제 1, 제 2 신호전달수단의 상기 반도체 칩 위에 노출된 제 1, 제 2 리드선들을 상기 반도체 칩의 대응하는 본딩 패드들에 전기적으로 연결하는 제 1, 제 2 연결수단; 및 상기 노출된 제 1, 제 2 리드선들, 상기 제 1, 제 2 연결부재들을 포함하는 부분을 덮는 몰딩 화합물을 포함한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.

도 1은 본 발명의 일실시예에 따른 반도체 패키지의 분해사시도이고, 도 2는 도 1의 반도체 패키지를 조립한 상태에서 횡방향으로 절단한 단면도이다.

도 1과 도 2를 참조하면, 본 발명의 반도체 패키지는, 사각 구조의 저판(12)과, 상기 저판(12)의 대향하는 한쌍의 모서리를 따라 상기 저판(12)과 수직하도록 형성된 한 쌍의 측벽(14, 16)을 갖는 기판(10)을 포함한다. ;

상기 기판의 저판상에는 상부에 다수의 본딩 패드(42)들을 갖는 반도체 칩(40)이 안치되어, 부착되어 있다. 상기 반도체 칩(40)의 본딩 패드(42)들과 외부 인쇄회로기판간의 신호전달을 위하여 상기 저판(12)의 우측 및 좌측의 측벽(14, 16)의 둘레에는 신호전달을 위한 제 1, 제 2 신호전달부재(20, 30)가 부착되어 상기 반도체 칩(40)의 본딩 패드(42)들과 전기적으로 연결된다.

제 1 신호전달부재(20)는 상기 기판(10)의 측벽(14)의 폭과 동일한 폭을 갖는 장방형의 1 폴리이미드층(22)과, 제 1 폴리이미드층(22) 위에 형성된 다수의 제 1 도전성 배선 패턴들(24)을 포함한다. 상기 제 1 도전성 배선 패턴(24)들은 빠른 신호전송을 위하여 구리의 재질을 갖는 것이 바람직하며, 상기 제 1 폴리이미드층(22)의 길이방향으로, 일측 끝단에서 타측끝단까지 배치되어 있다. 또한, 상기 제 1 도전성 패턴을 포함하는 상기 제 1 폴리이미드층(22)의 상부에는 제 2 폴리이미드층(26)이 덮혀져서, 서로 부착된다. 제 2 신호전달부재(30) 또한 상기 제 1 신호 전달부재(20)와 동일한 구성을 가진다. 이하, 하부 폴리이미드층은 제 3 폴리이미드층(32), 상부 폴리이미드층은 제 4 폴리이미드층(36), 상기 제 3 폴리이미드층(32)과 제 4 폴리이미드층(36)사이의 도전성 배선 패턴은 제 2 도전성 패턴으로 언급된다. 상기 제 2, 제 4 폴리이미드층(26, 36)은 상기 제 1, 제 2 도전성 패턴의 일측 단부들이 각각 노출되도록 상기 제 1, 제 3 폴리이미드층(22, 32)의 길이보다 짧게 덮혀진다. 상기 제 1, 제 2 신호전달부재(20, 30)는 접절시 및 접절된 상태로 오랫동안, 내부의 도전성 배선들(24, 34)이 끊어지지 않도록, 유연성을 가지도록 하기 위하여, 구리를 사용하며, 구리 이외에도, 빠른 신호전송속도와 유연성 및 인성(Toughness)을 가진다면, 다른 재료로 대체가 가능하다.

상기 기판(10)의 저판(12)위에 반도체 칩(40)이 안치된 후에, 상기 제 1, 제 2 신호전달부재(20, 30)는 표시된 점선을 따라 접절되어, 도 2에 도시된 바와 같이, 상기 반도체 칩(40) 및 상기 기판의 표면에 기밀, 부착되어 있다. 상기 제 1, 제 2 신호전달부재(20, 30)은 노출된 제 1, 제 2 도전성 리드(24, 34)들의 단부들이 상기 반도체 칩(40)의 본딩 패드(42)들의 형성된 면과 동일 방향에서, 상기 반도체 칩(40)의 본딩 패드(42)들에 인접하게 위치하도록, 상기 반도체 칩(40)의 상부면, 상기 측벽(14, 16)의 내벽면, 상부면, 외벽면, 및 상기 측벽(14, 16)과 상기 저판(12)의 하부면의 소정 위치까지 연장되고, 상기 언급된 부분들에 기밀, 부착된다.

도 2와 같이, 부착된 제 1, 제 2 신호연결부재(20, 30)의 노출된 상기 제 1, 제 2 도전성 리드(24, 34)들과 상기 반도체 칩(40)의 본딩 패드(42)들을 다수의 와이어들에 의하여 전기적으로 연결되어 있다. 이들 와이어를 상기 제 1, 제 2 도전성 리드(24, 34)들과 본딩 패드(42)들에 서로 연결하기 위하여 와이어 본딩법이 사용된다. 또한, 상기 제 1, 제 2 도전성 리드(24, 34)들과 본딩 패드(42)들은 테이프 오토매티드 본딩(Tape Automated Bonding:TAB)법으로 서로 전기적으로 연결될 수 있는데, 이 경우, 상기 제 1, 제 2 도전성 리드(24, 34)들과 본딩 패드(42)들은 도전성의 볼과 절연성의 점착제에 의하여 서로 연결된 상태를 유지한다.

상기 노출된 제 1, 제 2 도전성 리드선(24, 34)들, 상기 제 1, 제 2 와이어(50)들을 포함하는 부분은 몰딩 화합물로 덮혀져서 외부 환경으로부터 보호된다.

상기 제 1, 제 2 신호전달부재(20, 30)의 타측 단부의 도전성 리드(24, 34)들이 도 1 및 도 2와 같이, 외부로 노출되지 않은 상태로 준비되어, 부착된 경우에는, 상기 기판(10)의 양측벽(14, 16)의 밑면, 상기 저판(12)의 밑면에 부착된 제 1, 제 2 신호전달수단의 제 2, 제 4 폴리이미드층의 부분들은 외부 외부 PCB와의 직접 연결을 위하여 식각에 의하여 제거되어 도 3과 같이, 밑면의 도전성 리드(24, 34)이 노출된다. 이들 부분들은 차후의 식각공정을 줄이기 위하여, 도 1에 도시된 것과 달리, 양단의 도전성 리드들이 노출되어 있는 상태로 준비될 수도 있다. 아울러, 도 1, 도 2와 같이, 타단의 도전성 리드(24, 34)들이 덮혀있는 경우에는, 도 4와 같이, 그의 소정 부분을 제거하여 솔더 볼을 부착하여 구성할 수도 있다. 이 경우, 솔더 볼이 외부 인쇄회로기판과의 신호전달경로의 일부를 구성한다. 한편, 상기한 실시예에서, 상기 측벽(14, 16)은 반도체 패키지의 구동시 발생하는 열을 용이하게 외부로 방출하도록 금속재나 그와 유사한 재료를 사용하여 만들어준다. 또한, 상기 반도체 패키지의 인캡슐레이션(Encapsulation)을 위한 몰딩 화합물(70)은 열가소성 수지나 열경화성 에폭시 수지를 사용하여 만들어 준다.

도 5는 본 발명의 다른 실시예에 따른 칩 사이즈의 반도체 패키지의 단면도이다.

도 5를 참조하면, 기판의 도 1 내지 도 4의 실시예와는 기판의 구조가 달라지는데, 저판이 존재하지 않고, 양측벽만이 존재한다. 또한, 제 1, 제 2 신호연결부재의 구성은 앞서의 실시예와 동일하지만, 그 접절방향이 달라지게 된다. 즉, 현재의 실시예에서는 반도체 칩(40) 상에 기밀, 부착되는 단부는 반도체 칩(40)의 내측을 향하도록 접절되고, 양측벽(14, 34)의 밑면에 부착되는 단부는 상기 반도체 칩(40)의 외측을 향하도록 접절되어 있다. 기판(40)은 제 1, 제 2 신호연결부재의 수직으로 접절된 부분의 내벽면의 폴리이미드(22, 32)에 기밀, 부착되고, 양측벽(또는 지지부재, 14, 34)은 상기 제 1, 제 2 신호연결부재의 수직으로 접절된 부분의 외벽면의 폴리이미드(26, 36)에 기밀, 부착된다. 상기 제 1, 제 2 신호연결부재의 제 1, 제 2 리드선(24, 34)들은 반도체 칩의 본딩 패드(42)와 와이어 본딩법에 의하여 와이어(50)로 본딩되어 있으며, 이 또한, 테이프 오토매티드 본딩(Tape Automated Bonding:TAB)방법에 의하여 부착될 수도 있다. 상기 측벽(14, 16)은 상기 반도체 기판(40) 위에 부착된 신호전달부재의 상부 폴리이미드(26, 36)보다 소정 간격만큼 높게 형성되어 있고, 상기 양측벽 사이의 와이어(50), 반도체 칩(40), 제 1, 제 2 신호연결부재들은 몰딩 화합물(70)에 의하여 매립되어, 외부 환경으로부터 보호된다. 또한, 상기 측벽(14, 16)은 반도체 패키지의 구동시 발생하는 열을 용이하게 외부로 방출하도록 금속재나 그와 유사한 재료를 사용하여 만들어준다.

도 6은 본 발명의 또 다른 실시예에 따른 칩 사이즈 패키지의 단면도로서, 도 2에 도시한 반도체 패키지를 병렬로 연결하여 구성한 것이다.

각 반도체 칩의 개별적인 구성요소들은 앞서 설명한 일실시예와 동일하므로, 여기서의 설명은 생략한다. 그런데, 현재의 구성에서, 인접한 측벽의 사이에는 신호전달부재가 서로에게 공유되고, 그 공유된 신호전달부재의 리드선(24)은 좌측 및 우측의 패키지에 포함되는 각 기판(40, 41)으로 분리되어야 하므로, 그 일부가 양측으로 갈라진 리드선(24a, 24b)을 갖는 구조를 가진다. 상기와 같이, 분리된 구조의 리드선을 형성하기 위해서는, 두 개로 갈라진 부분에 리드선을 형성한 후, 폴리이미드를 접착시키고, 얇은 판을 부착시킨 다음, 판 위에 다시 폴리이미드를 접착시킨다. 그런다음, 리드선을 층으로 형성하고, 다시 폴리이미드를 접착시키는 과정을 수행한다. 상기 분리된 구조의 리드선 형성에 사용되는 판은, 제거가 용이하도록, 유리나 세라믹류의 재료를 사용한다. 한편, 상기 측벽(14, 15, 16, 17)은 반도체 패키지의 구동시 발생하는 열을 용이하게 외부로 방출하도록 금속재나 그와 유사한 재료를 사용하여 만들어준다. 현재의 실시예에서는 두 개의 반도체 패키지를 모듈화하여 구성한 예를 보이고 설명하였지만, 두 개이상의 모듈 구성도 가능하다.

도 7은 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지의 단면도로서, 도 2에 도시한 반도체 패키지 두 개를 적층하여 구성한 것이다.

각 반도체 칩의 개별적인 구성요소들은 앞서 설명한 일실시예와 동일하므로, 여기서의 설명은 생략한다. 그런데, 현재의 구성에서, 적층된 두 반도체 패키지중, 하부에 위치하는 패키지의 제 1, 제 2 신호전달부재(20, 30)의 리드선(24, 34)과 상부에 위치하는 패키지의 제 3, 제 4 신호전달부재(21, 31)의 대응하는 리드선(25, 35)과 전기적으로 연결되도록, 하부측 패키지의 리드선(24, 34)의 상부면을 완전히 노출하고, 상부측 패키지의 리드선(25, 35)을 소정 부분 노출하여 솔더 볼(60)을 사용하여 서로에게 연결되도록 한다. 이들 대응하는 리드들 사이의 연결은 상기한 방법외에도 여러 가지 다른 방법이 사용될 수 있다. 한편, 상기 측벽(14, 15, 16, 17)은 반도체 패키지의 구동시 발생하는 열을 용이하게 외부로 방출하도록 금속재나 그와 유사한 재료를 사용하여 만들어준다. 현재의 실시예에서는 두 개의 반도체 패키지를 적층하여 구성한 예를 보이고 설명하였지만, 두 개이상의 반도체 패키지를 적층하여 구성하는 것도 가능하다.

이상에서 설명한 바와 같이, 본 발명의 반도체 패키지는 다음과 같은 효과들을 가진다.

첫째, 전기적 신호의 전달이 빠르다.

둘 째, 금속이나 열전도도가 큰 금속재의 측벽을 사용하므로써, 패키지에서 발생하는 열을 외부로 용이하게 방출하여, 열에 의한 패키지 수명의 감소를 방지한다.

셋 째, 칩 사이즈의 단층 패키지 및 적층형 패키지의 구성이 가능해진다.

넷 째, 패키지를 병렬로 접합시키므로써, 모듈에서 패키지가 차지하는 면적을 최소화할 수 있고, 멀티-칩-모듈(Multi-Chip-Module:MCM)보다 더 작은 크기의 모듈을 구현할 수 있다.

다섯 째, 별도의 지지대 없이 적층형 패키지의 구성이 가능하므로, 솔더 조인트의 신뢰성을 높일 수 있다.

여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시 하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (16)

1. 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는 기판;

   상기 기판의 저판상에 안치되며, 상부에 다수의 본딩 패드들을 갖는 반도체 칩;

   길이방향으로, 일측 끝단에서 타측끝단까지 연장되도록 내부에 제 1 도전성의 리드들을 포함하고, 절연 및 유연성을 가지며, 양측 단부의 상기 제 1 도전성 리드들은 노출되고, 노출된 상기 제 1 도전성 리드들의 단부들중 일측의 단부들이 상기 반도체 칩의 본딩 패드들의 형성된 면과 동일 방향에서, 상기 반도체 칩의 일측 본딩 패드들에 인접하게 위치하도록, 상기 반도체 칩의 일측 상부면, 상기 일측의 측벽의 내벽면, 상부면, 외벽면, 및 상기 측벽과 상기 저판의 하부면의 소정 위치까지 연장되고, 상기 부분들에 밀착, 부착된 제 1 신호전달수단;

   길이방향으로, 일측 끝단에서 타측끝단까지 연장되며, 내부에 제 2 도전성의 리드들을 포함하고, 절연 및 유연성을 가지며, 양측 단부의 제 2 도전성 리드들은 노출되고, 노출된 상기 제 2 도전성 리드들의 단부들중 일측의 단부들이 상기 반도체 칩의 본딩 패드들의 형성된 면과 동일 방향에서, 상기 반도체 칩의 타측 본딩 패드들에 인접하게 위치하도록, 상기 반도체 칩의 타측 상부면, 상기 타측의 측벽의 내벽면, 상부면, 외벽면, 및 상기 타측의 측벽과 상기 저판의 하부면의 소정 위치까지 연장되고, 상기 부분들에 밀착, 부착된 제 2 신호전달수단;

   상기 제 1 신호연결수단의 노출된 상기 제 1 도전성 리드들과 상기 반도체 칩의 일측의 본딩 패드들을 전기적으로 연결하기 위한 다수의 제 1 연결부재;

   상기 제 2 신호연결수단의 노출된 상기 제 2 리드들과 상기 반도체 칩의 타측의 본딩 패드들을 전기적으로 연결하기 위한 다수의 제 2 연결부재; 및

   상기 노출된 제 1, 제 2 리드선들, 상기 제 1, 제 2 연결부재들을 포함하는 부분을 덮는 몰딩 화합물을 포함하는 것을 특징으로 하는 반도체 패키지.
2. 제 1 항에 있어서, 상기 제 1, 제 2 신호전달수단은, 유연한 절연성의 제 1 폴리이미드, 상기 제 1 폴리이미드의 상부에 형성된 도전성의 제 1 리드선들, 상기 제 1 리드선의 양측 단부들이 노출되도록, 상기 제 1 리드선들을 포함하는 상기 제 1 폴리이미드 상부를 덮는 절연성의 제 2 폴리이미드를 포함하는 것을 특징으로 하는 반도체 패키지.
3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1, 제 2 연결수단은 도전성의 와이어인 것을 특징으로 하는 반도체 패키지.
4. 제 1 항 또는 제 2 항에 있어서, 상기 제 1, 제 2 연결수단은 도전성의 다수의 볼들을 포함하는 테이프인 것을 특징으로 하는 반도체 패키지.
5. 제 1 항에 있어서, 상기 기판의 양측벽의 밑면, 상기 저판의 밑면에 부착되어 노출된 제 1, 제 2 신호전달수단의 타단에 노출된 상기 제 1, 제 2 도전성 리드들은 외부 PCB에 직접 연결되는 것을 특징으로 하는 반도체 패키지.
6. 제 1 항에 있어서, 상기 제 1, 제 2 신호전달수단의 타단의 노출된 상기 제 1, 제 2 도전성 리드들은 부분적으로 노출되고, 상기 부분적으로 노출된 부분에는 외부 PCB와의 전기적인 연결을 위한 솔더 볼을 추가로 포함하는 것을 특징으로 하는 반도체 패키지.
7. 제 1 항에 있어서, 상기 측벽은 금속재로 구성되는 것을 특징으로 하는 반도체 패키지.
8. 제 1 항에 있어서, 상기 몰딩 화합물은 열가소성 또는 열경화성 에폭시 수지로 구성되는 것을 특징으로 하는 반도체 패키지.
9. 사각 구조의 저판과, 상기 저판의 대향하는 한쌍의 모서리를 따라 상기 저판과 수직하도록 형성된 한 쌍의 측벽을 갖는 기판;

   상기 기판의 저판상에 안치되며, 상부에 다수의 본딩 패드들을 갖는 반도체 칩;

   길이방향으로, 일측 끝단에서 타측끝단까지 연장되도록 내부에 제 1 도전성의 리드들을 포함하고, 절연 및 유연성을 가지며, 양측 단부의 상기 제 1 도전성 리드들은 노출되고, 노출된 상기 제 1 도전성 리드들의 단부들중 일측의 단부들이 상기 반도체 칩의 본딩 패드들의 형성된 면과 동일 방향에서, 상기 반도체 칩의 일측 본딩 패드들에 인접하게 위치하도록, 상기 반도체 칩의 일측 상부면, 상기 일측의 측벽의 내벽면, 상부면, 외벽면, 및 상기 측벽과 상기 저판의 하부면의 소정 위치까지 연장되고, 상기 언급된 부분들에 밀착, 부착된 제 1 신호전달수단;

   길이방향으로, 일측 끝단에서 타측끝단까지 연장되며, 내부에 제 2 도전성의 리드들을 포함하고, 절연 및 유연성을 가지며, 양측 단부의 제 2 도전성 리드들은 노출되고, 노출된 상기 제 2 도전성 리드들의 단부들중 일측의 단부들이 상기 반도체 칩의 본딩 패드들의 형성된 면과 동일 방향에서, 상기 반도체 칩의 타측 본딩 패드들에 인접하게 위치하도록, 상기 반도체 칩의 타측 상부면, 상기 타측의 측벽의 내벽면, 상부면, 외벽면, 및 상기 타측의 측벽과 상기 저판의 하부면의 소정 위치까지 연장되고, 상기 부분들에 밀착, 부착된 제 2 신호전달수단;

   상기 제 1 신호연결수단의 노출된 상기 제 1 도전성 리드들과 상기 반도체 칩의 일측의 본딩 패드들을 전기적으로 연결하기 위한 다수의 제 1 연결부재;

   상기 제 2 신호연결수단의 노출된 상기 제 2 리드들과 상기 반도체 칩의 타측의 본딩 패드들을 전기적으로 연결하기 위한 다수의 제 2 연결부재; 및

   상기 노출된 제 1, 제 2 리드선들, 상기 제 1, 제 2 연결부재들을 포함하는 부분을 덮는 몰딩 화합물을 포함하는 반도체 패키지를 두 개 이상 나란이 배열하여 여 서로 부착하고, 부착된 두 반도체 패키지의 사이에 개재되어 두 반도체 패키지의 양측벽면에 부착되는 신호연결수단의 선택된 리드들은 양측의 반도체 패키지로 분기되어, 해당 반도체 패키지의 본딩 패드들과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
10. 제 9 항에 있어서, 상기 각 반도체 패키지에 있어서, 상기 제 1, 제 2 신호전달수단은, 유연한 절연성의 제 1 폴리이미드, 상기 제 1 폴리이미드의 상부에 형성된 도전성의 제 1 리드선들, 상기 제 1 리드선의 양측 단부들이 노출되도록, 상기 제 1 리드선들을 포함하는 상기 제 1 폴리이미드 상부를 덮는 절연성의 제 2 폴리이미드를 포함하는 것을 특징으로 하는 반도체 패키지.
11. 제 9 항 또는 제 10 항에 있어서, 상기 각 반도체 패키지에서 상기 제 1, 제 2 연결수단은 도전성의 와이어인 것을 특징으로 하는 반도체 패키지.
12. 제 9 항 또는 제 10 항에 있어서, 상기 각 반도체 패키지에서, 상기 제 1, 제 2 연결수단은 도전성의 다수의 볼들을 포함하는 테이프인 것을 특징으로 하는 반도체 패키지.
13. 제 9 항에 있어서, 상기 각 반도체 패키지의 기판의 양측벽의 밑면, 상기 저판의 밑면에 부착되어 노출된 제 1, 제 2 신호전달수단의 타단에 노출된 상기 제 1, 제 2 도전성 리드들은 외부 PCB에 직접 연결되는 것을 특징으로 하는 반도체 패키지.
14. 제 9 항에 있어서, 상기 각 반도체 패키지의 제 1, 제 2 신호전달수단의 타단의 노출된 상기 제 1, 제 2 도전성 리드들은 부분적으로 노출되고, 상기 부분적으로 노출된 부분에는 외부 PCB와의 전기적인 연결을 위한 솔더 볼을 추가로 포함하는 것을 특징으로 하는 반도체 패키지.
15. 제 9 항에 있어서, 상기 측벽은 금속재로 구성되는 것을 특징으로 하는 반도체 패키지.
16. 제 9 항에 있어서, 상기 몰딩 화합물은 열가소성 또는 열경화성 에폭시 수지로 구성되는 것을 특징으로 하는 반도체 패키지.