KR200283907Y1 - 볼 그리드 어레이 패키지 적층형 반도체 소자 - Google Patents

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KR200283907Y1
KR200283907Y1 KR2020020014422U KR20020014422U KR200283907Y1 KR 200283907 Y1 KR200283907 Y1 KR 200283907Y1 KR 2020020014422 U KR2020020014422 U KR 2020020014422U KR 20020014422 U KR20020014422 U KR 20020014422U KR 200283907 Y1 KR200283907 Y1 KR 200283907Y1
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최완균
정도수
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주식회사 바른전자
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Abstract

본 고안은 볼 그리드 어레이(BGA; Ball Grid Array) 패키지 소자를 수직으로 적층한 패키지 적층형 반도체 소자에 관한 것으로서, 금속 배선 패턴층과 절연층을 포함하는 유연성 기판, 반도체 칩과 이 반도체 칩을 봉지한 패키지 몸체 및 상기 패키지 몸체 외부로 돌출된 전기 접속 단자를 포함하며, 제2 패키지와 마주보는 면을 갖는 제1 패키지, 반도체 칩과 이 반도체 칩을 봉지하는 패키지 몸체 및 상기 패키지 몸체 외부로 돌출된 전기 접속 단자를 포함하며, 상기 제1 패키지와 마주보는 면을 갖는 제2 패키지 및 상기 제1 패키지와 제2 패키지를 외부와 전기적으로 연결하는 외부 접속 단자를 포함하며, 상기 제1 패키지와 제2 패키지는 수직 방향으로 평행하게 적층되며, 상기 유연성 기판은 상기 제1 패키지의 마주보는 면과 제2 패키지의 마주보는 면 사이에 위치하여 제1 패키지와 제2 패키지를 전기적으로 연결하는 제1 부분과 제2 패키지의 측면을 감싸며 연장되어 제2 패키지의 상기 마주보는 면의 반대면에서 상기 제1 패키지와 제2 패키지들을 상기 외부 접속 단자와 전기적으로 연결하는 제2 부분을 포함하고, 상기 제1 부분과 제2 부분은 전기적으로 서로 연결되어 있다.

Description

볼 그리드 어레이 패키지 적층형 반도체 소자 {Ball Grid Array Package Stacked Semiconductor Device}
본 고안은 반도체 소자 적층 기술에 관한 것으로서, 좀 더 구체적으로는 볼 그리드 어레이(BGA; Ball Grid Array) 패키지 소자를 수직으로 적층한 패키지 적층형 반도체 소자에 관한 것이다.
반도체 소자의 용량을 높이는 방법 중 하나는 여러 개의 칩 또는 패키지를 적층하여 하나의 제품으로 구현하는 것이다. 이러한 반도체 소자 적층 기술은 개별 반도체 소자의 초고집적화와 고성능화에 따라 반도체 칩 자체의 크기가 증가하면서 요구되는 반도체 소자의 실장밀도 향상을 위해서도 필요하다. 적층형 반도체 소자는 패키지되지 않은 개별 칩(bare chip)을 여러 개 적층하는 칩 적층형 소자로 구현될 수도 있고, 조립 공정이 끝난 패키지 소자 여러 개를 적층한 패키지 적층형소자로 구현될 수도 있다.
패키지 적층형 소자는 여러 개의 패키지를 수직 방향으로 쌓아서 적층하기 때문에 3차원 적층형 반도체 소자라고도 하는데, 보통 2개에서 많게는 8개의 패키지 소자를 적층하여 하나의 패키지 소자를 실장하도록 설계된 회로 기판에 실장되어 사용한다. 종래 패키지 적층형 소자는 TSOP(Thin Small Outline Package)나 LCC(Leadless Chip Carrier)를 사용하는데, 적층된 패키지 소자들을 전기적으로 연결하는 구조가 쉽게 가능하고, 자동 공정에 적용할 수 있어야 한다. 한편, 전자 소자의 소형 경량화 추세에 따라 반도체 칩 패키지도 크기가 줄어들면서, 반도체 칩의 고집적화 고성능화에 따라 좀 더 경제적이고 신뢰성이 높은 패키지를 개발하려는 노력이 계속되고 있다. 이러한 노력으로 반도체 칩 패키지도 여러 형태로 전개되고 있는데, 최근에는 패키지의 외부 전기 접속 수단을 면 배열(grid array) 방식으로 한 볼 그리드 어레이(BGA; ball grid array) 패키지가 주류를 이루고 있다. 이러한 면 배열 패키지는 반도체 칩의 입출력 핀 수 증가에 적절하게 대응하고, 전기 접속부의 유도 성분을 줄이면서 패키지의 크기를 반도체 칩 수준의 크기로 줄일 수 있다는 점에서 유리하다.
패키지 적층 기술을 BGA 패키지에 적용한다면, 개별 패키지의 용량을 증가시킬 수 있을 뿐만 아니라 반도체 소자의 입출력 핀 수 증가에 적절히 대응할 수 있으며 좀 더 신뢰성 높은 반도체 제품을 구현할 수 있을 것이다.
본 고안의 목적은 BGA 패키지 적층 기술을 제공하는 것이다.
본 고안의 다른 목적은 BGA 패키지 소자 복수 개를 간단하고 자동화된 공정으로 적층할 수 있는 기술을 제공하는 것이다.
본 고안의 또 다른 목적은 BGA 패키지 소자가 적층된 반도체 소자의 전기적 특성을 개선하고, 열 방출 특성 및 솔더 접합부의 신뢰성을 높이는 것이다.
도 1a는 본 고안의 제1 구현예에 따른 패키지 적층형 반도체 소자의 단면도.
도 1b는 제1 구현예에 따른 반도체 소자에서 패키지 적층 과정을 나타내는 단면도.
도 2a는 본 고안의 제2 구현예에 따른 패키지 적층형 반도체 소자의 단면도.
도 2b는 제2 구현예에 따른 반도체 소자에서 패키지 적층 과정을 나타내는 부분 단면도.
도 3은 본 고안의 제3 구현예에 따른 패키지 적층형 반도체 소자의 단면도.
도 4는 본 고안의 제4 구현예에 따른 패키지 적층형 반도체 소자의 단면도.
도 5는 본 고안의 제5 구현예에 따른 패키지 적층형 반도체 소자의 단면도.
도 6은 본 고안의 제6 구현예에 따른 패키지 적층형 반도체 소자의 단면도.
도 7은 본 고안의 제7 구현예에 따른 패키지 적층형 반도체 소자의 단면도.
도 8은 본 고안의 제8 구현예에 따른 패키지 적층형 반도체 소자로서, 열방출을 위한 히트 싱크와 솔더 접합부의 특성 개선을 위한 언더필 층이 형성된 구현예의 단면도.
<도면의 주요 부호에 대한 설명>
10, 30: 제1 패키지 소자 12, 32: 패키지 몸체
14, 34: 전기 접속 단자(솔더 볼) 16, 36: 패키지 몸체 밑면
18, 38: 패키지 몸체 윗면 20: 유연성 기판
22: 배선 패턴층 24: 절연층
40: 외부 접속 단자 50: 접착층
60: 회로 기판 62: 접속부
70, 72: 히트 싱크(heat sink) 80: 언더필 층(underfill layer)
90: 열전도성 그리스(thermal grease)
본 고안에 따른 패키지 적층형 반도체 소자는, 금속 배선 패턴층과 절연층을 포함하는 유연성 기판, 반도체 칩과 이 반도체 칩을 봉지한 패키지 몸체 및 상기 패키지 몸체 외부로 돌출된 전기 접속 단자를 포함하며, 제2 패키지와 마주보는 면을 갖는 제1 패키지, 반도체 칩과 이 반도체 칩을 봉지하는 패키지 몸체 및 상기 패키지 몸체 외부로 돌출된 전기 접속 단자를 포함하며, 상기 제1 패키지와 마주보는 면을 갖는 제2 패키지 및 상기 제1 패키지와 제2 패키지를 외부와 전기적으로 연결하는 외부 접속 단자를 포함하며, 상기 제1 패키지와 제2 패키지는 수직 방향으로 평행하게 적층되며, 상기 유연성 기판은 상기 제1 패키지의 마주보는 면과 제2 패키지의 마주보는 면 사이에 위치하여 제1 패키지와 제2 패키지를 전기적으로 연결하는 제1 부분과 제2 패키지의 측면을 감싸며 연장되어 제2 패키지의 상기 마주보는 면의 반대면에서 상기 제1 패키지와 제2 패키지들을 상기 외부 접속 단자와 전기적으로 연결하는 제2 부분을 포함하고, 상기 제1 부분과 제2 부분은 전기적으로 서로 연결되어 있다.
본 고안에 따르면, 제1 패키지의 마주보는 면은 패키지 몸체의 밑면이고, 제2 패키지의 마주보는 면은 패키지 몸체의 밑면이거나 윗면이 될 수 있다. 한편,유연성 기판과 함께 다층 회로 기판을 사용하여 제1 패키지와 제2 패키지를 전기적으로 연결할 수도 있으며, 별도의 외부 접속 단자를 사용하지 않고, 제2 패키지의 전기 접속 단자를 외부 접속 단자로 사용할 수도 있다.
본 고안에서 제1 패키지, 제2 패키지의 전기 접속 단자와 외부 접속 단자는 솔더 볼이며, 제1, 제2 패키지는 BGA 패키지 소자이다.
본 고안의 다른 구현예에 따르면, 패키지 적층형 반도체 소자는 열 방출 특성을 높이기 위한 히트 싱크를 포함하며, 전기적 특성(예컨대, 제1 패키지 소자와 제2 패키지 소자 사이의 신호차 최소화)을 개선하기 위해 제1, 제2 패키지 각각의 전기 접속부에 대한 신호 경로를 대칭으로 하거나 상기 전기 접속부로부터 외부 전기 접속 단자까지의 신호 경로 길이를 동일하게 하는 것도 가능하며, 패키지의 전기 접속부와 기판의 배선 패턴층 사이의 솔더 접합부를 신뢰성있게 하기 위하여, 패키지와 기판 사이에 언더필 층을 형성하는 것도 가능하다.
이하, 도면을 참조로 본 발명의 구현예에 대해 설명한다.
제1 구현예
도 1a는 본 고안의 제1 구현예에 따른 패키지 적층형 반도체 소자의 단면도이다.
적층형 소자(100A)는 제1 패키지(10), 유연성 기판(20), 제2 패키지(30) 및 외부 접속 단자(40)를 포함한다. 제1 패키지(10)는 반도체 칩(도시 아니함)과 이 반도체 칩을 봉지하는 패키지 몸체(12), 복수의 전기 접속부(14)를 포함한다. 제1패키지(10)는 전기 접속부(14)가 형성된 밑면(16)과 이 밑면(16)과 반대되는 윗면(18)을 포함한다. 전기 접속부(14)는 반도체 칩과 전기적으로 연결되며, 패키지 몸체(12) 외부로 돌출되어 패키지 몸체의 밑면(16)에 형성되어 있다. 여기서, 패키지 몸체의 밑면(16)과 윗면(18)은 전기 접속부(14)의 형성 위치를 기준으로 정의되는 면을 말하는데, 보통 패키지 몸체(12) 내부에 포함되어 있는 반도체 칩의 활성면(active surface)과 동일한 방향을 향하고 있는 것이 패키지 몸체의 윗면(16)이다.
제2 패키지(30)는 제1 패키지(10)와 마찬가지로 반도체 칩, 패키지 몸체(32), 복수의 전기 접속부(34) 및 상기 제1 패키지(10)의 밑면(16)과 마주보는 패키지 몸체 밑면(36) 및 이 밑면(36)과 반대되는 윗면(38)을 포함한다. 패키지 몸체(32, 12)는 예컨대, 플라스틱 수지를 주입 성형(injection molding)함으로써 형성되고, 전기 접속부(34, 14) 및 외부 접속 단자(40)는 예컨대, 솔더 볼(solder ball)이다.
유연성 기판(20)은 배선 패턴층(22)과 유연성(flexible) 절연층(24)으로 이루어지며, 제1 패키지(10)의 전기 접속부(14)와 외부 접속 단자(40)를 위한 개방부(26, 28)를 포함한다. 배선 패턴층(22)은 제1 패키지(10)의 전기 접속부(14)와 제2 패키지(30)의 전기 접속부(34)를 각각 전기적으로 연결하여, 제1 패키지(10)와 제2 패키지(30)가 전기적으로 서로 연결되도록 하는 제1 부분과, 제1·제2 패키지들(10, 30)을 외부 전기 접속 단자(40)와 전기적으로 연결시키는 제2 부분을 포함한다. 이렇게 함으로써, 제1 패키지(10)와 제2 패키지(30)는 하나의 반도체 소자로서 기능할 수 있다.
유연성 기판(20)의 절연층(24)은 팽창계수가 큰 재료 예컨대, 폴리이미드(polyimide)나 다른 열경화성 폴리머(thermoset polymer)로 이루어진다. 유연성 기판(20)의 배선 패턴층(22)은 절연층(24)에 패턴 형성되는 예컨대, 구리 금속으로 이루어진다. 배선 패턴층(22)에는 예컨대, PSR(Photo-Solder Resist)에 의한 솔더 마스크 층(solder mask layer)이 도포되어 있으며, 제2 패키지(30)의 솔더 볼(34)은 이 솔더 마스크에 의해 노출된 배선 패턴층(22) 부분에 부착된다.
본 고안의 제1 구현예에 따른 적층형 소자(100A)는 예컨대, 도 1b에 나타낸 과정으로 적층될 수 있다. 구리 배선 패턴층(22)이 형성된 절연층(24)으로 이루어진 유연성 기판(20)을 준비한다. 기판(20)의 개방부(28)에 외부 접속 단자용 솔더 볼(40)을 올리고 예컨대, 리플로우 솔더링(reflow soldering)하여 외부 접속 단자(40)를 기판(20)에 접속한다. 기판(20)의 상부면 한쪽에 제1 패키지(10)를 올리고 리플로우 솔더링하여 제1 패키지(10)의 솔더 볼(14)이 개방부(26)에 의해 노출된 배선 패턴층(22)에 결합되도록 한다. 기판(20)의 하부면의 제1 패키지(10) 부착 위치와 대응되는 곳에 제2 패키지(20)를 접착제(50)에 의해 기판(20)에 부착한다. 유연성 기판(20)을 도 1b의 화살표 방향으로 구부려서 제1 패키지(10)의 밑면(16)과 제2 패키지(30)의 밑면(36)이 서로 마주보도록 하며, 제2 패키지(20)의 전기 접속부(34)가 제1 패키지(10)의 전기 접속부(14)와 전기적으로 연결될 수 있는 위치의 배선 패턴층(22)에 닿도록 한다. 다시 리플로우 솔더링을 진행하여, 제2 패키지(20)의 전기 접속부(34)가 배선 패턴층(22)에 결합되도록 한다.
이러한 구조의 적층형 소자(100A)에서는 각각의 패키지가 밑면(16, 36)이 서로 마주보도록 적층되기 때문에(즉, 패키지의 두 밑면들이 마주보는 면이 되기 때문에), 제1 패키지(10)와 제2 패키지(30)가 서로 미러(mirror) 형이 되도록 하여야, 서로 대응되는 전기 접속부(14, 34)가 배선 패턴층(22)을 통해 전기적으로 연결되도록 할 수 있다.
제2 구현예
도 2a는 본 고안의 제2 구현예에 따른 패키지 적층형 반도체 소자(100B)의 단면도이고, 도 3b는 적층형 소자(100B)의 제조 과정과 효과를 설명하기 위한 부분 단면도이다.
도 2a를 참조하면, 제1 패키지(10)와 제2 패키지(30)는 각각의 밑면(16, 36)과 윗면(18, 38)이 동일한 방향을 향하도록 적층된다. 즉, 제2 구현예에서는 제1 패키지(10)의 밑면(16)과 제2 패키지(30)의 윗면(38)이 마주보는 면이 된다. 제2 패키지(30)는 그 윗면(38)이 제1 접착층(50a)에 의해 기판(20)의 절연층(24)에 부착된다. 제2 구현예에 따른 적층형 소자(100B)에서는 솔더 볼(14, 36, 40)이 모두 기판(20)의 배선 패턴층(22)에 직접 부착된다. 배선 패턴층(22)에는 PSR이 도포되어 있다.
도 2b에서 보는 것처럼, 제2 구현예에 따른 적층형 소자(100B)는 외부 접속 단자(40)를 기준으로 제1 패키지(10)와 제2 패키지(30)가 동일한 거리만큼 떨어져 기판(20)에 배치되어 있다. 따라서, 외부 접속 단자(40)에 대한 제1 패키지(10)와제2 패키지(30)의 신호 전달 경로는 그 길이가 동일하다. 적층형 소자(100B)를 이렇게 구현하면, 패키지 소자(10, 30) 사이의 신호차(signal skew)가 없다는 장점이 있다.
제3 구현예
도 3은 본 고안의 제3 구현예에 따른 패키지 적층형 반도체 소자(100C)의 단면도이다.
도 3을 참조하면, 적층형 소자(100C)에서 제1 패키지(10)와 제2 패키지(20)는 제1 패키지(10)의 밑면(16)과 제2 패키지(30)의 윗면(38)이 서로 마주보도록 적층된다. 제3 구현예에서는 패키지 소자를 기판에 부착하기 위한 접착층을 사용하지 않는다. 제1 패키지(10)의 솔더 볼(14)은 기판(20)의 배선 패턴층(22)에 직접 부착되고, 제2 패키지(30)의 솔더 볼(34)은 기판(20)의 절연층 개방부(28)를 통해 배선 패턴층(22)에 연결되며, 외부 접속 단자(40)는 솔더 볼(34)과 마주보는 위치에서 배선 패턴층(22)에 직접 부착된다.
제4 구현예
도 4는 본 고안의 제4 구현예에 따른 패키지 적층형 반도체 소자(100D)의 단면도이다.
적층형 소자(100D)에서는 제1 패키지(10)의 밑면(16)과 제2 패키지(30)의 윗면(38)이 서로 마주보며, 제1 패키지(10)의 솔더 볼(14)은 개방부(26)를 통해기판(20)의 배선 패턴층(22)과 접속되고, 제2 패키지(30)의 솔더 볼(34)은 기판(20)의 배선 패턴층(22)과 절연층(24)을 모두 개방하는 개방부(29)를 통해 아래로 돌출된다. 따라서, 솔더 볼(34)은 제2 패키지(30)를 외부와 전기적으로 연결하는 데에 사용됨과 동시에 적층형 소자(100D)의 외부 접속 단자의 역할을 한다.
제5 구현예
도 5는 본 고안의 제5 구현예에 따른 패키지 적층형 반도체 소자(100E)의 단면도이다.
제5 구현예에 따른 적층형 소자(100E)는 제1, 제2 패키지(10, 30)의 적층 구조, 솔더 볼(14, 34)과 기판(20)의 연결 구조 및 접착층(50)의 부착 위치 등은 제1 구현예의 적층형 소자(100A)와 동일하다. 다만, 제5 구현예에서 적층형 소자(100E)에 사용되는 유연성 기판(20)은 적층형 소자(100E)의 중앙을 기준으로 좌우 대칭이 되도록 배치되어 있다. 따라서, 유연성 기판(20)은 제2 패키지(30) 양쪽 측면을 따라 연장되어 제2 패키지(30)의 윗면(38)에서 기판(20)의 배선층(22)과 외부 접속 단자(40)가 전기적으로 연결된다.
제5 구현예의 적층형 소자(100E)에 따르면 특정 전기 접속부(14, 34)에 대한 신호 경로를 대칭으로 하여, 각각의 전지 접속부(14, 34)에 대한 신호 전달 길이를 동일하게 할 수 있다.
제6 구현예
도 6은 본 고안의 제6 구현예에 따른 패키지 적층형 반도체 소자(100F)의 단면도이다.
도 6을 참조하면, 적층형 소자(100E)는 제1 패키지(10), 제2 패키지(30), 유연성 기판(20) 및 회로 기판(60)을 포함한다. 회로 기판(60)은 양면에 배선 패턴층이 형성되어 있으며, 회로 기판(60)의 양면에 제1 패키지(10)의 솔더 볼(14)과 제2 패키지(30)의 솔더 볼(34)이 부착된다. 회로 기판(60)은 다층 회로 기판일 수 있으며, 전기적으로 서로 연결되어야 하는 제1 패키지(10)와 제2 패키지(20) 사이의 연결 구조(즉, 앞의 제1~제5 구현예에서 유연성 기판의 제1 부분에 대응되는 구조)를 회로 기판(60)의 다층 배선층으로 구현할 수 있다.
회로 기판(60)의 한쪽 변에는 유연성 기판(20)의 금속층(22)과 연결되는 접속부(62, 예컨대 솔더 접속부)가 형성되어 있다. 외부 접속 단자(40)는 유연성 기판(20)의 금속층(22)과 전기적으로 연결된다.
제7 구현예
도 7은 본 고안의 제7 구현예에 따른 패키지 적층형 반도체 소자(100G)의 단면도이다.
제7 구현예의 적층형 소자(100G)는 회로 기판(60)을 사용한다는 점에서 제6 구현예의 적층형 소자(100F)와 공통된다. 다만, 회로 기판(60)의 접속부(62)가 형성 위치가 다르다. 즉, 제6 구현예의 적층형 소자(100F)에서는 회로 기판(60)의 상부면(즉, 제1 패키지(10)를 향한 면)에 접속부를 형성하였지만, 제7 구현예의 적층형 소자(100G)에서는 회로 기판(60)의 제2 패키지(30)를 향한 면 즉, 하부면에 접속부를 형성하여 기판(20)의 배선 패턴층(22)과 회로 기판의 배선층이 서로 전기적으로 연결되도록 한다.
제8 구현예
도 8은 본 고안의 제8 구현예에 따른 패키지 적층형 반도체 소자(100H)의 단면도이다.
이 구현예는 도 2에 나타낸 제2 구현예의 변형 실시예의 형태로 설명한다. 제8 구현예에 따른 적층형 소자(100F)는 제1 패키지 소자(10), 유연성 기판(20), 제2 패키지 소자(30) 및 히트 싱크핀(70, heat sink fin)과 히트 싱크(72)를 포함한다. 또한, 제1 패키지(10)의 전기 접속부(14)를 유연성 기판(20)의 배선 패턴층(22)에 리플로우 솔더링한 다음, 제1 패키지(10)와 기판(20) 사이에 언더필 층(80a, underfill layer)을 형성한다. 마찬가지로, 제2 패키지(30)의 전기 접속부(34)를 flecible 기판(20)의 배선 패턴층(22)에 리플로우 솔더링한 다음 언더필 층(80b)을 형성한다. 이러한 언더필 층(80a, 80b)은 패키지의 전기 접속부(14, 34)와 기판(20) 사이의 솔더 접합부의 신뢰성을 높여주고, 패키지 소자(10, 30)와 기판(20)의 기계적 결합성을 향상시킬 수 있다.
도 8을 참조하면, 본 고안의 제8 구현예에 따른 적층형 소자(100H)는 제1 패키지(10)의 윗면(18)과 제2 패키지(20)의 윗면(38)에 접촉되는 히트 싱크(72)를 포함한다. 히트 싱크(72)와 패키지(10, 20)의 윗면(18, 38)은 열전도성 그리스(90,thermal grease)를 통해 접촉된다. 동작 중에 패키지(10, 20)에서 발생한 열은 열전도성 그리스(90)와 히트 싱크(72)를 통해 외부로 방출된다. 제1 패키지(10)의 윗면(18)에 부착된 히트 싱크(72)의 위쪽에 열전도성 그리스(90)를 통해 또 다른 히트 싱크(70)를 부착하여 열방출을 높일 수도 있다. 히트 싱크(70)는 핀(fin) 형태의 구조로 되어 있어서, 외부 공기와의 접촉면이 넓다.
제8 구현예에 따른 적층형 소자(100H)는 외부 접속 단자(40)를 중심으로, 제1 패키지의 전기 접속부(14)와 제2 패키지의 전기 접속부(34)가 실질적으로 동일한 거리만큼 떨어져 있기 때문에, 외부에 대한 제1 패키지의 신호 경로와 제2 패키지의 신호 경로가 동일하여, 패키지별 신호차가 없으며, 패키지 소자(10, 30)와 기판(20) 사이에 언더필 층(80a, 80b)을 형성하여 솔더 접합부의 신뢰성이 우수하고, 히트 싱크(70, 72)의 사용으로 인해 열방출 특성이 향상된다.
이와 같이, 열방출 특성 개선을 위한 히트 싱크를 사용하는 것과 솔더 접합무 신뢰성 향상을 위한 언더필 층은 제2 구현예에만 적용되는 것이 아니라, 다른 구현예에더 충분히 적용될 수 있다는 사실은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 쉽게 이해할 수 있을 것이다.
본 고안에 따르면, 간단한 공정을 통해 BGA 패키지를 적층할 수 있다. 따라서, 개별 패키지의 용량을 증가시킬 수 있을 뿐만 아니라 반도체 소자의 입출력 핀 수 증가에 적절히 대응할 수 있으며 좀 더 신뢰성 높은 반도체 제품을 구현할 수 있다.
또한, 본 고안에 따르면 적층되는 여러개의 패키지 소자별로 신호 전달 경로의 길이를 동일하여 전기적 특성을 개선할 수 있고, 히트 싱크를 부착하여 열 방출 특성을 높일 수 있으며, 패키지와 기판을 전기적으로 연결하는 솔더 접합부의 높은 신뢰성을 보장하는 것이 가능하다.

Claims (14)

  1. 패키지 적층형 반도체 소자로서,
    금속 배선 패턴층과 절연층을 포함하는 유연성(flexible) 기판,
    반도체 칩과 이 반도체 칩을 봉지하는(encapsulate) 패키지 몸체 및 상기 패키지 몸체 외부로 돌출된 전기 접속 단자를 포함하며, 제2 패키지와 마주보는 면을 갖는 제1 패키지,
    반도체 칩과 이 반도체 칩을 봉지하는 패키지 몸체 및 상기 패키지 몸체 외부로 돌출된 전기 접속 단자를 포함하며, 상기 제1 패키지와 마주보는 면을 갖는 제2 패키지 및
    상기 제1 패키지와 제2 패키지를 외부와 전기적으로 연결하는 외부 접속 단자를 포함하며,
    상기 제1 패키지와 제2 패키지는 수직 방향으로 평행하게 적층되며, 상기 유연성 기판은 상기 제1 패키지의 마주보는 면과 제2 패키지의 마주보는 면 사이에 위치하여 제1 패키지와 제2 패키지를 전기적으로 연결하는 제1 부분과 제2 패키지의 측면을 감싸며 연장되어 제2 패키지의 상기 마주보는 면의 반대면에서 상기 제1 패키지와 제2 패키지들을 상기 외부 접속 단자와 전기적으로 연결되는 제2 부분을 포함하고,
    상기 제1 부분과 제2 부분은 전기적으로 서로 연결되어 있는 것을 특징으로 하는 패키지 적층형 반도체 소자.
  2. 제1항에서, 제1 패키지의 마주보는 면은 패키지 몸체의 밑면, 제2 패키지의 마주보는 면은 패키지 몸체의 밑면인 것을 특징으로 하는 패키지 적층형 반도체 소자.
  3. 제1항에서, 제1 패키지의 마주보는 면은 패키지 몸체의 밑면, 제2 패키지의 마주보는 면은 패키지 몸체의 윗면인 것을 특징으로 하는 패키지 적층형 반도체 소자.
  4. 제1항에서, 제1 패키지의 전기 접속 단자, 제2 패키지의 전기 접속 단자, 외부 접속 단자는 솔더 볼인 것을 특징으로 하는 패키지 적층형 반도체 소자.
  5. 제2항에서, 제1 패키지는 제2 패키지와 미러형 구조인 것을 특징으로 하는 패키지 적층형 반도체 소자.
  6. 제1항에서, 외부 접속 단자에서 제1 패키지의 전기 접속 단자에 이르는 신호 거리와 외부 접속 단자에서 제2 패키지의 전기 접속 단자에 이르는 신호 거리는 실질적으로 동일한 것을 특징으로 하는 패키지 적층형 반도체 소자.
  7. 제1항에서, 상기 제1 패키지와 제2 패키지는 볼 그리드 어레이 패키지인 것을 특징으로 하는 패키지 적층형 반도체 소자.
  8. 제1항에서, 상기 제1 패키지의 윗면과 제2 패키지의 윗면에는 히트 싱크가 부착되는 것을 특징으로 하는 패키지 적층형 반도체 소자.
  9. 제1항 또는 제8항에서, 제1 패키지의 윗면에는 핀(fin) 구조의 히트 싱크가 부착되는 것을 특징으로 하는 패키지 적층형 반도체 소자.
  10. 제1항 또는 제8항에서, 제1 패키지의 전기 접속부와 상기 기판 사이에는 언더필 층이 형성되고, 제2 패키지의 전기 접속부와 상기 기판 사이에도 언더필 층이 형성되는 것을 특징으로 하는 패키지 적층형 반도체 소자.
  11. 제1항에서, 상기 유연성 기판은 제2 패키지의 양쪽 측면을 따라 연장되어 적층형 소자의 중앙을 기준으로 유연성 기판이 좌우 대칭이 되도록 배치되는 것을 특징으로 하는 패키지 적층형 반도체 소자.
  12. 패키지 적층형 반도체 소자로서,
    금속 배선 패턴층과 절연층을 포함하는 유연성 기판,
    반도체 칩과 이 반도체 칩을 봉지한 패키지 몸체 및 상기 패키지 몸체 외부로 돌출된 전기 접속 단자를 포함하며, 제2 패키지와 마주보는 면을 갖는 제1 패키지 및
    반도체 칩과 이 반도체 칩을 봉지하는 패키지 몸체 및 상기 패키지 몸체 외부로 돌출된 전기 접속 단자를 포함하며, 상기 제1 패키지와 마주보는 면을 갖는 제2 패키지를 포함하며,
    상기 제1 패키지와 제2 패키지는 수직 방향으로 평행하게 적층되며, 상기 유연성 기판은 상기 제1 패키지의 마주보는 면과 제2 패키지의 마주보는 면 사이에 위치하여 제1 패키지와 제2 패키지를 전기적으로 연결하는 제1 부분과 제2 패키지의 측면을 감싸며 연장되어 제2 패키지의 상기 마주보는 면의 반대면에서 상기 제1 패키지와 제2 패키지들을 상기 외부 접속 단자와 전기적으로 연결하는 제2 부분을 포함하고,
    상기 제1 부분과 제2 부분은 전기적으로 서로 연결되고,
    상기 제2 패키지의 전기 접속 단자는 상기 적층형 반도체 소자의 외부 전기 접속 단자인 것을 특징으로 하는 패키지 적층형 반도체 소자.
  13. 패키지 적층형 반도체 소자로서,
    금속 배선 패턴층과 절연층을 포함하는 유연성 기판,
    반도체 칩과 이 반도체 칩을 봉지한 패키지 몸체 및 상기 패키지 몸체 외부로 돌출된 전기 접속 단자를 포함하며, 제2 패키지와 마주보는 면을 갖는 제1 패키지,
    반도체 칩과 이 반도체 칩을 봉지하는 패키지 몸체 및 상기 패키지 몸체 외부로 돌출된 전기 접속 단자를 포함하며, 상기 제1 패키지와 마주보는 면을 갖는 제2 패키지,
    상기 제1 패키지와 제2 패키지를 외부와 전기적으로 연결하는 외부 접속 단자 및
    제1 패키지의 마주보는 면과 제2 패키지의 마주보는 면 사이에 위치하며 제1 패키지와 제2 패키지를 전기적으로 연결하는 회로 기판을 포함하며,
    상기 제1 패키지와 제2 패키지는 수직 방향으로 평행하게 적층되고,
    상기 유연성 기판은 상기 회로 기판과 한변에서 전기적으로 연결되고, 제2 패키지의 측면을 감싸며 연장되어 제2 패키지의 상기 마주보는 면의 반대면에서 상기 제1 패키지와 제2 패키지들을 상기 외부 접속 단자와 전기적으로 연결하는 패키지 적층형 반도체 소자.
  14. 제13항에서, 상기 회로 기판은 다층 배선 패턴층을 포함하는 것을 특징으로 하는 패키지 적층형 반도체 소자.
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* Cited by examiner, † Cited by third party
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KR101505130B1 (ko) * 2007-07-12 2015-03-30 스태츠 칩팩 엘티디 플렉서블 기판 및 마운드된 패키지를 구비한 집적회로패키지 시스템

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