KR19990055292A - 적층형 칩 스케일 패키지 - Google Patents
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Abstract
본 발명은 칩 스케일의 사이즈를 갖는 적층형 칩 스케일 패키지를 개시한다. 본 발명의 적층형 칩 스케일 패키지는, 일측면에 형성되어, 상부면의 본딩 패드까지 연장되어 상기 본딩 패드와 전기적으로 연결된 도전성의 패드를 가지며, 다수 개가 적층되어 있는 반도체 칩; 상기 반도체 칩들의 상기 일측면상의 패드와 각각 연결된 도전성의 범프; 상기 도전성의 범프를 포함하는 상기 측면의 상부에 형성되어, 상기 범프와 콘택되는 도전성의 파티클들과, 상기 파티클들과 상기 범프를 콘택상태로 유지시키기 위한 점착성분을 포함하는 탭 테이프; 상기 탭 테이프의 상부에 형성되어, 상기 탭 테이프의 도전성 볼과 전기적으로 연결되고, 외부 회로와의 신호전달경로를 제공하는 다수의 솔더 볼; 및 상기 도전성의 패드를 포함하는 상기 반도체 칩을 둘러싸는 봉합재를 포함한다.
Description
본 발명은 반도체 패키지에 관한 것으로서, 특히 적층형 패키지를 칩 스케일의 사이즈로 구성한 적층형 칩 스케일 패키지에 관한 것이다.
패키지의 다품종화, 미세화, 다핀화가 진행되고 있다. 반도체 패키지는 소형 경량화, 고속화, 고기능화라는 전자기기의 요구에 대응하기 위해 새로운 형태가 계속해서 개발되어 종류가 다양해지고 있다. 전자기기의 용도에 대응하여 반도체 패키지의 적절한 사용이 중요하게 된다. 중앙처리장치(CPU), 주문형 반도체(ASIC)등과 같은 로직(Logic) 반도체는 그들의 기능이 고도화 됨에 따라 보다 다수의 다출력핀을 필요로 한다. 시스템 온 실리콘(System On Silicon)의 사고방식은 반도체 칩 사이즈의 확대를 재촉하고 패키지의 대형화를 진행시킨다. 동시에 칩의 고속화에 의한 패키지 전기특성의 문제나 열방산의 문제가 패키지의 구조설계에 있어서 중요한 과제로 되어왔다. 이것들에 대응하는 패키지로서는 핀 그리드 어레이(Pin Grid Array:PGA), 볼 그리드 어레이(Ball Grid Array:BGA), 멀티 칩 모듈(Multi Chip Module:MCM), 쿼드 플랫 패키지(Quad Flat Package:QFP)와 같은 개선 타입이 있다. 메모리 반도체 제품에 있어서는 패키지의 소형, 박형화가 개발의 중심이다. 메모리로서는 대용량의 반도체 칩을 고밀도로 패키징하고자 하는 요구가 강하게 제기된다. 이 관점에서 1.0mm 패키지 두께의 박형 미소 아웃 리드 패키지(Thin Small Outerlead Package:TSOP), 0.5mm두께로 더욱 박형화한 초박형 미소 아웃 리드 패키지(Ultra Thin Small Outerlead Package:UTSOP)나 종형(縱型) 표면 실장된 패키지(Surface Vertical Package:SVP)가 개발되어져 왔다. 프린트 기판에 이러한 패키지들을 고밀도로 실장하여 메모리 모듈 전체의 고밀도화를 실현한다.
그런데, 이러한 패키지들 자체의 미소화와 박형화만으로는 고밀도 및 고용량의 패키지를 실현하는데 한계가 있다. 이러한 한계를 극복하기 위하여, 몰딩 화합물이 차지하는 부분을 최대한 줄여서, 패키지의 사이즈를 거의 칩 사이즈 수준으로 이끈 칩 스케일 패키지(또는 칩 사이즈 패키지)가 제안되었다.
도 1은 종래의 실시예에 따른 칩 스케일 패키지의 단면도이다.
도 1을 참조하면, 종래의 칩 스케일 패키지는, 상부에 본딩 패드(2a)를 갖는 반도체 칩(2)의 본딩 패드(2a) 위에 범프(4)가 형성되어 있고, 그 위에는 탭(TAB:Tape Automated Bonding) 테이프(6)가 부착되어 있으며, 상기 탭 테이프(6) 위에는 외부 회로와의 연결을 위한 솔더 볼(8)이 부착되어 있다. 또한, 상기 반도체 칩(2)과 탭 테이프(6)의 양측부에는 봉합제(10)가 부착 형성되어, 외부환경으로부터 반도체 칩(2)을 보호하고 있다.
그러나, 상기한 구조의 칩 스케일 패키지는, 개별 패키지가 차지하는 면적을 줄이는 데에는 성공하였지만, 적은 면적에 다수의 패키지를 고밀도로 실장하는 적층 구조로 형성하기가 어렵다는 문제점을 가진다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 적층 구조의 형성을 용이하게 하여, 고밀도의 실장을 가능하게 하는 적층형 칩 스케일 패키지를 제공하는데 그 목적이 있다.
도 1은 종래의 실시예에 따른 칩 스케일 패키지의 단면도.
도 2는 팹 아웃된 웨이퍼의 평면도.
도 3과 도 4는 도 2의 웨이퍼로부터 개별적인 다이를 분리하는 과정을 보여주는 도면.
도 5는 본 발명의 실시예에 따른 반도체 칩들이 적층된 상태를 보여주는 사시도.
도 6은 본 발명의 실시예에 따른 적층형 칩 스케일 패키지의 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 웨이퍼 12 : 다이
13 : 요홈 14 : 알루미늄 패드
16 : 점착제 18 : 범프
20 : 탭 테이프 22 : 솔더 볼
24 : 봉합제
본 발명에 따르면, 적층형 칩 스케일 패키지는, 일측면에 형성되어, 상부면의 본딩 패드까지 연장되어 상기 본딩 패드와 전기적으로 연결된 도전성의 패드를 가지며, 다수 개가 적층되어 있는 반도체 칩; 상기 반도체 칩들의 상기 일측면상의 패드와 각각 연결된 도전성의 범프; 상기 도전성의 범프를 포함하는 상기 측면의 상부에 형성되어, 상기 범프와 콘택되는 도전성의 파티클들과, 상기 파티클들과 상기 범프를 콘택상태로 유지시키기 위한 점착성분을 포함하는 탭 테이프; 상기 탭 테이프의 상부에 형성되어, 상기 탭 테이프의 도전성 볼과 전기적으로 연결되고, 외부 회로와의 신호전달경로를 제공하는 다수의 솔더 볼; 및 상기 도전성의 패드를 포함하는 상기 반도체 칩을 둘러싸는 봉합재를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 2 내지 도 6은 본 발명의 실시예에 따른 적층형 칩 스케일 패키지의 제조과정을 설명하는 도면들이다.
먼저, 도 6을 참조하여, 본 발명의 실시예에 따른 적층형 칩 스케일 패키지의 구성을 설명한다.
도 6을 참조하면, 적층형 칩 스케일 패키지는, 다수개가 적층된 반도체 칩(12)을 포함한다. 이 반도체 칩(12)의 일측면에는 도전성의 알루미늄 패드(14)가 형성되어, 상부면의 소정 위치까지 연장되어 있다. 이 알루미늄 패드(14)의 반도체 칩(12)의 상부면까지의 연장길이는 선택될 수 있다. 예를 들어, 반도체 칩의 본딩 패드가 상부면에 2열로 다수개가 배열되어 있고, 상기 알루미늄 패드(14)가 반도체 칩의 본딩 패드와 직접 본딩되는 경우에는, 상기 알루미늄 패드(14)의 연장길이는 길이지게 된다. 한편, 상기 알루미늄 패드(14)는, 그 상부면의 연장선을 서로 동일한 길이로 도 6과 같이 짧게 형성하고, 상기 알루미늄 패드(14)로부터 반도체 칩의 본딩 패드까지 배선을 통하여 연결할 수도 있다.
상기 알루미늄 패드(14)가 형성된 상기 반도체 칩의 일측부 위의 상기 알루미늄 패드(14) 위에는 도전성의 범프(18)가 형성되어 있다. 상기 범프(18)는 전도성이 좋은 금(Au)으로 이루어진다. 상기 도전성의 범프(18)를 포함하는 적층된 반도체의 상기 일측면의 상부에는 탭 테이프(20)가 부착되어 있다. 상기 탭 테이프(20)는, 하부의 범프(18)와 콘택되는 도전성의 파티클들과, 상기 파티클들과 상기 범프를 콘택상태로 유지시키기 위한 점착성분을 포함한다.
상기 탭 테이프(20)의 상부에는, 상기 탭 테이프(20)의 도전성 볼과 전기적으로 연결되고, 외부 회로와의 신호전달경로를 제공하는 다수의 솔더 볼이 형성되어 있다. 그리고, 외부 환경으로부터 반도체 칩(12)들을 보호하기 위하여, 적층되어 수평으로 배열된 상기 반도체 칩(12)중 제일 우측에 위치하는 반도체 칩의 바닥면과, 상기 범프(18)가 부착된 탭 테이프(20)의 전면과 반대되는 배면, 및 상기 배면에 형성된 솔더 볼(22)부분을 제외하고, 도전성의 패드를 포함하는 상기 반도체 칩을 봉합제(24)가 둘러싸고 있다.
이하, 상기한 패키지의 제조방법을 설명한다.
도 2는, 팹 공정이 완료된 상태의 웨이퍼(11)로서, 다수의 반도체 칩(또는 다이; 12)들로 이루어져 있다.
도 2의 웨이퍼를 개별적인 다이로 분리하는 스크라이브 라인(SL)을 따라, 1차 절삭을 한다. 여기서, 1차 절삭은 웨이퍼(11)로부터 개별적인 다이(12)를 완전히 분리하는 것이 아니라, 웨이퍼 두께의 일부분만을 절삭하여, 도 3과 같이, 스크라이브 라인(SL)에 소정 깊이의 요홈(13)을 형성한다. 그런다음, 사각구조의 다이(12)의 일측벽으로부터 상부면의 소정 위치까지 연장된 패드(14)를, 도 4와 같이, 형성한다. 상기 패드(14)는 전도성이 우수한 알루미늄으로 이루어지며, 상기 패드(14)가 위치하는 부분들을 노출하는 감광막 패턴을 형성시킨 다음, 알루미늄 원자들을 이온주입하는 것에 의하여 알루미늄 막을 증착하고, 이후, 감광막 패턴을 벗겨 내는 것에 의하여 알루미늄 패드(14)를 형성한다. 이후, 상기 웨이퍼(12)의 요홈부를 2차 절삭하여 개별적인 다이로 분리한다.
다음으로, 상기 분리된 다수의 개별 다이를 점착제(16)를 개재한 상태로, 도 5와 같이, 적층한다. 여기서, 적층된 각 칩의 대응하는 도전성 패드(14)들을 서로 전기적으로 연결한다.
다음으로, 도 6을 참조하면, 상기 도전성 패드(14)의 상부에 도전성의 범프(18)를 형성한다. 상기 도전성의 범프(18)는 전도성이 우수한 금(Au)을 이용하여 통상의 방법으로 형성한다. 그 후, 상기 도전성의 범프(18)를 포함하는 상기 반도체 칩(12)들의 측면 상에 탭 테이프(20)를 부착한다. 그런다음, 적층되어 수평으로 배열된 상기 반도체 칩(12)중 제일 우측에 위치하는 반도체 칩의 바닥면과, 상기 범프(18)가 부착된 탭 테이프(20)의 전면과 반대되는 배면, 및 상기 배면에 형성된 솔더 볼(22)부분을 제외하고, 도전성의 패드를 포함하는 상기 반도체 칩(12)을 둘러싸는 봉합제(24)를 형성한다. 이 봉합제(24)는 절연성의 코팅 용액에 탭 테이프 부착공정이 완료된 패키지를 담그어 주는 것에 의하여 쉽게 형성할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 반도체 패키지는 제한된 공간내에 다수의 칩을 적재할 수 있으므로, 고밀도 실장이 가능하다. 또한, 적층된 패키지들의 각각이 칩 사이즈를 가지므로, 제품의 경량 및 소형화를 용이하게 한다. 아울러, 패키지 몸체부의 일부가 봉합제로부터 노출되어 있으므로, 열의 방출이 용이하여 패키지의 수명이 연장된다.
여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시 하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (3)
- 일측면에 형성되어, 상부면의 본딩 패드까지 연장되어 상기 본딩 패드와 전기적으로 연결된 도전성의 패드를 가지며, 다수 개가 적층되어 있는 반도체 칩;상기 반도체 칩들의 상기 측면상의 상기 패드와 각각 연결된 도전성의 범프;상기 도전성의 범프를 포함하는 상기 측면의 상부에 형성되어, 상기 범프와 콘택되는 도전성의 파티클들과, 상기 파티클들과 상기 범프를 콘택상태로 유지시키기 위한 점착성분을 포함하는 탭 테이프;상기 탭 테이프의 상부에 형성되어, 상기 탭 테이프의 도전성 볼과 전기적으로 연결되고, 외부 회로와의 신호전달경로를 제공하는 다수의 솔더 볼; 및상기 도전성의 패드를 포함하는 상기 반도체 칩을 둘러싸는 봉합재를 포함하는 것을 특징으로 하는 적층형 칩 스케일 패키지.
- 제 1 항에 있어서, 상기 도전성의 범프는 금으로 이루어지는 것을 특징으로 하는 적층형 칩 스케일 패키지.
- 제 1 항에 있어서, 상기 도전성의 패드는 알루미늄으로 이루어지는 것을 특징으로 하는 적층형 칩 스케일 패키지.
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| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20040331 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20030731 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |