KR20010068589A - 칩 스캐일 스택 패키지 - Google Patents

칩 스캐일 스택 패키지 Download PDF

Info

Publication number
KR20010068589A
KR20010068589A KR1020000000582A KR20000000582A KR20010068589A KR 20010068589 A KR20010068589 A KR 20010068589A KR 1020000000582 A KR1020000000582 A KR 1020000000582A KR 20000000582 A KR20000000582 A KR 20000000582A KR 20010068589 A KR20010068589 A KR 20010068589A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
bond pad
substrate
metal
metal pattern
Prior art date
Application number
KR1020000000582A
Other languages
English (en)
Inventor
류기태
윤한신
유성수
Original Assignee
이수남
주식회사 칩팩코리아
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이수남, 주식회사 칩팩코리아 filed Critical 이수남
Priority to KR1020000000582A priority Critical patent/KR20010068589A/ko
Publication of KR20010068589A publication Critical patent/KR20010068589A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명은 칩 스캐일 스택 패키지를 개시한다. 개시된 본 발명은, 기판은 비아홀이 형성된 절연층을 포함한다. 절연층의 상하면에는 금속 패턴이 각기 형성되고, 상하 금속 패턴은 비아홀의 내벽에 도금된 금속막을 매개로 전기적으로 연결된다. 기판 상면에 하부 반도체 칩이 그의 본드 패드가 하부를 향하도록 배치되는데, 하부 반도체 칩의 본드 패드에는 도전성 범프가 형성되어서, 도전성 범프가 이방성 전도 필름을 매개로 상부 금속 패턴에 전기적으로 연결된다. 중간 반도체 칩이 그의 본드 패드가 상부를 향하도록 하부 반도체 칩의 상면에 접착된다. 중간 반도체 칩의 본드 패드를 노출시키는 정도의 크기를 갖는 상부 반도체 칩이 그의 본드 패드가 상부를 향하도록 중간 반도체 칩의 상면에 접착된다. 상부 및 중간 반도체 칩의 각 본드 패드가 별개의 금속 와이어를 매개로 상부 금속 패턴의 서로 다른 부분에 전기적으로 연결된다. 전체 결과물의 상부가 봉지제로 봉지되고, 기판의 하부 금속 패턴이 갖는 볼 랜드에 솔더 볼이 마운트된다.

Description

칩 스캐일 스택 패키지{CHIP SCALE STACK PACKAGE}
본 발명은 칩 스캐일 스택 패키지에 관한 것으로서, 보다 구체적으로는 적어도 3개 이상의 반도체 칩을 스택킹하여 반도체 칩 정도의 크기로 하나의 패키지로 구성한 스택 패키지에 관한 것이다.
메모리 칩의 용량 증대는 빠른 속도로 진행되고 있다. 현재는 128M DRAM이 양산 단계에 있으며, 256M DRAM의 양산도 가까운 시일안에 도래할 것으로 보인다.
메모리 칩의 용량 증대, 다시말하면 고집적화를 이룰 수 있는 방법으로는 한정된 반도체 소자의 공간내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려지고 있으나, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근, 보다 쉬운 방법으로 고집적화를 이룰 수 있는 스택킹(Stacking) 기술이 개발되어 이에 대한 연구가 활발히 진행되고 있다.
반도체 업계에서 말하는 스택킹이란 적어도 2개 이상의 반도체 소자를 수직하게 쌓아 올려 메모리 용량을 배가시키는 기술로써, 이러한 스택킹에 의하면, 예를 들어 2개의 64M DRAM급 소자를 적층하여 128M DRAM급으로 구성할 수 있고, 또 2개의 128M DRAM급 소자를 적층하여 256M DRAM급으로 구성할 수 있다.
상기와 같은 스택킹에 의한 패키지의 전형적인 구조를 개략적으로 설명하면 다음과 같다. 본드 패드가 상부면에 배치된 반도체 칩에 리드 프레임의 인너 리드가 접착제로 부착되고, 이 인너 리드는 본드 패드에 금속 와이어로 연결되어 있다. 리드 프레임의 아우터 리드가 양측으로 노출되도록, 전체 결과물이 봉지제로 몰딩되어 있다.
이러한 하나의 패키지상에 동일 구조의 패키지가 적층된다. 즉, 상부에 적층되는 패키지의 아우터 리드가 하부 패키지의 리드 프레임 중간에 접합되어서, 전기적 연결이 되어 있다.
그러나, 상기와 같은 스택 패키지는, 패키지의 전체 두께가 너무 두껍다는 단점이 있다. 또한, 상부 패키지의 신호 전달 경로가, 상부 패키지의 아우터 리드를 통해서 하부 패키지의 리드 프레임을 거쳐야 하기 때문에, 전기적인 신호 경로가 너무 길다는 단점도 있다. 특히, 상하부 패키지의 리드를 납땜으로 접합하는데, 이 납땜 불량으로 접속 불량이 자주 야기되었다.
이를 해소하기 위한 다른 형태의 스택 패키지 구조를 개략적으로 설명하면 다음과 같다. 상하부 반도체 칩의 본드 패드 형성면이 소정 간격을 두고 배치된다. 상하부 리드 프레임이 각 반도체 칩의 본딩 패드 형성면에 접착되어서, 그의 인너 리드들이 금속 와이어에 의해 본딩 패드에 전기적으로 연결되어 있다. 한편, 상부 리드 프레임의 외측 단부가 하부 리드 프레임의 중간 부분에 본딩되어 있다. 하부 리드 프레임의 아우터 리드만이 노출되도록, 전체 결과물이 봉지제로 몰딩되어 있다.
그러나, 상기된 구조로 이루어진 스택 패키지도 다음과 같은 문제점을 안고 있다. 우선, 신호 전달 경로는 줄어들었지만, 신호 전달을 행하는 금속 와이어간의 거리가 매우 인접한 관계로 상하 반도체 칩이 동시에 구동될 때, 신호 간섭이 발생될 소지가 매우 높다. 또한, 각 리드 프레임을 전기적으로 연결시키기 위해서 레이저를 이용한 접합 방법이 사용되는데, 레이저 접합은 반영구적이라는 문제가 있다. 따라서, 만일 어느 하나의 반도체 칩에 불량이 발생되면, 2개의 반도체 칩 모두를 불량처리해야 하는 문제점이 있다. 부가적인 문제점으로는, 각 반도체 칩이 봉지제로 완전 밀폐되어 있기 때문에, 구동중에 열 발산이 효과적으로 이루어지지 않는다. 즉, 방열판 기능을 하는 히트 싱크(heat sink)를 설치할 부분이 없으므로, 열발산이 제대로 이루어지지 않게 된다.
특히, 상기된 2가지 유형의 스택 패키지는 자체 크기가 너무 크다는 단점을 있으므로, 최근에는 반도체 칩 크기 정도로 패키지 크기가 구현되는 칩 스캐일 패키지 형태의 스택 패키지가 제시되어 있고, 도 1에 종래의 칩 스캐일 스택 패키지가 도시되어 있다.
도 1에 도시된 바와 같이, 상하부 반도체 칩(1a,1b)이 그의 각 본드 패드(2a,2b)가 상부를 향하도록 배치되어, 접착제(4a)를 매개로 접착되어 있다. 특히, 상부 반도체 칩(1a)은 하부 반도체 칩(1b)의 본드 패드(2b)가 상부를 향해 노출될 정도의 크기로 하부 반도체 칩(1b)보다는 작다. 한편, 하부 반도체 칩(1b)은 접착제(4b)를 매개로 기판(5) 표면에 접착되어 있다. 기판(5)의 상하면 각각에는 금속 패턴(6,7)이 형성되어 있고, 도시되지는 않았지만 상하 금속 패턴(6,7)은 비아홀에 도금된 금속막을 매개로 전기적으로 연결되어 있다. 각 반도체 칩(1a,1b)의 본드 패드(2a,2b)가 별개의 금속 와이어(3a,3b)를 매개로 상부 금속 패턴(6)에 전기적으로 연결되어 있다. 한편, 기판(5) 밑면에 형성된 볼 랜드에 솔더 볼(8)이 마운트되어 있고, 전체 결과물의 상부가 봉지제(9)로 봉지되어 있다.
그런데, 도 1에 도시된 종래의 칩 스캐일 스택 패키지는 반도체 칩 2개만의 적층이 가능하다. 물론, 적층되는 반도체 칩을 상부로 갈수록 크기가 줄어드는 형태로 배치하면, 3개 이상을 적층할 수 있을 것처럼 생각될 수도 있다. 그러나, 도1에 도시된 스택 구조에서 만일 3개의 반도체 칩을 적층하게 되면, 본드 패드 수가 늘어나는 만큼 금속 와이어의 수도 늘어나게 되므로, 금속 와이어간의 쇼트 발생이 우려되고, 이러한 쇼트를 방지하면서 와이어 본딩 공정을 실시해야 하므로, 본딩 작업이 매우 곤란해지는 문제점이 있다. 또한, 최상부에 배치되는 반도체 칩의 크기가 너무 큰 제약을 받게 된다.
이러한 이유 때문에, 기존의 스택 구조 방식으로는 3개 이상의 반도체 칩 적층이 사실상 불가능하다는 문제점이 있다.
따라서, 본 발명은 종래의 칩 스캐일 스택 패키지가 안고 있는 문제점을 해소하기 위해 안출된 것으로서, 최상부에 배치되는 반도체 칩 크기가 크게 제약을 받지 않으면서 3개의 반도체 칩 적층이 가능한 칩 스캐일 스택 패키지를 제공하는데 목적이 있다.
도 1은 종래의 칩 스캐일 스택 패키지를 나타낸 단면도.
도 2는 본 발명에 따른 칩 스캐일 스택 패키지를 나타낸 단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
10 ; 상부 반도체 칩 11,21,31 ; 본드 패드
20 ; 중간 반도체 칩 30 ; 하부 반도체 칩
32 ; 도전성 범프 40 ; 기판
41 ; 절연층 42 ; 상부 금속 패턴
43 ; 하부 금속 패턴 50 ; 이방성 전도 필름
60,61 ; 금속 와이어 70 ; 봉지제
80 ; 솔더 볼
상기와 같은 목적을 달성하기 위해, 본 발명에 따른 칩 사이즈 스택 패키지는 다음과 같은 구성으로 이루어진다.
기판은 비아홀이 형성된 절연층을 포함한다. 절연층의 상하면에는 금속 패턴이 각기 형성되고, 상하 금속 패턴은 비아홀의 내벽에 도금된 금속막을 매개로 전기적으로 연결된다. 기판 상면에 하부 반도체 칩이 그의 본드 패드가 하부를 향하도록 배치되는데, 하부 반도체 칩의 본드 패드에는 도전성 범프가 형성되어서, 도전성 범프가 이방성 전도 필름(Anisotropic Conductive Film:이하 ACF로 영문표기함)을 매개로 상부 금속 패턴에 전기적으로 연결된다. 중간 반도체 칩이 그의 본드패드가 상부를 향하도록 하부 반도체 칩의 상면에 접착된다. 중간 반도체 칩의 본드 패드를 노출시키는 정도의 크기를 갖는 상부 반도체 칩이 그의 본드 패드가 상부를 향하도록 중간 반도체 칩의 상면에 접착된다. 상부 및 중간 반도체 칩의 각 본드 패드가 별개의 금속 와이어를 매개로 상부 금속 패턴의 서로 다른 부분에 전기적으로 연결된다. 전체 결과물의 상부가 봉지제로 봉지되고, 기판의 하부 금속 패턴이 갖는 볼 랜드에 솔더 볼이 마운트된다.
상기된 본 발명의 구성에 의하면, 하부 반도체 칩이 ACF를 매개로 기판의 금속 패턴에 직접 접속되므로써, 3개의 반도체 칩이 적층되면서 금속 와이어는 2개만이 필요하게 된다. 그러므로, 금속 와이어간에 쇼트가 발생될 우려가 없어지게 되고, 또한 상부 반도체 칩의 크기가 크게 제한을 받지 않게 된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
도 2는 본 발명에 따른 칩 스캐일 스택 패키지를 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 칩 스캐일 스택 패키지에는 금속 와이어(60,61)가 2개만 사용되면서 3개의 반도체 칩(10,20,30)이 적층된다. 특히, 상부 반도체 칩(10)의 크기는 도 1에 도시된 종래의 스택 패키지에서 사용되는 상부 반도체 칩 크기와 동일하거나 또는 최소한 더 작지 않게 된다.
이러한 구조가 가능한 본 발명에 따른 칩 스캐일 스택 패키지의 구성을 보다 구체적으로 설명한다. 기판(40) 구조는 종래와 동일하다. 즉, 비아홀(미도시)이 관통 형성된 폴리이미드와 같은 절연층(40)의 상하면 각각에 금속 패턴(42,43)이 증착된다. 상하 금속 패턴(42,43)은 도시되지는 않았지만 비아홀에 도금된 금속막을매개로 전기적으로 연결된다. 한편, 하부 금속 패턴(43)은 후술되는 솔더 볼(80)이 마운트되는 볼 랜드를 갖는다.
하부 반도체 칩(30)이 상기된 구조를 갖는 기판(40) 상부에 배치되는데, 이때 그의 본드 패드(31)가 하부를 향한다. 또한, 하부 반도체 칩(30)의 본드 패드(31)에는 니켈과 같은 재질의 도전성 범프(32)가 형성된다. 이러한 구조의 하부 반도체 칩(30)이 ACF(50)를 매개로 기판(40) 표면에 접착된다. ACF(50)는 그 명칭대로 도전성이므로, 도전성 범프(32)가 ACF(50)를 매개로 기판(40)의 상부 금속 패턴(42)에 전기적으로 연결된다.
중간 반도체 칩(20)의 하면, 즉 본드 패드(21)가 배치된 면과 반대면이 절연성 접착제(51)를 매개로 하부 반도체 칩(30)의 상면에 접착된다. 따라서, 중간 반도체 칩(20)의 본드 패드(21)는 상부를 향하게 된다. 여기서, 하부 반도체 칩(30)의 본드 패드(31)는 하부를 향하고 반면에 중간 반도체 칩(20)의 본드 패드(21)는 상부를 향하므로, 중간 반도체 칩(20)에 의해 하부 반도체 칩(30)의 본드 패드(31)가 노출되지 않는 경우는 절대로 없다. 그러므로, 도 2에서는 비록 중간 반도체 칩(20)의 크기가 하부 반도체 칩(30)의 크기보다 약간 작게 도시되었으나, 반드시 그럴 필요는 없고, 중간 및 하부 반도체 칩(20,30)의 크기를 동일하게 할 수도 있다.
상부 반도체 칩(10)이 중간 반도체 칩(20)의 상면에 절연성 접착제(52)를 매개로 접착된다. 상부 반도체 칩(10)은 그의 본드 패드(11)가 상부를 향하게 배치된다. 따라서, 상부 반도체 칩(10)에 의해 중간 반도체 칩(20)의 본드 패드(21)가 가려지지 않아야 하므로, 상부 반도체 칩(10)의 크기는 중간 반도체 칩(20)의 본드 패드(21)가 노출되지 않을 정도로 제한된다.
한편, 상부 및 중간 반도체 칩(10,20)의 각 본드 패드(11,21)는 별개인 2개의 금속 와이어(60,61)를 매개로 기판(40)의 상부 금속 패턴(42)에 전기적으로 연결된다. 와이어 본딩 영역을 보호하기 위해서, 전체 결과물의 상부, 즉 각 반도체 칩(10,20,30)의 측부와 상부 전체가 봉지제(70)로 봉지되어서, 와이어 본딩 부분들이 봉지제(70)로 지지를 받게 된다. 전술된 솔더 볼(80)이 기판(40)의 하부 금속 패턴(43)이 갖는 볼 랜드에 마운트된다.
여기서, 본드 패드(11,21)가 상부를 향해 배치되는 상부 및 중간 반도체 칩(10,20)은 본드 패드(11,21)가 그의 가장자리를 따라 배치되는 타입으로 한정된다. 반면에, 기판(40)에 직접 연결되는 하부 반도체 칩(30)은 그의 본드 패드(31) 위치가 중앙 또는 가장자리로 제한되지 않는다.
이상에서 설명한 바와 같이 본 발명에 의하면, 하부 반도체 칩이 ACF를 매개로 기판에 직접 연결되고, 중간 및 상부 반도체 칩은 2개의 금속 와이어를 매개로 기판에 연결되므로써, 쇼트 위험이 없는 2개의 금속 와이어만을 사용하여 3개의 반도체 칩 적층이 가능해진다.
이상에서는 본 발명에 의한 칩 스캐일 스택 패키지 및 그의 제조 방법을 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (1)

  1. 비아홀이 형성된 절연층의 상하면 각각에 금속 패턴이 형성되고, 상기 상하 금속 패턴은 비아홀에 도금된 금속막을 매개로 전기적으로 연결된 기판;
    상기 기판 상면에 이방성 도전 필름을 매개로 본드 패드가 하부를 향하도록 접착되면서, 상기 본드 패드에 형성된 도전성 범프가 이방성 도전 필름을 매개로 상부 금속 패턴에 전기적으로 연결된 하부 반도체 칩;
    본드 패드가 상부를 향하도록 상기 하부 반도체 칩의 상면에 접착된 중간 반도체 칩;
    본드 패드가 상부를 향하도록 상기 중간 반도체 칩의 상면에 접착되고, 상기 중간 반도체 칩의 본드 패드를 노출시킬 정도의 크기를 갖는 상부 반도체 칩;
    상기 상부 및 중간 반도체 칩의 각 본드 패드를 기판의 상부 금속 패턴에 개별적으로 연결시키는 금속 와이어들;
    상기 금속 와이어가 노출되지 않도록, 전체 결과물 상부를 봉지하는 봉지제; 및
    상기 기판의 하부 금속 패턴에 마운트된 솔더 볼을 포함하는 것을 특징으로 하는 칩 스캐일 스택 패키지.
KR1020000000582A 2000-01-07 2000-01-07 칩 스캐일 스택 패키지 KR20010068589A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000000582A KR20010068589A (ko) 2000-01-07 2000-01-07 칩 스캐일 스택 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000000582A KR20010068589A (ko) 2000-01-07 2000-01-07 칩 스캐일 스택 패키지

Publications (1)

Publication Number Publication Date
KR20010068589A true KR20010068589A (ko) 2001-07-23

Family

ID=19636890

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000000582A KR20010068589A (ko) 2000-01-07 2000-01-07 칩 스캐일 스택 패키지

Country Status (1)

Country Link
KR (1) KR20010068589A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618812B1 (ko) * 2002-11-18 2006-09-05 삼성전자주식회사 향상된 신뢰성을 가지는 적층형 멀티 칩 패키지
WO2007126910A1 (en) * 2006-03-31 2007-11-08 Intel Corporation A single package wireless communication device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618812B1 (ko) * 2002-11-18 2006-09-05 삼성전자주식회사 향상된 신뢰성을 가지는 적층형 멀티 칩 패키지
WO2007126910A1 (en) * 2006-03-31 2007-11-08 Intel Corporation A single package wireless communication device
US7692295B2 (en) 2006-03-31 2010-04-06 Intel Corporation Single package wireless communication device
US8138599B2 (en) 2006-03-31 2012-03-20 Intel Corporation Wireless communication device integrated into a single package
US10439265B2 (en) 2006-03-31 2019-10-08 Intel Corporation Single-package wireless communication device
US10727567B2 (en) 2006-03-31 2020-07-28 Intel Corporation Single-package wireless communication device
US11552383B2 (en) 2006-03-31 2023-01-10 Tahoe Research, Ltd. Single-package wireless communication device
US11942676B2 (en) 2006-03-31 2024-03-26 Tahoe Research, Ltd. Single-package wireless communication device

Similar Documents

Publication Publication Date Title
KR100333388B1 (ko) 칩 사이즈 스택 패키지 및 그의 제조 방법
KR100260997B1 (ko) 반도체패키지
US6414381B1 (en) Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board
US6545366B2 (en) Multiple chip package semiconductor device
US7679178B2 (en) Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof
US20070222050A1 (en) Stack package utilizing through vias and re-distribution lines
KR20070088177A (ko) 반도체 패키지 및 그 제조 방법
KR20030018642A (ko) 스택 칩 모듈
KR100345166B1 (ko) 웨이퍼 레벨 스택 패키지 및 그의 제조 방법
US20100123236A1 (en) Semiconductor package having adhesive layer and method of manufacturing the same
JP2001156251A (ja) 半導体装置
KR100321159B1 (ko) 스택형 메모리 모듈 및 그의 제조 방법
KR100426608B1 (ko) 활성면에 점퍼링 수단이 형성된 센터패드형 집적회로 칩과그 제조 방법 및 그를 이용한 멀티 칩 패키지
KR100328693B1 (ko) 칩사이즈스택패키지및그의제조방법
KR20010068589A (ko) 칩 스캐일 스택 패키지
KR101141707B1 (ko) 반도체 패키지 및 그 제조 방법
KR20090036948A (ko) Ｂｇａ 패키지 및 그의 제조 방법
KR20080077837A (ko) 탭용 테이프를 구비하는 패키지 온 패키지 형태의 반도체패키지
KR100340862B1 (ko) 스택패키지및그의제조방법
KR100300496B1 (ko) 칩 사이즈 스택 패키지
KR20060133800A (ko) 칩 스택 패키지
KR100247641B1 (ko) 적층형 볼 그리드 어레이 패키지 및 그의 제조방법
KR20080084075A (ko) 적층 반도체 패키지
JP2001085604A (ja) 半導体装置
KR100708050B1 (ko) 반도체패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application