KR100583493B1 - 반도체패키지 - Google Patents

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장상재
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Abstract

이 발명은 반도체패키지에 관한 것으로, 센터패드형 반도체칩 또는 센터패드형 및 엣지패드형 반도체칩을 혼합하여 칩싸이즈 크기로 스택하는 동시에, 방열 성능을 향상시킬 수 있도록, 대략 평면인 제1면과 제2면을 갖고, 상기 제1면에는 다수의 입출력패드가 형성된 동시에, 일정 거리 이격된 채 동일면 상에 위치된 적어도 2개 이상의 제1반도체칩과; 대략 평면인 제1면과 제2면을 갖고, 상기 각각의 제1반도체칩이 이루는 이격 공간 사이에 입출력패드가 위치된 제2반도체칩과; 대략 평면인 제1면과 제2면을 갖고, 상기 제1반도체칩의 제1면이 상기 제2면에 접착되며, 다수의 도전성 회로패턴이 형성된 섭스트레이트와; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 전기적으로 접속시키는 접속수단과; 상기 접속수단 및 그 주위를 봉지하는 봉지재와; 상기 섭스트레이트의 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지{Semiconductor package}
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2a 내지 도2c는 본 발명에 의한 반도체패키지를 도시한 단면도이다.
도3은 본 발명에 의한 다른 반도체패키지를 도시한 단면도이다.
도4는 본 발명에 의한 또다른 반도체패키지를 도시한 단면도이다.
- 도면중 주요 부호에 대한 설명 -
101~105; 본 발명에 의한 반도체패키지
1; 제1반도체칩 1a,2a,10a; 제1면
1b,2b,10b; 제2면 1c,2c; 입출력패드
2; 제2반도체칩 10; 섭스트레이트
11; 수지층 12; 회로패턴
12a; 본드핑거 12b; 랜드
14; 커버코트 15; 관통공
20; 접속수단 40; 봉지재
50; 도전성볼
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 센터패드형(Center Pad Type) 반도체칩 또는 센터패드형 및 엣지패드형(Edge Pad Type) 반도체칩을 혼합하여 칩싸이즈(Chip Size) 크기로 스택하는 동시에, 방열 성능을 극대화할 수 있는 반도체패키지에 관한 것이다.
통상 반도체패키지는 반도체칩을 외부 환경으로부터 안전하게 보호함은 물론, 그 반도체칩과 마더보드(Mother Board)와의 전기적 신호가 용이하게 교환되도록 한 것을 말한다.
최근에는 상기한 반도체패키지 내부에 다수의 반도체칩을 적층함으로써 고기능화를 구현한 적층형 반도체패키지가 출시되고 있으며, 이러한 종래의 통상적인 적층형 반도체패키지(100')를 도1에 도시하였다.
도시된 바와 같이 통상 수지층(18')을 중심으로 상,하면에 본드핑거(20a') 및 랜드(20b')를 갖는 회로패턴(20')이 형성되어 있고, 상기 회로패턴(20')의 표면은 커버코트(23')로 코팅된 회로기판(16')이 구비되어 있다.
또한, 상기 회로기판(16')의 상면 중앙부에는 제1반도체칩(2')이 접착층에 의해 접착되어 있고, 상기 제1반도체칩(2')의 상면에는 제2반도체칩(6')이 접착층으로 접착되어 있다. 물론, 상기 제1반도체칩(2') 및 제2반도체칩(6')의 상면 둘레에는 다수의 입출력패드(4',8')가 형성되어 있다(이러한 반도체칩을 통상 엣지패드형 반도체칩이라 함). 상기 제1반도체칩(2') 및 제2반도체칩(6')의 입출력패드(4',8')는 각각 회로기판(16')에 형성된 회로패턴(20')중 본드핑거(20a')에 도전성와이어(60')로 본딩되어 있다. 또한, 제1반도체칩(2'), 제2반도체칩(6'), 도전성와이어(60') 및 회로기판(16')의 상면은 봉지재(40')로 봉지되어 있다. 상기 회로기판(16')의 하면에 형성된 회로패턴(20')중 랜드(20b')에는 다수의 도전성볼(50')이 융착되어 있으며, 이 도전성볼(50')이 차후 마더보드의 소정 패턴에 본딩된다. 도면중 미설명 부호 20c'는 도전성 비아홀이다.
이러한 반도체패키지(100')는 제1반도체칩(2') 및 제2반도체칩(6')의 전기적 신호가 도전성와이어(60'), 회로기판(16')의 본드핑거(20a'), 도전성 비아홀(20c'), 랜드 (20b') 및 도전성볼(50')을 통해서 마더보드와 교환되며, 두개의 반도체칩이 적층된 상태이므로 반도체패키지가 고용량, 고기능화되고 또한 실장밀도를 높일 수 있는 장점이 있다.
그러나, 상기 제1반도체칩 및 제2반도체칩은 모두 엣지패드형 반도체칩으로서 센터패드형 반도체칩은 스택할 수 없는 단점을 가지고 있다. 즉, 회로 설계상 센터패드형 반도체칩으로 제조할 수 밖에 없는 경우가 있는데, 이러한 센터패드형 반도체칩은 스택형 반도체패키지에 전혀 탑재할 수 없는 한계가 있다.
또한, 상기 제1반도체칩의 입출력패드에 본딩되는 도전성와이어와의 접촉을 피하기 위해, 상기 제2반도체칩의 넓이 또는 부피가 상기 제1반도체칩의 넓이 또는 부피보다 반듯이 작아야 하는 단점이 있다. 즉, 상기 제2반도체칩의 부피가 제1반도체칩의 부피와 같거나 클 경우에는 그 제2반도체칩의 저면과 도전성와이어가 상호 쇼트됨으로써 제1반도체칩의 전기적 기능이 마비되는 문제가 있어, 반듯이 그 제2반도체칩의 크기가 제1반도체칩의 크기보다 작아야 한다.
이러한 문제들은 동일한 크기의 반도체칩을 다수 적층하여야 하는 메모리 반도체패키지(예를 들면 다수의 DRAM, ASIC, Flash 또는 SRAM을 적층한 반도체패키지)에 적용할 수 없어, 패키징할 수 있는 반도체칩의 종류를 극히 제한시키고 있다.
더불어, 상기 제1반도체칩 및 제2반도체칩 모두 봉지재로 감싸여져 있어, 그 반도체칩의 방열성능이 저조한 문제점이 있다. 이는 스택되는 반도체칩이 점차 고기능화, 고집적화됨에 따라 심각한 문제로 대두되고 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 센터패드형 반도체칩을 어레이(Array)시킴과 동시에 스택하여 고기능, 고집적화한 반도체패키지를 제공하는데 있다.
또한, 본 발명의 다른 목적은 센터패드형과 엣지패드형 반도체칩을 혼합하여 어레이 및 스택할 수 있는 반도체패키지를 제공하는데 있다.
본 발명의 또다른 목적은 칩싸이즈 크기로 다수의 반도체칩을 스택 및 어레이할 수 있는 반도체패키지를 제공하는데 있다.
본 발명의 또다른 목적은 방열성능이 우수한 반도체패키지를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 대략 평면인 제1면과 제2면을 갖고, 상기 제1면에는 다수의 입출력패드가 형성된 동시에, 일정 거리 이격된 채 동일면 상에 위치된 적어도 2개 이상의 제1반도체칩과; 대략 평면인 제1면과 제2면을 갖고, 상기 각각의 제1반도체칩이 이루는 이격 공간 사이에 입출력패드가 위치된 제2반도체칩과; 대략 평면인 제1면과 제2면을 갖고, 상기 제1반도체칩의 제1면이 상기 제2면에 접착되며, 다수의 도전성 회로패턴이 형성된 섭스트레이트와; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 전기적으로 접속시키는 접속수단과; 상기 접속수단 및 그 주위를 봉지하는 봉지재와; 상기 섭스트레이트의 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
상기 제1반도체칩은 제1면 중앙에 다수의 입출력패드가 형성되어 있고, 상기 입출력패드와 대응되는 섭스트레이트에는 일정 크기의 관통공이 형성될 수 있다.
상기 제1반도체칩은 제1면 가장자리에 다수의 입출력패드가 형성되어 있고, 상기 입출력패드와 대응되는 섭스트레이트에는 일정 크기의 관통공이 형성될 수도 있다.
여기서, 상기 제2반도체칩은 제1면이 상기 각 제1반도체칩의 제2면에 걸치어 접착되고, 상기 제2반도체칩의 입출력패드는 상기 각 제1반도체칩의 이격된 공간 사이에 위치될 수 있다.
또한, 상기 제2반도체칩은 제2면이 상기 각 제1반도체칩의 제1면에 접착된 섭스트레이트의 제1면에 걸치어 접착되고, 상기 제2반도체칩의 입출력패드는 상기 각 제1반도체칩의 이격된 공간 사이에 위치될 수도 있다.
계속해서, 상기 제1반도체칩은 제2반도체칩과 접착된 영역을 제외한 제2면 및 측면과, 상기 제2반도체칩은 제2면과 측면 전체가 외부로 노출될 수 있다.
또한, 상기 섭스트레이트는 각각의 제1반도체칩 측단으로부터 외측으로 더 연장될 수 있다.
또한, 상기 제1반도체칩의 제2면과 제2반도체칩의 측면 사이에는 봉지재가 충진될 수 있다.
또한, 상기 제2반도체칩의 제2면이 섭스트레이트의 제1면에 접착된 경우에는 상기 제2반도체칩의 제1면이 외부로 노출될 수 있다.
더불어, 상기 섭스트레이트는 수지층을 중심으로, 상기 제2면에는 다수의 본드핑거 및 랜드를 갖는 도전성 회로패턴이 형성되며, 상기 본드핑거 및 랜드를 제외한 회로패턴 및 수지층은 커버코트로 코팅된 인쇄회로기판, 써킷필름 또는 써킷테이프중 어느 하나일 수 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 센터패드형 반도체칩을 어레이시킴과 동시에 스택하여 고기능, 고집적화된 반도체패키지를 구현하게 된다.
또한, 센터패드형 반도체칩을 어레이시킴과 동시에 엣지패드형 반도체칩을 스택할 수 있어, 다양한 종류의 반도체칩을 혼합하여 어레이 및 스택할 수 있게 된다.
또한, 반도체패키지의 넓이가 칩싸이즈 크기로 됨으로써, 초소형의 반도체패키지를 제공하게 된다.
더불어, 스택된 반도체칩의 일면 또는 어레이된 반도체칩의 일정 영역을 외 부로 직접 노출시킴으로써 방열 성능을 향상시키게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
먼저, 도2a 내지 도2c는 본 발명에 의한 반도체패키지(101,102,103)를 도시한 단면도이다.
도시된 바와 같이 대략 평면인 제1면(1a)과 제2면(1b)을 갖고, 상기 제1면(1a)의 중앙에는 다수의 입출력패드(1c)가 형성되며, 일정 거리 이격된 채, 동일면상에 2개의 센터패드형 제1반도체칩(1)이 위치되어 있다.
또한, 대략 평면인 제1면(2a)과 제2면(2b)을 갖고, 상기 각각의 제1반도체칩(1)이 이루는 소정의 이격된 공간에 입출력패드(2c)가 위치하도록 제2반도체칩(2)이 상기 제1반도체칩(1)의 제2면(1b)에 걸치어 접착되어 있다. 즉, 제1면(2a) 중앙에 다수의 입출력패드(2c)가 형성된 센터패드형 제2반도체칩(2)은 상기 제1반도체칩(1)의 제2면(1b) 사이에 걸치어 접착됨으로써, 상기 각 제1반도체칩(1)의 이격된 공간 사이에 다수의 입출력패드(2c)가 위치하게 된다.
계속해서, 상기 각각의 제1반도체칩(1) 제1면(1a)에는 섭스트레이트(10)가 접착되어 있다. 상기 섭스트레이트(10) 역시 대략 평면인 제1면(10a)과 제2면(10b)을 가지며, 그 표면에는 도전성 회로패턴(12)이 형성되어 있으며, 상기 섭스트레이트(10)의 제2면(10b)이 제1반도체칩(1)의 제1면(1a)에 접착된 것이다.
상기 섭스트레이트(10)는 수지층(11)을 기본층으로 그 표면에 본드핑거(12a) 및 랜드(12b)를 포함하는 회로패턴(12)이 형성되어 있다. 또한, 상기 제1반도체칩(1)의 입출력패드(1c)와 간섭하지 않토록 그것과 대응되는 영역에는 일정 크기의 관통공(15)이 형성되어 있다.
여기서, 상기 회로패턴(12)중 본드핑거(12a)는 상기 관통공(15)의 외주연에 형성되고, 상기 본드핑거(12a)와 연결되어 랜드(12b)가 형성되어 있다. 더불어, 서로 마주하는 제1반도체칩(1)의 둘레 영역인 수지층(11)에도 본드핑거(12a)가 형성되어 있다. 또한, 상기 본드핑거(12a) 및 랜드(12b)를 제외한 회로패턴(12) 및 수지층(11) 표면은 커버코트(14)로 코팅되어 있다.
이러한 섭스트레이트(10)는 주지된 인쇄회로기판, 써킷필름 또는 써킷테이프중 어느 하나를 선택하여 이용할 수 있을 것이다.
이어서, 상기 제1반도체칩(1)의 입출력패드(1c)는 섭스트레이트(10)의 관통공(15)을 통과하여 그것의 외주연에 위치하는 본드핑거(12a)와 도전성와이어와 같은 접속수단(20)에 의해 상호 접속되어 있다. 상기 도전성와이어는 주지의 골드와이어 또는 알루미늄와이어 등이 이용될 수 있다. 또한, 도시하지는 않았지만 상기 접속수단(20)은 상기 관통공(15) 내측으로 본드핑거(12a)를 길게 늘려 입출력패드(1c)에 갱본딩(Gang Bonding)이나 탭본딩(TAB Bonding)과 같은 방법으로 접속시킬 수도 있다.
또한, 상기 제2반도체칩(2)의 입출력패드(2c) 역시 상기 각 제1반도체칩(1) 사이에 형성된 소정의 공간을 통과하여 상기 제1반도체칩(1)에 접착된 섭스트레이트(10)의 본드핑거(12a)와 도전성와이어와 같은 전기적 접속수단(20)에 의해 상호 접속될 수 있다.
계속해서, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1c,2c)와 섭스트레이트(10)의 본드핑거(12a)를 상호 접속하는 접속수단(20)은 공기 또는 외부에 대한 부식등 여러가지 원인에 의한 전기적 열화로부터 보호하고 기계적인 안정성을 도모하기 위해 에폭시 몰딩 컴파운드와 같은 봉지재(40)로 봉지되어 있다.
즉, 상기 봉지재(40)는 상기 섭스트레이트(10)의 관통공(15) 내측 및 상기 제1반도체칩(1)이 이루는 소정의 이격 공간 내측에 충진됨으로써, 그 내측에 위치하는 접속수단(20)을 보호하도록 되어 있다.
따라서, 도2a에 도시된 반도체패키지(101)와 같이 제1반도체칩(1)의 제2면(1b)중 일정 영역과 그 측면 및 제2반도체칩(2)의 제2면(2b)과 그 측면은 외부 공기중으로 직접 노출되고, 따라서 반도체칩의 방열 성능이 향상된다.
또한, 도2b에 도시된 반도체패키지(102)와 같이 상기 섭스트레이트(10)는 제1반도체칩(1)의 외주연쪽으로 더 연장되어 형성될 수도 있으며, 이때에는 보다 많은 랜드(12b)의 형성이 가능하다. 따라서, 보다 많은 수의 입출력패드(1c,2c)를 갖는 반도체칩을 수용할 수 있게 된다.
더불어, 도2c에 도시된 반도체패키지(103)와 같이 상기 제1반도체칩(1)의 제2면(1b)과 제2반도체칩(2)의 측면 사이도 봉지재(40)로 봉지함으로써 전체적인 반도체패키지(103)의 기계적인 안정성을 도모할 수 있다. 그러나, 이때에도 상기 제2반도체칩(2)의 제2면(2b)은 봉지재(40) 외측으로 노출되도록 함으로써 방열 성능이 저하되지 않토록 함이 바람직하다.
마지막으로, 상기 섭스트레이트(10)에 형성된 랜드(12b)에는 도전성볼(50)이 융착되어, 차후 마더보드에 실장 가능한 형태로 되어 있다. 상기 도전성볼(50)은 주석(Sn)과 납(Pb)으로 이루어진 솔더볼을 이용함이 바람직하다. 또한, 상기 도전성볼(50)의 크기는 상기 봉지재(40)에 의해 간섭받지 않고 마더보드에 실장 가능하도록 상기 봉지재(40)의 돌출된 높이보다 큰 것을 이용함이 바람직하다. 다른말로 하면, 상기 봉지재(40)는 상기 도전성볼(50)의 하부면보다 높은 면에 봉지되도록 한다.
도3은 본 발명에 의한 다른 반도체패키지(104)를 도시한 단면도이며, 이는 도2a 내지 도2c에서 설명한 반도체패키지(101,102,103)와 유사하므로, 그 차이점만을 설명하기로 한다.
상기 도2a 내지 도2c에서 설명한 반도체패키지(101,102,103)는 제1반도체칩(1)의 제2면(1b)에 제2반도체칩(2)이 접착되어 있으나, 도3에 도시된 반도체패키지(104)는 제2반도체칩(2)이 섭스트레이트(10)에 접착된 것이 특징이다.
즉, 제2반도체칩(2)은 제1면(2a)과 제2면(2b)을 가지고, 상기 제2면(2b) 중앙에 다수의 입출력패드(2c)가 형성되어 있으며(센터패드형 반도체칩), 상기 제2면(2b)이 제1반도체칩(1)에 접착된 섭스트레이트(10)의 제1면(10a)에 접착되어 있다.
한편, 서로 마주하는 제1반도체칩(1)의 외측으로는 섭스트레이트(10)가 약간 더 연장되어 있으며, 그 연장된 부분으로는 본드핑거(12a)가 노출되어 있다. 따라서, 상기 제2반도체칩(2)의 입출력패드(2c)는 상기 노출된 본드핑거(12a)와 도전성 와이어와 같은 접속수단(20)에 의해 상호 접속되어 있다. 물론, 상기 제1반도체칩(1) 사이의 이격 공간은 봉지재(40)로 봉지됨으로써 상기 접속수단(20) 역시 외부 환경으로부터 보호되도록 되어 있다.
또한, 상기 제2반도체칩(2)의 제1면(2a) 역시 섭스트레이트(10)의 관통공(15) 및 그 주변을 봉지하는 봉지재(40) 외측으로 노출되어 방열성능이 향상되도록 되어 있다.
여기서, 상기 제2반도체칩(2)에는 백그라인딩 기술을 적용함이 바람직하다. 즉, 도전성볼(50)이 위치된 면과 같은 면에 제2반도체칩(2)이 위치됨으로써, 상기 제2반도체칩(2)의 두께가 두꺼우면 상기 도전성볼(50)이 마더보드에 용이하게 실장되지 않기 때문이다. 따라서, 상기 제2반도체칩(2)은 제1면(2a)을 일정두께 이상 그라인딩함으로써, 전체적인 두께를 최소화한 후, 섭스트레이트(10)에 부착되도록 함이 바람직하다. 또한, 실장시에는 상기 제2반도체칩(2)의 제1면(2a)에 솔더 페이스트를 부착하여 상기 제2반도체칩(2) 역시 마더보드에 실장되도록 하여 그 방열 성능을 더욱 향상시킬 수도 있다.
도4는 본 발명에 의한 또다른 반도체패키지(105)를 도시한 단면도이며, 이것 역시 도2a 내지 도2c에서 설명한 반도체패키지(101,102,103)와 유사하므로, 그 차이점만을 설명하기로 한다.
상기 도2a 내지 도2c에서 설명한 반도체패키지(101,102,103)는 제1반도체칩(1)이 센터패드형이었지만, 도4에 도시된 반도체패키지(105)는 제1반도체칩(1)이 엣지패드형인 것인 특징이다.
즉, 상기 제1반도체칩(1)은 대략 평면인 제1면(1a)과 제2면(1b)을 가지고, 상기 제1면(1a)의 가장 자리에는 다수의 입출력패드(1c)가 형성되어 있다. 또한, 섭스트레이트(10)는 상기 가장자리에 형성된 입출력패드(1c)를 회피하여 그 내측 영역에 접착되어 있다. 물론, 섭스트레이트(10)의 본드핑거(12a)는 상기 입출력패드(1c)와 근접하여 형성되어 있고, 상기 본드핑거(12a)에 연결되어서는 다수의 랜드(12b)가 형성되어 있다.
또한, 상기 제1반도체칩(1)의 가장자리에 형성된 입출력패드(1c)는 모두 접속수단(20)(예를 들면, 도전성와이어)에 의해 섭스트레이트(10)의 본드핑거(12a)에 접속되어 있고, 상기 접속수단(20) 및 제1반도체칩(1)의 측면을 포함하여 제2면(1b)은 모두 봉지재(40)로 봉지되어 있다. 이때에도, 상기 제2반도체칩(2)의 제2면(2b)은 상기 봉지재(40) 외측으로 노출되도록 함이 바람직하다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지에 의하면, 센터패드형 반도체칩을 어레이시킴과 동시에 스택하여 고기능, 고집적화된 반도체패키지를 구현할 수 있는 효과가 있다.
또한, 센터패드형 반도체칩을 어레이시킴과 동시에 엣지패드형 반도체칩을 스택할 수 있어, 다양한 종류의 반도체칩을 혼합하여 어레이 및 스택할 수 있는 효 과도 있다.
또한, 반도체패키지의 넓이가 칩싸이즈 크기로 됨으로써, 초소형의 반도체패키지를 제공하는 효과가 있다.
더불어, 스택된 반도체칩의 일면 또는 어레이된 반도체칩의 일정 영역을 외부로 직접 노출시킴으로써 방열 성능을 향상시킬 수 있는 효과가 있다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 평평한 제1면과 제2면을 갖고, 상기 제1면에는 다수의 입출력패드가 형성된 동시에, 일정 거리 이격된 채 동일면 상에 위치된 2개의 제1반도체칩과,
    평평한 제1면과 제2면을 갖고, 제1면에는 다수의 입출력패드가 형성된 동시에, 상기 2개의 제1반도체칩에 걸치어 접착된 제2반도체칩과,
    대략 평면인 제1면과 제2면을 갖고, 상기 제1반도체칩의 제1면이 자신의 제2면에 접착되며, 다수의 도전성 회로패턴이 형성된 동시에 상기 제1반도체칩 및 제2반도체칩의 입출력패드가 형성된 위치와 대응위치에 관통공이 형성된 섭스트레이트와,
    상기 제1반도체칩 및 제2반도체칩의 입출력패드와 섭스트레이트의 회로패턴을 전기적으로 접속시키는 다수의 접속수단과,
    상기 접속수단 및 그 주위를 봉지하는 봉지재와,
    상기 섭스트레이트의 회로패턴에 융착된 다수의 도전성볼을 포함하고,
    상기 제2반도체칩은 자신의 제1면이 상기 2개의 제2반도체칩이 갖는 제2면중 소정 영역에 걸치어 접착된 동시에, 상기 제2반도체칩의 입출력 패드는 상기 2개의 제1반도체칩 사이에 형성된 이격 공간과 대응되는 위치에 형성된 것을 특징으로 하는 반도체패키지.
  5. 제4항에 있어서, 상기 제1반도체칩은 제2반도체칩과 접착된 영역을 제외한 제2면 및 측면과, 상기 제2반도체칩은 제2면과 측면 전체가 외부로 노출된 것을 특징으로 하는 반도체패키지.
  6. 제4항에 있어서, 상기 섭스트레이트는 각각의 제1반도체칩 측단으로부터 외측으로 더 연장된 것을 특징으로 하는 반도체패키지.
  7. 제4항에 있어서, 상기 제1반도체칩의 제2면과 제2반도체칩의 측면 사이에는 봉지재가 충진된 것을 특징으로 하는 반도체패키지.
  8. 제7항에 있어서, 상기 제2반도체칩은 제1면이 봉지재 외부로 노출된 것을 특징으로 하는 반도체패키지.
  9. 제4항에 있어서, 상기 섭스트레이트는 수지층의 표면에 접속수단이 접속되는 다수의 본드핑거와, 도전성볼이 용착되는 다수의 랜드를 갖는 도전성 회로패턴이 형성되며, 상기 본드핑거 및 랜드를 제외한 회로패턴 및 수지층은 커버코트로 코팅된 인쇄회로기판, 써킷필름 또는 써킷테이프중 어느 하나인 것을 특징으로 하는 반도체패키지.
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